CN209374429U - 封装体 - Google Patents

Abstract

本实用新型提供一种封装体，具体地说，本实用新型提供一种采用CSP封装方法形成的封装体，本实用新型的优点在于，(1)芯片被减薄，有效降低大功率芯片的电阻值；(2)芯片背面形成导电层，可以降低芯片的源极和漏极之间的电阻值；(3)封装体的六个面除了与外部电路连接的连接引脚露出，其余部分完全由塑封体保护，无芯片露出，可靠性高。

Description

封装体

技术领域

本实用新型涉及半导体领域，尤其涉及一种采用CSP封装方法形成的封装体。

背景技术

对于发展新型电子产品的一个限制是所需电路的组装和封装。封装提供多重功能，包括用于保护被封入的电路裸片表面和用于提供裸片和印刷电路板之间的应力释放机构。另外，封装需要符合小尺寸、高密度和低成本的应用需求。

过去，在晶片被切片成电路裸片后，器件封装被组装为单个的单元。这种封装是被封入电路裸片的尺寸的几倍。最近，在切片之前以晶片级来密封电路裸片，以制造小得多的封装。当封装具有的面积不大于被封入裸片的1.2倍时，将其称作芯片尺寸封装(CSP)。晶片级CSP将晶片制造扩展为包括器件互连工艺和器件保护工艺，从而制造出的封装仅略大于被封入的裸片。

现有的晶圆级CSP封装的缺点在于，封装电阻大，且裸片的侧面露出，可靠性低。

实用新型内容

本实用新型所要解决的技术问题是，提供一种封装体，其能够有效降低芯片的电阻值，且能够提高封装体可靠性。

为了解决上述问题，本实用新型提供了一种封装体，包括：一塑封体及至少一芯片，所述塑封体包覆所述芯片，所述芯片的正面具有一源极、一漏极及一栅极；在所述源极、漏极及所述栅极上分别设置有至少一导电凸块，所述导电凸块的上表面暴露于所述塑封体之外，所述芯片的背面具有一导电层，所述导电层也被所述塑封体包覆。

在一实施例中，在垂直所述封装体的方向上，所述源极上方的导电凸块的正投影在所述源极的正投影的范围内，所述漏极上方的导电凸块的正投影在所述漏极的正投影的范围内，所述栅极上方的导电凸块的正投影在所述栅极的正投影的范围内。

在一实施例中，所述芯片的厚度小于或者等于50微米，所述导电层的厚度大于或者等于20微米。

在一实施例中，所述封装体还包括外引脚，所述外引脚与所述导电凸块电连接。

本实用新型的优点在于，(1)芯片被减薄，有效降低大功率芯片的电阻值；(2)芯片背面形成导电层，可以降低芯片的源极和漏极之间的电阻值；(3)封装体的6个面除了与外部电路连接的连接引脚露出，其余部分完全由塑封体保护，无芯片露出，可靠性高。

附图说明

图1是本实用新型芯片封装方法的步骤示意图；

图2A～图2O是本实用新型芯片封装方法的工艺流程图；

图3是所述封装体的结构示意图；

图4是传统的CSP封装形成的封装体的等效电路图；

图5是本实用新型封装体的等效电路图。

具体实施方式

下面结合附图对本实用新型提供的采用CSP封装方法形成的封装体的具体实施方式做详细说明。

本实用新型涉及一种CSP封装。图1是本实用新型芯片封装方法的步骤示意图。请参阅图1，本实用新型芯片封装方法包括如下步骤：步骤S10、提供一晶圆，所述晶圆上具有多颗芯片，每一芯片具有一源极、漏极及一栅极；步骤S11、在所述源极、漏极及所述栅极分别形成至少一导电凸块；步骤S12、对所述晶圆进行预切割，以在相邻的两个芯片之间形成一凹槽；步骤S13、进行第一次塑封，塑封料塑封所述晶圆的正面，所述晶圆的背面暴露；步骤S14、减薄所述晶圆的背面；步骤S15、在所述晶圆的每一个所述芯片的背面形成一导电层；步骤S16、进行第二次塑封，塑封料塑封所述晶圆的背面，且所述导电层被所述塑封料包覆；步骤S17、第一次切割，以形成多个彼此独立的预装封装体，每一个所述预装封装体包括至少一个芯片；步骤S18、将多个所述预装封装体装载在一载具上，所述预装封装体具有导电层的一面与所述载具连接；步骤S19、进行第三次塑封，塑封料包覆多个所述预装封装体；步骤S20、去除所述预装封装体顶面的塑封料，以暴露出所述导电凸块；步骤S21、第二次切割，并去除所述载具，以形成多个彼此独立的封装体。

图2A～图2O是本实用新型芯片封装方法的工艺流程图。

请参阅步骤S10、图2A及图2B，其中图2B为沿图2A的A-A方向的截面图，提供一晶圆10。所述晶圆10上具有多颗芯片11，每一芯片11具有一源极11S、漏极11D及一栅极11G。为了清楚解释本实用新型的技术方案，在本实施例中，仅示意性地绘示两个所述芯片11，在本实用新型其他实施例中，所述芯片11的数量可以为多个，本实用新型对此不进行限定。所述芯片11包括但不限于MOSFET芯片。

请参阅步骤S11、图2C及图2D，其中图2D为沿图2C的A-A方向的截面图，在所述源极11S、漏极11D及所述栅极11G分别形成至少一导电凸块12。在本实施例中，示意性绘示一个导电凸块12，为了清楚显示导电凸块12的结构，在图2C中采用阴影线绘示所述导电凸块12。所述导电凸块12包括但不限于金属铜凸块。在垂直所述晶圆10的方向上，例如，如图2D中的Y方向，所述源极11S上方的导电凸块12的正投影在所述源极11S的正投影的范围内，所述漏极11D上方的导电凸块12的正投影在所述漏极11D的正投影的范围内，所述栅极11G上方的导电凸块12的正投影在所述栅极11G的正投影的范围内。也就是说，所述源极11S上方的导电凸块12的大小与所述源极11S的大小相同或者偏小，所述漏极11D上方的导电凸块12的大小与所述漏极11D的大小相同或者偏小，所述栅极11G上方的导电凸块12的大小与所述栅极11G的大小相同或者偏小。

请参阅步骤S12及图2E，对所述晶圆10进行预切割，以在相邻的两个芯片11之间形成一凹槽13。其中，可采用本领域常规的方法对所属晶圆10进行切割。在该步骤中，并不将所述晶圆10切穿，而仅是在相邻的两个芯片11之间形成一凹槽13，其目的在于释放大面积的导电凸块12的应力。

请参阅步骤S13及图2F，进行第一次塑封，塑封料14塑封所述晶圆10的正面，所述晶圆10的背面暴露。塑封的方法为本领域的常规方法，例如，将所述晶圆10需要塑封的部分浸入具有塑封料的塑封模具中进行塑封。其中，所述塑封料14填充所述凹槽13，且包覆所述晶圆边缘的芯片11的侧面，所述导电凸块12也被所述塑封料14包覆。

请参阅步骤S14及图2G，减薄所述晶圆10的背面。在该步骤中，采用常规的机械研磨等方法自所述晶圆10的背面减薄所述晶圆，但要保证不能破坏所述晶圆10内的布线。其中，包覆所述晶圆10侧面的塑封料14的底面也被同步去除。进一步，减薄后，所述芯片11的厚度小于50微米，以降低电阻值。优选地，在本实施例中，所述凹槽13的底面被去除，即在该步骤之后，相邻的两个芯片11之间不再通过晶圆的连接结构相连。

请参阅步骤S15及图2H，在所述晶圆10的每一个所述芯片11的背面形成一导电层20。具体地说，在本实施例中，在所述晶圆10的背面沉积一层导电层，所述导电层20覆盖每一个所述芯片11的背面。在本实用新型其他实施例中，也可以在所述晶圆10的背面形成一图形化的导电层，所述导电层仅对应所述芯片11的背面设置，在晶圆10的其他位置没有导电层。所述导电层20包括但不限于金属层。优选地，在所述晶圆10的背面采用物理或化学的方法形成一层导电层，并采用电镀的方式加厚所述导电层，进而形成所述导电层20，采用该方法形成的导电层20的导电性能远高于行业内的芯片背面只涂覆金属薄膜的导电性能。所述导电层20的厚度大于或者等于20微米。

请参阅步骤S16及图2I，进行第二次塑封，塑封料15塑封所述晶圆10的背面，且所述导电层20被所述塑封料15包覆。其中，塑封的方法为本领域的常规方法，例如，将所述晶圆10需要塑封的部分浸入具有塑封料的塑封模具中进行塑封。在该步骤中，所述塑封料15不仅包覆所述导电层20，而且还可以包覆所述晶圆边缘的导电层20的侧面。

请参阅步骤S17及图2J，第一次切割，以形成多个彼此独立的预装封装体16。其中切割的方法为本领域常规的方法。每一个所述预装封装体16包括至少一个芯片11，在本实施例中，每一个所述预装封装体16包括一个芯片11，在其他实施例中，每一个所述预装封装体16可以包括多个芯片11。

请参阅步骤S18及图2K，将多个所述预装封装体16装载在一载具17上。其中，所述预装封装体16具有导电层20的一面与所述载具17连接。具体地说，所述导电凸块12至所述载具17的距离大于所述导电层20至所述载具17的距离。所述预装封装体16可通过粘结层等常规的结构与所述载具17连接。

请参阅步骤S19及图2L，进行第三次塑封，塑封料18包覆多个所述预装封装体16。其中，塑封的方法为本领域的常规方法，例如，将所述预装封装体16需要塑封的部分浸入具有塑封料的塑封模具中进行塑封。在该步骤中，所述塑封料18不仅包覆所述预装封装体16的正面，而且还包覆所述预装封装体16的侧面，所述预装封装体16被所述载具17遮挡的背面没有被塑封料18包覆。其中，所述塑封料14、塑封料15及塑封料18可以为相同材料，则在各个塑封步骤之后，塑封料可融合为一个整体。

请参阅步骤S20及图2M，去除所述预装封装体16顶面的塑封料，以暴露出所述导电凸块12。具体地说，在本实施例中，采用机械研磨的方法去除预装封装体16顶面的塑封料，暴露出所述导电凸块12的上表面。所述导电凸块12裸露的表面可作为芯片11与外界电路板等结构连接的连接点。

可选地，在步骤S20之后，还包括一在所述导电凸块暴露的表面形成一外引脚的步骤。请参阅图2N，在所述导电凸块12暴露的表面形成一外引脚19。具体地说，在所述芯片11的源极11S对应的导电凸块12上形成一与所述源极11S电连接的外引脚19，在所述芯片11的漏极11D对应的导电凸块12上形成一与所述漏极11D电连接的外引脚19，在所述芯片11的栅极11S对应的导电凸块12上形成一与所述栅极11S电连接的外引脚19。所述外引脚19作为芯片11与外界电路板等结构连接的连接点。

请参阅步骤S21及图2O，第二次切割，并去除所述载具17，以形成多个彼此独立的封装体。所述切割方法为本领域的常规方法，不再赘述。在该步骤中，切割时，仅去除所述芯片11的侧面的部分塑封料，以避免所述芯片11的侧面被暴露。

本实用新型还提供一种采用上述的芯片封装方法制备的封装体。图3是所述封装体的结构示意图。请参阅图3，所述封装体包括一塑封体30及至少一芯片31。在本实施例中，所述封装体包括一个所述芯片31，在本实用新型其他实施例中，所述封装体可以包括两个或者两个以上所述芯片31。所述芯片31包括但不限于MOSFET。优选地，所述芯片的厚度小于或者等于50微米，其可大大降低所述封装体的电阻值。

所述塑封体30包覆所述芯片31，即所述芯片31完全位于所述塑封体30内。具体地说，所述芯片31的各个表面并未暴露于所述塑封体30之外。所述芯片31的正面具有一源极31S、一漏极31D及一栅极31G。在所述源极31S、所述漏极31D及所述栅极31G上分别设置有至少一导电凸块32。所述导电凸块32的上表面暴露于所述塑封体30之外，即所述导电凸块32的上表面未被所述塑封体30覆盖。所述导电凸块32可作为所述封装体与外界电路板连接的连接点。

所述芯片31的背面具有一导电层33，所述导电层33也被所述塑封体30包覆。所述导电层33的厚度大于或者等于20微米。所述导电层33的存在可有效降低芯片31的源极31S与漏极31D之间的电阻值。具体地说，图4是传统的CSP封装形成的封装体的等效电路图，图5是本实用新型封装体的等效电路图。请参阅图4及图5，传统的CSP封装形成的封装体的源极31S与漏极31D之间只能通过芯片正面的导电层导通，电阻值较大，其中图4中的R1表示芯片正面的导电层的电阻；本实用新型的封装体源极31S与漏极31D之间可通过芯片31正面和背面的导电层导通，并形成并联电路，电阻值较低，其中图5中的R1表示芯片31正面的金属层的电阻，R2表示芯片31背面的导电层33的电阻，R3及R4表示形成芯片31的硅层的电阻。即本实用新型的封装体可大大降低源极与漏极之间的电阻。

进一步，在垂直所述封装体的方向上，例如，如图3所示的Y方向，所述源极31S上方的导电凸块32的正投影在所述源极31S的正投影的范围内，所述漏极31D上方的导电凸块32的正投影在所述漏极31D的正投影的范围内，所述栅极31G上方的导电凸块32的正投影在所述栅极31G的正投影的范围内。也就是说，所述源极31S上方的导电凸块32的大小与所述源极31S的大小相同或者偏小，所述漏极31D上方的导电凸块32的大小与所述漏极31D的大小相同或者偏小，所述栅极31G上方的导电凸块32的大小与所述栅极31G的大小相同或者偏小。

进一步，请参阅图3，所述封装体还包括外引脚34，所述外引脚34与所述导电凸块32电连接。所述外引脚34可作为所述封装体与外界电路板连接的连接点。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (4)

1.一种封装体，其特征在于，包括：一塑封体及至少一芯片，所述塑封体包覆所述芯片，所述芯片的正面具有一源极、一漏极及一栅极；在所述源极、漏极及所述栅极上分别设置有至少一导电凸块，所述导电凸块的上表面暴露于所述塑封体之外，所述芯片的背面具有一导电层，所述导电层也被所述塑封体包覆。

2.根据权利要求1所述的封装体，其特征在于，在垂直所述封装体的方向上，所述源极上方的导电凸块的正投影在所述源极的正投影的范围内，所述漏极上方的导电凸块的正投影在所述漏极的正投影的范围内，所述栅极上方的导电凸块的正投影在所述栅极的正投影的范围内。

3.根据权利要求1所述的封装体，其特征在于，所述芯片的厚度小于或者等于50微米，所述导电层的厚度大于或者等于20微米。

4.根据权利要求1所述的封装体，其特征在于，所述封装体还包括外引脚，所述外引脚与所述导电凸块电连接。