CN102054714B - 封装结构的制法 - Google Patents

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Abstract

一种封装结构的制法,包括先将大面积的整版面封装基板裁切成多个封装基板区块,且各该封装基板区块具有多个封装基板单元;在各该封装基板单元上接置半导体芯片并以封装材加以固定与保护,以形成多个具有封装结构单元的封装结构区块;裁切该封装结构区块以形成多个封装结构单元。本发明的整版面封装基板裁切成面积适中的封装基板区块,能缩小各该封装基板区块中的各该封装基板单元在制造方法中的对位误差以提高良好率,且能一次对各该封装基板区块中的全部封装基板单元进行半导体芯片封装,所以整合了封装基板制造及半导体芯片封装,并简化制造方法,以提高整体产能并降低整体成本。

Description

封装结构的制法
技术领域
本发明涉及一种封装结构的制法,尤其涉及一种能提高整体产能与降低整体成本的封装结构的制法。
背景技术
在现行覆晶式(flip chip)半导体封装技术中,在半导体芯片的作用面上设有多个电极垫,并提供一顶面具有多个电性接触垫的封装基板,而在各该电极垫对应的电性接触垫之间通过焊料凸块电性连接。
与传统的打线接合(Wire Bond)技术相比,该覆晶技术在该半导体芯片与封装基板之间的电性连接直接以焊料凸块做的而非一般的金线,而此种覆晶技术的优点在于能提高封装密度以降低封装组件尺寸,同时,该种覆晶技术不需使用长度较长的金线,从而能降低电性阻抗以提升电性功能。
现有的覆晶式封装结构的制法先提供一核心板,再在该核心板上依序形成具有多个凸块焊垫的增层结构与绝缘保护层,且该绝缘保护层中形成有多个开孔,以令各该凸块焊垫对应外露在各该开孔,并在该增层结构所外露的凸块焊垫上形成表面处理层,而成为一整版面封装基板(panel);接着,将该整版面封装基板切割成多个封装基板单元(unit)或多个封装基板条(strip),而各该封装基板条包含多封装基板单元;最后,再运送至封装厂进行后续的置晶、封装、和/或切单(singulation)等制造方法。
但是,若将该整版面封装基板切割成多个封装基板单元后,再进行置晶与封装步骤,则因为一次仅能针对单一封装基板单元进行各项制造方法,因而降低产能,且导致制造方法的整体成本增加;又若将该整版面封装基板切割成多个封装基板单元或封装基板条,之后再进行置晶、封装与切单等制造方法,则因为该封装基板条所保留的边框占用不少有效面积,导致整体成本增加,并造成材料的浪费。另一方面,随着封装基板的整体厚度愈来愈薄,对于封装基板单元或封装基板条进行置晶或封装等加工制造方法将更加困难。
然而,若未将整版面封装基板切割成多个封装基板单元或多个封装基板条,而直接在整版面封装基板来进行置晶、封装、及切单等制造方法步骤,则必须购置大型的制造方法机台,因而造成整体设备成本的上升;再者,该大面积的整版面封装基板的对位精度较低,所以易导致最终的封装结构单元产生较大的制造方法误差,进而影响整体良好率。
因此,如何避免现有技术中的封装结构的制法因制造方法繁杂而导致产能低落、及占用废料部分过多,而导致整体成本上升等问题,实已成为目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺点,本发明的主要目的是提供一种能提高整体产能与降低整体成本的封装结构的制法。
为达上述及其它目的,本发明揭示一种封装结构的制法,包括:提供一上下成对的整版面封装基板,其相对的两最外层表面上分别形成多个金属凸块与绝缘保护层,且该绝缘保护层中形成多个开孔,以令各该金属凸块对应露出在各该开孔;分离该上下成对的整版面封装基板,并裁切该整版面封装基板,而成为多个封装基板区块,且各该封装基板区块具有呈(m×n)数组排列的封装基板单元,其中,m与n都为大于1的整数;将该封装基板区块设置在第二承载板上;在各该封装基板单元上接置半导体芯片,以成为具有多个封装结构单元的封装结构区块,而该半导体芯片具有作用面,且该作用面上具有多个电极垫,又各该电极垫通过焊料以对应电性连接至各该金属凸块;在该绝缘保护层及所述这些半导体芯片上形成封装材,且该封装材并填入所述这些半导体芯片与绝缘保护层之间,以包覆所述这些焊料;移除该第二承载板;以及裁切该接置有所述这些半导体芯片的封装结构区块以分离成多个封装结构单元。
依上所述的封装结构的制法,该上下成对的整版面封装基板的制法包括:提供一第一承载板,其两表面上分别具有面积小于该第一承载板的剥离层、在该第一承载板上并环绕该剥离层四周的黏着层、及设在该剥离层与黏着层上的金属层;在该金属层上分别依序形成多个电性接触垫与增层结构,而该增层结构包括至少一介电层、形成在该介电层上的线路层、及多个形成在该介电层中并电性连接该线路层与电性接触垫的导电盲孔,且该增层结构最外层的线路层还具有多个凸块焊垫;以及在该增层结构最外层上形成该绝缘保护层,且该绝缘保护层中形成所述这些开孔,以令各该凸块焊垫对应露出在各该开孔,在各该凸块焊垫上电镀形成各该金属凸块。
又在上述的制法中,该封装基板区块的制法包括:沿该上下成对的整版面封装基板的边缘进行裁切,且裁切边通过该剥离层;移除该第一承载板与剥离层以将该上下成对的整版面封装基板分离成独立的两个整版面封装基板;以及裁切该整版面封装基板,并移除该金属层,而成为所述这些封装基板区块。
前述的封装结构的制法中,在移除该第二承载板之后,还包括在各该封装基板区块的所述这些电性接触垫上对应形成焊球。
依上所述的制法,在裁切该整版面封装基板之前,还可包括在该绝缘保护层与金属凸块上形成保护膜,并在裁切后,移除该保护膜。
本发明还揭示另一种封装结构的制法,包括:提供一上下成对的整版面封装基板,其相对的两最外层表面上形成有多个凸块焊垫,并在各该最外层表面与凸块焊垫上形成有绝缘保护层,且该绝缘保护层中形成有多个开孔,以令各该凸块焊垫对应露出在各该开孔;分离该上下成对的整版面封装基板,并裁切该整版面封装基板,而成为多个封装基板区块,且各该封装基板区块具有呈(m×n)数组排列的封装基板单元,其中,m与n都为大于1的整数;将该封装基板区块设置在第二承载板上;在各该开孔中的凸块焊垫上形成焊料凸块;在各该封装基板单元上接置半导体芯片,以成为具有多个封装结构单元的封装结构区块,而该半导体芯片具有作用面,且该作用面上具有多个电极垫,又各该电极垫通过各该焊料凸块以对应电性连接至各该凸块焊垫;在该绝缘保护层及所述这些半导体芯片上形成封装材,且该封装材并填入所述这些半导体芯片与绝缘保护层之间,以包覆所述这些焊料凸块;移除该第二承载板;以及裁切该接置有所述这些半导体芯片的封装结构区块以分离成多个封装结构单元。
依前所述,该上下成对的整版面封装基板的制法包括:提供一第一承载板,其两表面上分别具有面积小于该第一承载板的剥离层、在该第一承载板上并环绕该剥离层四周的黏着层、及设在该剥离层与黏着层上的金属层;在该金属层上分别依序形成多个电性接触垫与增层结构,该增层结构包括至少一介电层、形成在该介电层上的线路层、及多个形成在该介电层中并电性连接该线路层与电性接触垫的导电盲孔,且该增层结构最外层的线路层还具有多个凸块焊垫;以及在该增层结构最外层上形成该绝缘保护层,且该绝缘保护层中形成所述这些开孔,以令各该凸块焊垫对应露出在各该开孔。
又依上所述的制法中,该封装基板区块的制法包括:沿该上下成对的整版面封装基板的边缘进行裁切,且裁切边通过该剥离层;移除该第一承载板与剥离层以将该上下成对的整版面封装基板分离成独立的两个整版面封装基板;以及裁切该整版面封装基板,并移除该金属层,而成为所述这些封装基板区块。
在前述的封装结构的制法中,在移除该第二承载板之后,还包括在各该封装基板区块的所述这些电性接触垫上对应形成焊球。
依上所述的封装结构的制法,所述这些焊料凸块可通过印刷或植球、再加以回焊而形成。
又依上所述的封装结构的制法,在裁切该上下成对的整版面封装基板之前,还可包括在该绝缘保护层与凸块焊垫上形成保护膜,并在裁切后,移除该保护膜。
由上可知,本发明的封装结构的制法先将整版面封装基板裁切成多个封装基板区块,以令各该封装基板区块的面积适中且包括有多个封装基板单元;接着,在各该封装基板单元上接置半导体芯片并以封装材加以固定与保护,最后,裁切成多个封装结构单元。与现有技术相比,本发明的封装结构的制法整合封装基板制造及半导体芯片封装,能一次对各该封装基板区块中的全部封装基板单元进行半导体芯片封装,从而以简化制造方法步骤并提高产能;再者,本发明的封装基板区块的面积适中,以缩小各该封装基板区块中的各该封装基板单元在制造方法中的对位误差,从而能提高制造方法精度与良好率,因而本发明的封装结构的制法具有较高产能及良好率等优点。
附图说明
图1A至1H为本发明封装结构的制法的第一实施例的剖视示意图;其中,该图1E’为图1E的俯视图;以及
图2A至2H为本发明封装结构的制法的第二实施例的剖视示意图。
上述附图中的附图标记说明如下:
20a 第一承载板
20b 第二承载板
211 剥离层
212 黏着层
221 金属层
222 电性接触垫
23  增层结构
231 介电层
232 导电盲孔
233 线路层
234 凸块焊垫
24  金属凸块
25  绝缘保护层
250 开孔
27  保护膜
28  裁切边
30  半导体芯片
30a 作用面
301 电极垫
31a 焊料
31b 焊料凸块
32  封装材
33  焊球
2a  上下成对的整版面封装基板
2a’整版面封装基板
2b  封装基板区块
2b’封装结构区块
2c  封装基板单元
2c’封装结构单元
m,n大于1的整数
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
第一实施例
请参阅图1A至1H,为本发明的封装结构的制法的第一实施例的剖视示意图;其中,该图1E’为图1E的俯视图。
如图1A所示,提供一第一承载板20a,在该第一承载板20a的两表面上分别具有面积小于该第一承载板20a的剥离层211、在该第一承载板20a上并环绕该剥离层211四周的黏着层212、及设在该剥离层211与黏着层212上的金属层221;其中,该剥离层211可为离型膜,形成该金属层221的材质可为铜,且该金属层221可当作电镀制造方法中的晶种层(seed layer)使用。
如图1B所示,在该第一承载板20a的两表面上的金属层221上分别依序形成多个电性接触垫222与增层结构23,该增层结构23包括至少一介电层231、形成在该介电层231上的线路层233、及多个形成在该介电层231中并电性连接该线路层233与电性接触垫222的导电盲孔232,且该增层结构23最外层的线路层233还具有多个凸块焊垫234,并在该增层结构23最外层上形成绝缘保护层25,且该绝缘保护层25中形成有多个开孔250,以令各该凸块焊垫234对应露出在各该开孔250;接着,在各该凸块焊垫234上电镀形成例如为铜的金属凸块24,而成为上下成对的整版面封装基板2a,然后,在该绝缘保护层25与金属凸块24上形成保护膜27。
如图1C所示,沿该上下成对的整版面封装基板2a的边缘进行第一次裁切,且裁切边28通过该剥离层211,以将该黏着层212移除。
如图1D所示,移除该第一承载板20a与剥离层211以将该上下成对的整版面封装基板2a分离成独立的两个整版面封装基板2a’。
如图1E及1E’所示,该图1E’为图1E的俯视图;如图所示,将各该整版面封装基板2a’进行第二次裁切,而成为多个封装基板区块2b,且各该封装基板区块2b具有呈(m×n)数组排列的封装基板单元2c,其中,m与n都为大于1的整数,在本实施例中,m为6,n为5,但不以此为限。
如图1F所示,移除该保护膜27与金属层221,并将该封装基板区块2b置在第二承载板20b上,其中,各该电性接触垫222结合至该第二承载板20b上,而各该金属凸块24外露。
如图1G所示,在各该封装基板单元2c上的所述这些金属凸块24接置半导体芯片30,而成为具有多个封装结构单元2c’的封装结构区块2b’,其中该半导体芯片30具有作用面30a,且该作用面30a上具有多个电极垫301,而各该电极垫301通过焊料31a以对应电性连接至各该金属凸块24;接着,在该绝缘保护层25及所述这些半导体芯片30上形成封装材32,且该封装材32并填入所述这些半导体芯片30与绝缘保护层25之间,以包覆所述这些焊料31a;然后,移除该第二承载板20b以外露各该电性接触垫222,再在各该电性接触垫222上形成焊球33;或者,在该电性接触垫222上可不形成焊球33,而直接供作与垫门阵列(Land grid array,简称LGA)结构的电性连接(附图中未表示)。
如图1H所示,进行第三次裁切以将该接置所述这些半导体芯片30的封装结构区块2b’分离成多个封装结构单元2c’。
第二实施例
请参阅图2A至2H,为本发明的封装结构的制法的第二实施例的剖视示意图。
如图2A所示,提供一第一承载板20a,在该第一承载板20a的两表面上都分别具有面积小于该第一承载板20a的剥离层211、在该第一承载板20a上并环绕该剥离层211四周的黏着层212、及设在该剥离层211与黏着层212上的金属层221;其中,该剥离层211可为离型膜,形成该金属层221的材质可为铜,且该金属层221可当作晶种层使用。接着,在该第一承载板20a的两表面上方的金属层221上分别依序形成多个电性接触垫222与增层结构23,该增层结构23包括至少一介电层231、形成在该介电层231上的线路层233、及多个形成在该介电层231中并电性连接该线路层233与电性接触垫222的导电盲孔232,且该增层结构23最外层的线路层233还具有多个凸块焊垫234。然后,在该增层结构23最外层上形成绝缘保护层25,且该绝缘保护层25中形成有多个开孔250,以令各该凸块焊垫234对应露出在各该开孔250,而成为上下成对的整版面封装基板2a,并在该绝缘保护层25与凸块焊垫234上形成保护膜27。
如图2B所示,沿该上下成对的整版面封装基板2a的边缘进行第一次裁切,且裁切边28通过该剥离层211,以将该黏着层212移除。
如图2C所示,移除该第一承载板20a与剥离层211以将该上下成对的整版面封装基板2a分离成独立的两个整版面封装基板2a’。
如图2D所示,将各该整版面封装基板2a’进行第二次裁切,而成为多个封装基板区块2b,各该封装基板区块2b具有呈(m×n)数组排列的封装基板单元2c,其中,m与n都为大于1的整数。
如图2E所示,移除该保护膜27与金属层221,并将该封装基板区块2b置在第二承载板20b上,其中,各该电性接触垫222结合至该第二承载板20b上,而该绝缘保护层25外露。
如图2F所示,在该绝缘保护层25的各该开孔250中的凸块焊垫234上形成焊料凸块31b,所述这些焊料凸块31b可通过印刷或植球、再加以回焊而形成。
如图2G所示,在各该封装基板单元2c的所述这些凸块焊垫234上接置半导体芯片30,而成为具有多个封装结构单元2c’的封装结构区块2b’,该半导体芯片30具有作用面30a,且该作用面30a上具有多个电极垫301,而各该电极垫301通过各该焊料凸块31b以对应电性连接至各该凸块焊垫234;接着,在该绝缘保护层25及所述这些半导体芯片30上形成封装材32,且该封装材32并填入所述这些半导体芯片30与绝缘保护层25之间,以包覆所述这些焊料凸块31b;然后,移除该第二承载板20b以外露各该电性接触垫222,再在各该电性接触垫222上形成焊球33;或者,该电性接触垫222上可不形成焊球33,而直接供作与垫门阵列(Land grid array,简称LGA)结构的电性连接(未以图式表示)。
如图2H所示,进行第三次裁切以将该接置有所述这些半导体芯片30的封装结构区块2b’分离成多个封装结构单元2c’。
要注意的是,本发明的制法中,也可先将上下成对的整版面封装基板裁切成多个上下成对的封装基板区块,再将各该上下成对的封装基板区块分离成独立的两个封装基板区块,而其它步骤同前面所述,在此不加以赘述。
综上所述,本发明的封装结构的制法先将整版面封装基板裁切成多个封装基板区块,以令各该封装基板区块的面积适中且包括有多个封装基板单元,而能免除使用大型机台,从而以降低购置制造方法工具成本;接着,在各该封装基板单元上接置半导体芯片并以封装材加以固定与保护;最后,裁切成多个封装结构单元。与现有技术相比,本发明的封装结构的制法整合封装基板制造及半导体芯片封装,能一次对各该封装基板区块中的全部封装基板单元进行半导体芯片封装,从而以简化制造方法步骤并提高产能;再者,本发明的封装基板区块的面积适中,所以,缩小各该封装基板区块中的各该封装基板单元在制造方法中的对位误差,从而能提高制造方法精度与良好率,因而本发明的封装结构的制法具有较高产能及良好率等优点。
上述实施例用以例示性说明本发明的原理及其功效,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修改。因此本发明的权利保护范围,应如本发明的权利要求书的范围所列。

Claims (11)

1.一种封装结构的制法,其特征在于,包括:
提供一上下成对的整版面封装基板,其相对的两最外层表面上均形成有多个金属凸块与绝缘保护层,且该绝缘保护层中形成有多个开孔,以令各该金属凸块对应露出在各该开孔;
分离该上下成对的整版面封装基板,并裁切该整版面封装基板,以成为多个封装基板区块,且各该封装基板区块具有呈m×n数组排列的封装基板单元,其中,m与n都为大于1的整数;
将该封装基板区块设置在第二承载板上;
在各该封装基板单元上接置半导体芯片,以成为具有多个封装结构单元的封装结构区块,而该半导体芯片具有作用面,且该作用面上具有多个电极垫,又各该电极垫通过焊料以对应电性连接至各该金属凸块;
在该绝缘保护层及所述这些半导体芯片上形成封装材,且该封装材填入所述这些半导体芯片与绝缘保护层之间,以包覆所述这些焊料;
移除该第二承载板;以及
裁切该接置有所述这些半导体芯片的封装结构区块以分离成多个封装结构单元。
2.根据权利要求1所述的封装结构的制法,其特征在于,该上下成对的整版面封装基板的制法包括:
提供一第一承载板,其两表面上分别具有面积小于该第一承载板的剥离层、在该第一承载板上并环绕该剥离层四周的黏着层、及设在该剥离层与黏着层上的金属层;
在该金属层上分别依序形成电性接触垫与增层结构,而该增层结构包括至少一介电层、形成在该介电层上的线路层、及多个形成在该介电层中并电性连接该线路层与电性接触垫的导电盲孔,且该增层结构最外层的线路层还具有多个凸块焊垫;以及
在该增层结构最外层上形成该绝缘保护层,且该绝缘保护层中形成有所述这些开孔,以令各该凸块焊垫对应外露在各该开孔,并在各该凸块焊垫上电镀形成各该金属凸块。
3.根据权利要求2所述的封装结构的制法,其特征在于,该封装基板 区块的制法包括:
沿该上下成对的整版面封装基板的边缘进行裁切,且裁切边通过该剥离层;
移除该第一承载板与剥离层以将该上下成对的整版面封装基板分离成独立的两个整版面封装基板;以及
裁切该整版面封装基板,并移除该金属层,以成为所述这些封装基板区块。
4.根据权利要求2所述的封装结构的制法,其特征在于,于移除该第二承载板之后,还包括在各该封装基板区块的所述这些电性接触垫上对应形成焊球。
5.根据权利要求1所述的封装结构的制法,其特征在于,在裁切该整版面封装基板之前,还包括在该绝缘保护层与金属凸块上形成保护膜,并在裁切后,移除该保护膜。
6.一种封装结构的制法,其特征在于,包括:
提供一上下成对的整版面封装基板,其相对的两最外层表面上形成有多个凸块焊垫,并在各该最外层表面与凸块焊垫上形成有绝缘保护层,且该绝缘保护层中形成有多个开孔,以令各该凸块焊垫对应露出在各该开孔;
分离该上下成对的整版面封装基板,并裁切该整版面封装基板,以成为多个封装基板区块,且各该封装基板区块具有呈m×n数组排列的封装基板单元,其中,m与n都为大于1的整数;
将该封装基板区块设置在第二承载板上;
在各该开孔中的凸块焊垫上形成焊料凸块;
在各该封装基板单元上接置半导体芯片,以成为具有多个封装结构单元的封装结构区块,而该半导体芯片具有作用面,且该作用面上具有多个电极垫,又各该电极垫通过各该焊料凸块以对应电性连接至各该凸块焊垫;
在该绝缘保护层及所述这些半导体芯片上形成封装材,且该封装材填入所述这些半导体芯片与绝缘保护层之间,以包覆所述这些焊料凸块;
移除该第二承载板;以及
裁切该接置有所述这些半导体芯片的封装结构区块以分离成多个封装结构单元。 
7.根据权利要求6所述的封装结构的制法,其特征在于,该上下成对的整版面封装基板的制法包括:
提供一第一承载板,其两表面上分别具有面积小于该第一承载板的剥离层、在该第一承载板上并环绕该剥离层四周的黏着层、及设在该剥离层与黏着层上的金属层;
在该金属层上分别依序形成多个电性接触垫与增层结构,而该增层结构包括至少一介电层、形成在该介电层上的线路层、及多个形成在该介电层中并电性连接该线路层与电性接触垫的导电盲孔,且该增层结构最外层的线路层还具有所述这些凸块焊垫;以及
在该增层结构最外层上形成该绝缘保护层,且该绝缘保护层中形成有所述这些开孔,以令各该凸块焊垫对应外露在各该开孔。
8.根据权利要求7所述的封装结构的制法,其特征在于,该封装基板区块的制法包括:
沿该上下成对的整版面封装基板的边缘进行裁切,且裁切边通过该剥离层;
移除该第一承载板与剥离层以将该上下成对的整版面封装基板分离成独立的两个整版面封装基板;以及
裁切该整版面封装基板,并移除该金属层,以成为所述这些封装基板区块。
9.根据权利要求7所述的封装结构的制法,其特征在于,在移除该第二承载板之后,还包括在各该封装基板区块的所述这些电性接触垫上对应形成焊球。
10.根据权利要求6所述的封装结构的制法,其特征在于,所述这些焊料凸块通过印刷或植球,并加以回焊而形成。
11.根据权利要求6所述的封装结构的制法,其特征在于,在裁切该整版面封装基板之前,还包括在该绝缘保护层与凸块焊垫上形成保护膜,并在裁切后,移除该保护膜。 
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* Cited by examiner, † Cited by third party
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CN103579009A (zh) * 2012-08-02 2014-02-12 富葵精密组件(深圳)有限公司 封装基板及其制作方法、芯片封装结构及芯片封装体制作方法
CN103779233A (zh) * 2012-10-17 2014-05-07 宏启胜精密电子(秦皇岛)有限公司 承载板的制作方法
TWI533771B (zh) * 2014-07-17 2016-05-11 矽品精密工業股份有限公司 無核心層封裝基板及其製法
TWI632647B (zh) * 2016-01-18 2018-08-11 矽品精密工業股份有限公司 封裝製程及其所用之封裝基板
CN106531642A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法
CN109243980A (zh) * 2017-07-10 2019-01-18 华为技术有限公司 一种封装基板的制作方法及封装基板
CN111315131A (zh) * 2018-12-11 2020-06-19 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN112466863A (zh) * 2019-09-09 2021-03-09 台湾积体电路制造股份有限公司 封装结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1835222A (zh) * 2005-03-18 2006-09-20 株式会社瑞萨科技 半导体器件及其制造方法
CN1980542A (zh) * 2005-12-07 2007-06-13 新光电气工业株式会社 制造布线基板的方法和制造电子元件安装结构的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1835222A (zh) * 2005-03-18 2006-09-20 株式会社瑞萨科技 半导体器件及其制造方法
CN1980542A (zh) * 2005-12-07 2007-06-13 新光电气工业株式会社 制造布线基板的方法和制造电子元件安装结构的方法

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