CN208240665U - 半导体封装结构 - Google Patents

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Abstract

本申请涉及半导体封装领域，公开了一种半导体封装结构及其制造方法。半导体封装结构包括：第一封装体，具有第一安装面及位于第一安装面的第一外接凸块；包含导电粒子的异方性导电膜，贴合在第一安装面上；第二封装体，包括第二芯片、密封第二芯片的第二塑封料、覆盖于第二塑封料的第一中间层重布线结构以及突起于第一中间层重布线结构的第二外接凸块。第二外接凸块局部嵌陷于第一中间层重布线结构的介电层；其中导电粒子的硬度大于第二外接凸块，当第二封装体压合到第一封装体并以异方性导电膜粘合直到第一外接凸块与第二外接凸块之间的纵向间隙小于导电粒子的最大粒径。采用上述技术方案，可增加吞吐量，并减少封装后的面积。

Description

半导体封装结构
技术领域
本申请涉及半导体封装领域，具体地，涉及一种半导体封装结构。
背景技术
晶圆级芯片规模封装(Wafer Level Chip Scale Packaging，简称WLCSP)，不同于传统的芯片封装方式(先切割再封测，而封装后至少增加原芯片20％的体积)，此种技术是先在整片晶圆上进行封装和测试，然后才切割成一个个的IC(Integrated Circuit，集成电路)颗粒，因此封装后的体积即等同IC裸晶的原尺寸。而在传统的扇出(FO)-WLCSP封装中，芯片一般是横向并列放置，这种方式的封装其吞吐量存在局限性。
实用新型内容
本申请的目的是提供一种半导体封装结构。
为了实现上述目的，本申请的实施方式提供一种半导体封装结构，包括：第一封装体，具有第一安装面，第一封装体包括第一芯片、密封第一芯片的第一塑封料以及位于第一安装面的第一外接凸块，第一芯片具有第一有源面和与第一有源面相对的第一背面，第一芯片包括位于第一有源面的第一芯片焊盘；第一异方性导电膜，包含导电粒子，第一异方性导电膜贴合在第一安装面上；第二封装体，包括第二芯片、密封第二芯片的第二塑封料、覆盖于第二塑封料的第一中间层重布线结构以及突起于第一中间层重布线结构的第二外接凸块，第二芯片具有第二有源面和与第二有源面相对的第二背面，第二芯片包括位于第二有源面的第二芯片焊盘、位于第二有源面上的第一中间层钝化层以及位于第一中间层钝化层内并与第二芯片焊盘键合的第一中间层互连凸块，第二塑封料的形成表面、第一中间层钝化层的外表面与第一中间层互连凸块的顶面形成于第一中间层连续表面；第一中间层重布线结构形成在第一中间层连续表面上，第二外接凸块局部嵌陷于第一中间层重布线结构的介电层并经由第一中间层重布线结构的第一线路电连接至第一中间层互连凸块的顶面；其中，导电粒子的硬度大于第二外接凸块，当第二封装体压合到第一封装体并以第一异方性导电膜粘合直到第一外接凸块与第二外接凸块之间的纵向间隙小于导电粒子的最大粒径，导电粒子局部嵌陷于第二外接凸块，使第二外接凸块通过导电粒子达到与第一外接凸块的纵向电连接。
可选地，导电粒子的硬度亦大于第一外接凸块。
可选地，第一中间层互连凸块相对偏离第一外接凸块和第二外接凸块的接合点。
可选地，导电粒子的形状包括球形、锥状体形、立方体形、多角体形中的任意一种。
可选地，导电粒子的粒径小于5微米且为金属材质。
可选地，第二封装体还包括第二中间层重布线结构以及突起于第二中间层重布线结构的第三外接凸块；第二芯片还包括位于第二背面上的第二中间层钝化层，以及位于第二中间层钝化层内并通过硅通孔与第二芯片焊盘电连接的第二中间层互连凸块，第二塑封料的封装表面、第二中间层钝化层的外表面与第二中间层互连凸块的顶面形成于第二中间层连续表面；第二中间层重布线结构形成在第二中间层连续表面上，第三外接凸块局部嵌陷于第二中间层重布线结构的介电层并经由第二中间层重布线结构的第二线路电连接至第二中间层互连凸块的顶面。
可选地，第一封装体还包括：第一底层重布线结构和第二底层重布线结构；第一芯片还包括位于第一有源面上的第一底层钝化层、位于第一底层钝化层内并与第一芯片焊盘键合的第一底层互连凸块、位于第一背面上的第二底层钝化层以及位于第二底层钝化层内并通过硅通孔与第一芯片焊盘电连接的第二底层互连凸块；第一塑封料的形成表面、第一底层钝化层的外表面与第一底层互连凸块的顶面形成于第一底层连续表面；第一底层重布线结构形成在第一底层连续表面上，第一底层重布线结构具有介电层、形成在介电层的外表面上的端子焊盘以及位于介电层内并电连接端子焊盘与第一底层互连凸块的第三线路；第一封装体还包括植接于端子焊盘的焊球；第一塑封料的封装表面、第二底层钝化层的外表面与第二底层互连凸块的顶面形成于第二底层连续表面；第二底层重布线结构形成在第二底层连续表面上，第一外接凸块局部嵌陷于第二底层重布线结构的介电层并经由第二底层重布线结构的第四线路电连接至第二底层互连凸块的顶面。
可选地，半导体封装结构还包括第三封装体，第三封装体包括第三芯片、密封第三芯片的第三塑封料，第三芯片具有第三有源面和与第三有源面相对的第三背面，第三芯片包括位于第三有源面的第三芯片焊盘、位于第三有源面上的第一顶层钝化层、位于第一顶层钝化层内并与第三芯片焊盘键合的第一顶层互连凸块；第三塑封料的形成表面、第一顶层钝化层的外表面与第一顶层互连凸块的顶面形成于第一顶层连续表面；第三封装体还包括第一顶层重布线结构，形成在第一顶层连续表面上；突起于第一顶层重布线结构的第四外接凸块，第四外接凸块局部嵌陷于第一顶层重布线结构的介电层并经由第一顶层重布线结构的第五线路电连接至第一顶层互连凸块的顶面；以及第二异方性导电膜，包括导电粒子，第二异方性导电膜被贴合在第二中间层重布线结构的外表面上；其中，第二异方性导电膜的导电粒子的硬度大于第四外接凸块，当第三封装体压合到第二封装体并以第二异方性导电膜粘合直到第三外接凸块与第四外接凸块之间的纵向间隙小于第二异方性导电膜的导电粒子的最大粒径，该导电粒子局部嵌陷于第四外接凸块，使第四外接凸块通过该导电粒子达到与第三外接凸块的纵向电连接。
可选地，第二封装体包括多个纵向堆叠的封装体，相邻两个封装体通过异方性导电膜键合。
上述技术方案中，通过晶圆键合完成垂直堆栈，与并排放置芯片的方式相比可以增加吞吐量，并减少封装后的面积。另外，通过使用异方性导电膜(ACF)键合，与焊接相比，可以减少各个封装体层间的厚度。
本申请的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1是根据本申请的一实施方式的半导体封装结构的剖视图；
图2是根据本申请的另一实施方式的半导体封装结构的剖视图；
图3是根据本申请的另一进一步实施方式的半导体封装结构的剖视图；
图4A至图4D是根据本申请的实施方式中的导电粒子的形状示意图；
图5A至图5H示出了根据本申请的一实施方式的用于制造半导体封装结构的方法在执行每个步骤之后得到的结构的示意图；以及
图6A至图6I示出了根据本申请的一实施方式的用于制造具有双层重布线层(RDL)的封装体的方法在执行每个步骤之后得到的结构的示意图。
附图标记说明
100、200、300 半导体封装结构 110 底层封装体
111 第一安装面 112 第一外接凸块
113 底层芯片 114a 有源面
114b 背面 115 底层芯片焊盘
116a 第一底层钝化层 116b 第二底层钝化层
117a 第一底层互连凸块 117b 第二底层互连凸块
118 硅通孔 120 ACF
121 导电粒子 130 顶层封装体
131 顶层芯片 132a 有源面
132b 背面 133 顶层芯片焊盘
134 第一顶层钝化层 135 第一顶层互连凸块
140 顶层塑封料 141 第二连续表面
150 底层塑封料 151a 第一连续表面
151b 第二连续表面 152a 第一底层重布线结构
152b 第二底层重布线结构 153 介电层外表面
154a 介电层 154b 介电层
155a 线路 155b 线路
156 端子焊盘 157 焊球
160 第一顶层重布线结构 161 第二安装面
163 介电层 164 线路
165 第二外接凸块
210 第一封装体 211 第一安装面
212 第一外接凸块 213 第一芯片
214a 有源面 214b 背面
215 第一芯片焊盘 216a 第一底层钝化层
216b 第二底层钝化层 217a 第一底层互连凸块
217b 第二底层互连凸块 218 硅通孔
220 ACF 221 导电粒子
230 第二封装体 231 第二芯片
232a 有源面 232b 背面
233 第二芯片焊盘 234a 第一顶层钝化层
234b 第二顶层钝化层 235a 第一顶层互连凸块
235b 第二顶层互连凸块 236 硅通孔
240 第二塑封料 241a 第三连续表面
241b 第四连续表面 242a 第一顶层重布线结构
242b 第二顶层重布线结构 243 第二安装面
244a 介电层 244b 介电层
245a线路 245b 线路
246a 第二外接凸块 246b 第三外接凸块
247 第三安装面 250 第一塑封料
251a 第一连续表面 251b 第二连续表面
252a 第一底层重布线结构 252b 第二底层重布线结构
253 介电层外表面 254a 介电层
254b 介电层 255a 线路
255b 线路 256 端子焊盘
257 焊球
310 第一封装体 311 第一安装面
312 第一外接凸块 313 第一芯片
314a 第一有源面 314b 第一背面
315 第一芯片焊盘 316a 第一底层钝化层
316b 第二底层钝化层 317a 第一底层互连凸块
317b 第二底层互连凸块 318 硅通孔
320 ACF 321 导电粒子
330 第二封装体 331 第二芯片
332 第二有源面 333 第二背面
334 第二芯片焊盘 335a 第一中间层钝化层
335b 第二中间层钝化层 336a 第一中间层互连凸块
336b 第二中间层互连凸块 337 硅通孔
340 第二塑封料 341a 第一中间层连续表面
341b 第二中间层连续表面 342a 第一中间层重布线结构
342b 第二中间层重布线结构
344a 介电层 344b 介电层
345a 线路 345b 线路
346a 第二外接凸块 346b 第三外接凸块
350 第一塑封料 351a 第一底层连续表面
351b 第二底层连续表面 352a 第一底层重布线结构
352b 第二底层重布线结构 353 介电层的外表面
354a 介电层 354b 介电层
355a 线路 355b 线路
356 端子焊盘 357 焊球
360 第三封装体 361 第三芯片
362a 第三有源面 362b 第三背面
363 第三芯片焊盘 364 第一顶层钝化层
365 第一顶层互连凸块 370 第三塑封料
371 第一顶层连续表面 372 第一顶层重布线结构
374 介电层 375 线路
376 第四外接凸块 380 ACF
381 导电粒子
510 载体 520 热脱胶
611 第一载体 612 第一热脱胶
613 第二载体 614 第二热脱胶
615 第三载体 616 第三热脱胶
617 第四载体 618 第四热脱胶
620 芯片 621a 有源面
621b 背面 622 芯片焊盘
623 硅通孔 624 第一钝化层
625 第一金属凸块 626 第二钝化层
627 第二金属凸块 628 塑封料
629 第一连续表面 630 第一重布线结构
631 第一介电层 632 第一线路
633 第二连续表面 634 第二重布线结构
635 第二介电层 636 第二线路
637 外接凸块
具体实施方式
以下结合附图对本申请的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。
在本申请中，在未作相反说明的情况下，使用的方位词如“上面/之上、下面/之下、左边/左侧、右边/右侧”通常是指参照附图所示的上、下、左、右。“内、外”通常是指相对于各部件本身轮廓的内、外。
在本申请中如果使用术语“芯片的正面”、“芯片的有源面”、“芯片的第一表面”，则其可以指具有集成电路的表面；在本申请中如果使用术语“芯片的背面”、“芯片的第二表面”，则其可以指与“芯片的正面”、“芯片的有源面”、“芯片的第一表面”相反的表面。
在附图中，示出的形状根据制造工艺和/或容差可以有变化。因此，本申请的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的相对尺寸或距离。
图1是根据本申请的一实施方式的半导体封装结构100的剖视图。参考图1，根据本申请的实施方式的半导体封装结构100可以包括底层封装体110，该底层封装体110可以包括底层芯片113。底层芯片113可以具有有源面114a和与有源面114a相对的背面114b。底层芯片113可以包括位于有源面114a的底层芯片焊盘115。在有源面114a上可以形成第一底层钝化层116a，第一底层互连凸块117a位于第一底层钝化层116a内并与底层芯片焊盘115键合。
在背面114b上可以形成第二底层钝化层116b，第二底层互连凸块117b位于第二底层钝化层116b内并可以通过硅通孔118与底层芯片焊盘115电连接。
第一底层钝化层116a或第二底层钝化层116b的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一底层互连凸块117a或第二底层互连凸块117b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一底层互连凸块117a或第二底层互连凸块117b的材质可以包含铜。
底层封装体110还可以包括密封底层芯片113的底层塑封料150。底层塑封料150可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。底层塑封料150的形成表面、第一底层钝化层116a的外表面以及第一底层互连凸块117a的顶面形成于第一连续表面151a。
底层封装体110还可以包括第一底层重布线结构152a，形成在第一连续表面151a上。第一底层重布线结构152a可以包括介电层154a，位于介电层154a的外表面153的端子焊盘156，以及位于介电层154a内并将端子焊盘156与第一底层互连凸块117a电连接的线路155a。介电层154a的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层154a的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层154a中形成线路155a以及与线路155a电连接的端子焊盘156。RDL技术是本领域技术人员所知的技术，本文不再赘述。在本申请的一个实施方式中，线路155a的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路155a的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。在本申请的一个实施方式中，线路155a和端子焊盘156可以使用相同的材料。在本申请的另一实施方式中，线路155a和端子焊盘156可以使用不同的材料。在本申请的一个实施方式中，线路155a可以是扇出线路。
底层封装体110还可以包括植接于端子焊盘156的焊球157。例如，可以使用植球工艺将焊球157植接于端子焊盘156。
底层塑封料150的封装表面、第二底层钝化层116b的外表面以及第二底层互连凸块117b的顶面形成于第二连续表面151b。
底层封装体110还可以包括第二底层重布线结构152b，形成在第二连续表面151b上。第二底层重布线结构152b可以包括介电层154b，位于介电层154b内并与第二底层互连凸块117b电连接的线路155b。介电层154b的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层154b的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层154b中形成线路155b。在本申请的一个实施方式中，线路155b的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路155b的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
底层封装体110还可以包括从介电层154b向外露出的第一外接凸块112，该第一外接凸块112与线路155b电连接。在本申请的一个实施方式中，第一外接凸块112可以突出于介电层154b。第二底层重布线结构152b的外表面和第一外接凸块112的顶面可以形成第一安装面111。第一外接凸块112的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一外接凸块112的材质可以包含铜。
半导体封装结构100还可以包括异方性导电膜(An-isotropic Conductive Film，ACF)120，其可以包含导电粒子121。ACF 120被贴合在第一安装面111上。ACF 120的特征将在后面详细描述。
半导体封装结构100还可以包括顶层封装体130，该顶层封装体130可以包括顶层芯片131。顶层芯片131可以具有有源面132a和与有源面132a相对的背面132b。顶层芯片131可以包括位于有源面132a的顶层芯片焊盘133。在有源面132a上可以形成第一顶层钝化层134，第一顶层互连凸块135位于第一顶层钝化层134内并与顶层芯片焊盘133键合。
第一顶层钝化层134的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一顶层互连凸块135的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一顶层互连凸块135的材质可以包含铜。
顶层封装体130还可以包括密封顶层芯片131的顶层塑封料140。顶层塑封料140可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。顶层塑封料140的形成表面、第一顶层钝化层134的外表面以及第一顶层互连凸块135的顶面形成于第二连续表面141。
顶层封装体130还可以包括第一顶层重布线结构160，形成在第二连续表面141上。第一顶层重布线结构160可以包括介电层163，位于介电层163内的线路164，该线路164与第一顶层互连凸块135电连接。
介电层163的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层163的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层163中形成线路164。在本申请的一个实施方式中，线路164的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路164的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
顶层封装体130还可以包括从介电层163向外露出的第二外接凸块165，该第二外接凸块165与线路164电连接。在本申请的一个实施方式中，第二外接凸块165可以突出于介电层163。第一顶层重布线结构160的外表面和第二外接凸块165的顶面可以形成第二安装面161。第二外接凸块165的材质可以包含但不限于金、银、铜、铂、铝，优选地，第二外接凸块165的材质可以包含铜。
可以使用多种方式来形成第一外接凸块112或第二外接凸块165。在一个示例中，可以通过在第二底层重布线结构152b或第一顶层重布线结构160的外表面上生长第一外接凸块112或第二外接凸块165，然后对生长的第一外接凸块112或第二外接凸块165进行塑封。在另一个示例中，可以在第二底层重布线结构152b或第一顶层重布线结构160上光刻出空腔，并在空腔中电镀(例如电镀铜)来形成第一外接凸块112或第二外接凸块165。本领域技术人员可以理解，用于形成第一外接凸块112或第二外接凸块165的其他公知的可行方式也属于本申请的范围。
在本申请的实施方式中，导电粒子121的硬度可以大于第二外接凸块165。当第二封装体130被压合到第一封装体110时，第一封装体110与ACF 120粘合，直到第一外接凸块112与第二外接凸块165之间的纵向间隙小于导电粒子121的最大粒径。导电粒子121可以局部嵌陷于第二外接凸块165，使第二外接凸块165通过导电粒子121达到与第一外接凸块112的纵向电连接。
在本申请的实施方式中，导电粒子121的硬度也可以大于第一外接凸块112，由此当第二封装体130压合到第一封装体110时，导电粒子121也可以局部嵌陷于第一外接凸块112，由此可以增加导电面积，减小阻抗。
底层芯片113或顶层芯片131的类型可以包括存储器芯片和逻辑芯片。存储器芯片的示例可以包括但不限于，随机存储存储器(RAM)。RAM的示例可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。逻辑芯片的示例可以包括但不限于，图形处理单元(Graphic Processing Unit，GPU)芯片、中央处理单元(Central Processing Unit，CPU)芯片、系统级芯片(System on Chip，SOC)。
图2是根据本申请的另一实施方式的半导体封装结构200的剖视图。参考图2，根据本申请的实施方式的半导体封装结构200可以包括第一封装体210，该第一封装体210可以包括第一芯片213。第一芯片213可以具有有源面214a和与有源面214a相对的背面214b。第一芯片213可以包括位于有源面214a的第一芯片焊盘215。在有源面214a上可以形成第一底层钝化层216a，第一底层互连凸块217a位于第一底层钝化层216a内并与第一芯片焊盘215键合。
在背面214b上可以形成第二底层钝化层216b，第二底层互连凸块217b位于第二底层钝化层216b内并可以通过硅通孔218与第一芯片焊盘215电连接。
第一底层钝化层216a或第二底层钝化层216b的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一底层互连凸块217a或第二底层互连凸块217b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一底层互连凸块217a或第二底层互连凸块217b的材质可以包含铜。
第一封装体210还可以包括密封第一芯片213的第一塑封料250。第一塑封料250可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。第一塑封料250的形成表面、第一底层钝化层216a的外表面以及第一底层互连凸块217a的顶面形成于第一连续表面251a。
第一封装体210还可以包括第一底层重布线结构252a，形成在第一连续表面251a上。第一底层重布线结构252a可以包括介电层254a，位于介电层254a的外表面253的端子焊盘256，以及位于介电层254a内并将端子焊盘256与第一底层互连凸块217a电连接的线路255a。介电层254a的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层254a的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层254a中形成线路255a以及与线路255a电连接的端子焊盘256。RDL技术是本领域技术人员所知的技术，本文不再赘述。在本申请的一个实施方式中，线路255a的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路255a的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。在本申请的一个实施方式中，线路255a和端子焊盘256可以使用相同的材料。在本申请的另一实施方式中，线路255a和端子焊盘256可以使用不同的材料。在本申请的一个实施方式中，线路255a可以是扇出线路。
第一封装体210还可以包括植接于端子焊盘256的焊球257。例如，可以使用植球工艺将焊球257植接于端子焊盘256。
第一塑封料250的封装表面、第二底层钝化层216b的外表面以及第二底层互连凸块217b的顶面形成于第二连续表面251b。
第一封装体210还可以包括第二底层重布线结构252b，形成在第二连续表面251b上。第二底层重布线结构252b可以包括介电层254b，位于介电层254b内并与第二底层互连凸块217b电连接的线路255b。介电层254b的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层254b的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层254b中形成线路255b。在本申请的一个实施方式中，线路255b的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路255b的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
第一封装体210还可以包括从介电层254b向外露出的第一外接凸块212，该第一外接凸块212与线路255b电连接。在本申请的一个实施方式中，第一外接凸块212可以突出于介电层254b。第二底层重布线结构252b的外表面和第一外接凸块212的顶面可以形成第一安装面211。第一外接凸块212的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一外接凸块212的材质可以包含铜。
半导体封装结构200还可以包括异方性导电膜(An-isotropic Conductive Film，ACF)220，其可以包含导电粒子221。ACF 220被贴合在第一安装面211上。ACF 220的特征将在后面详细描述。
半导体封装结构200还可以包括第二封装体230，该第二封装体230可以包括第二芯片231。第二芯片231可以具有有源面232a和与有源面232a相对的背面232b。第二芯片231可以包括位于有源面232a的第二芯片焊盘233。在有源面232a上可以形成第一顶层钝化层234a，第一顶层互连凸块235a位于第一顶层钝化层234a内并与第二芯片焊盘233键合。
在背面232b上可以形成第二顶层钝化层234b，第二顶层互连凸块235b位于第二顶层钝化层234b内并可以通过硅通孔236与第二芯片焊盘233电连接。
第一顶层钝化层234a或第二顶层钝化层234b的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一顶层互连凸块235a或第二顶层互连凸块235b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一顶层互连凸块235a或第二顶层互连凸块235b的材质可以包含铜。
第二封装体230还可以包括密封第二芯片231的第二塑封料240。第二塑封料240可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。第二塑封料240的形成表面、第一顶层钝化层234a的外表面以及第一顶层互连凸块235a的顶面形成于第三连续表面241a。
第二封装体230还可以包括第一顶层重布线结构242a，形成在第三连续表面241a上。第一顶层重布线结构242a可以包括介电层244a，位于介电层244a内的线路245a，该线路245a与第一顶层互连凸块235a电连接。
介电层244a的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层244a的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层244a中形成线路245a。在本申请的一个实施方式中，线路245a的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路245a的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
第二封装体230还可以包括从介电层244a向外露出的第二外接凸块246a，该第二外接凸块246a与线路245a电连接。在本申请的一个实施方式中，第二外接凸块246a可以突出于介电层244a。第一顶层重布线结构242a的外表面和第二外接凸块246a的顶面可以形成第二安装面243。第二外接凸块246a的材质可以包含但不限于金、银、铜、铂、铝，优选地，第二外接凸块246a的材质可以包含铜。
可以使用多种方式来形成第一外接凸块212或第二外接凸块246a。在一个示例中，可以通过在第二底层重布线结构252b或第一顶层重布线结构242a的外表面上生长第一外接凸块212或第二外接凸块246a，然后对生长的第一外接凸块212或第二外接凸块246a进行塑封。在另一个示例中，可以在第二底层重布线结构252b或第一顶层重布线结构242a上光刻出空腔，并在空腔中电镀(例如电镀铜)来形成第一外接凸块212或第二外接凸块246a。本领域技术人员可以理解，用于形成第一外接凸块212或第二外接凸块246a的其他公知的可行方式也属于本申请的范围。
在本申请的实施方式中，导电粒子221的硬度可以大于第二外接凸块246a。当第二封装体230被压合到第一封装体210时，第一封装体210与ACF 220粘合，直到第一外接凸块212与第二外接凸块246a之间的纵向间隙小于导电粒子221的最大粒径。导电粒子221可以局部嵌陷于第二外接凸块246a，使第二外接凸块246a通过导电粒子221达到与第一外接凸块212的纵向电连接。
在本申请的实施方式中，导电粒子221的硬度也可以大于第一外接凸块212，由此当第二封装体230压合到第一封装体210时，导电粒子221也可以局部嵌陷于第一外接凸块212，由此可以增加导电面积，减小阻抗。
第二塑封料240的封装表面、第二顶层钝化层234b的外表面以及第二顶层互连凸块235b的顶面形成于第四连续表面241b。
第二封装体230还可以包括第二顶层重布线结构242b，形成在第四连续表面241b上。第二顶层重布线结构242b可以包括介电层244b，位于介电层244b内并与第二顶层互连凸块235b电连接的线路245b。介电层244b的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层244b的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层244b中形成线路245b。在本申请的一个实施方式中，线路245b的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路245b的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
第二封装体230还可以包括从介电层244b向外露出的第三外接凸块246b，该第三外接凸块246b与线路245b电连接。在本申请的一个实施方式中，第三外接凸块246b可以突出于介电层244b。第二顶层重布线结构242b的外表面和第三外接凸块246b的顶面可以形成第三安装面247。该第三安装面247可以用于在其上叠加其他的封装体。第三外接凸块246b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第三外接凸块246b的材质可以包含铜。
可以使用多种方式来形成第三外接凸块246b。在一个示例中，可以通过在第二顶层重布线结构242b的外表面上生长第三外接凸块246b，然后对生长的第三外接凸块246b进行塑封。在另一个示例中，可以在第二顶层重布线结构242b上光刻出空腔，并在空腔中电镀(例如电镀铜)来形成第三外接凸块246b。本领域技术人员可以理解，用于形成第三外接凸块246b的其他公知的可行方式也属于本申请的范围。
第一芯片213或第二芯片231的类型可以包括存储器芯片和逻辑芯片。存储器芯片的示例可以包括但不限于，随机存储存储器(RAM)。RAM的示例可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。逻辑芯片的示例可以包括但不限于，图形处理单元(Graphic Processing Unit，GPU)芯片、中央处理单元(Central Processing Unit，CPU)芯片、系统级芯片(System on Chip，SOC)。
图3是根据本申请的另一进一步实施方式的半导体封装结构300的剖视图。参考图3，根据本申请的实施方式的半导体封装结构300可以包括
第一封装体310，具有第一安装面311。第一封装体310可以包括第一芯片313、密封第一芯片313的第一塑封料350以及位于第一安装面311的第一外接凸块312。第一芯片313可以具有第一有源面314a和与第一有源面314a相对的第一背面314b。第一芯片313还可以包括位于第一有源面314a的第一芯片焊盘315。
第一塑封料350可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。
第一芯片313还可以包括位于第一有源面314a上的第一底层钝化层316a、位于第一底层钝化层316a内并与第一芯片焊盘315键合的第一底层互连凸块317a、位于第一背面314b上的第二底层钝化层316b以及位于第二底层钝化层316b内并通过硅通孔318与第一芯片焊盘315电连接的第二底层互连凸块317b。
第一底层钝化层316a或第二底层钝化层316b的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一底层互连凸块317a或第二底层互连凸块317b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一底层互连凸块317a或第二底层互连凸块317b的材质可以包含铜。
第一塑封料350的形成表面、第一底层钝化层316a的外表面与第一底层互连凸块317a的顶面形成于第一底层连续表面351a。第一封装体310还可以包括第一底层重布线结构352a，形成在第一底层连续表面351a上。第一底层重布线结构352a可以具有介电层354a、形成在介电层354a的外表面353上的端子焊盘356以及位于介电层354a内并电连接端子焊盘356与第一底层互连凸块317a的线路355a。在本申请的一个实施方式中，线路355a可以是扇出线路。
第一塑封料350的封装表面、第二底层钝化层316b的外表面与第二底层互连凸块317b的顶面形成于第二底层连续表面351b。第一封装体310还可以包括第二底层重布线结构352b，形成在第二底层连续表面351b上。第二底层重布线结构352b可以具有介电层354b和位于介电层354b内并与第二底层互连凸块317b的顶面电连接的线路355b。
介电层354a或354b的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层354a或354b的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层354a或354b中形成线路355a或355b。在本申请的一个实施方式中，线路355a或355b的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路355a或355b的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
在本申请的实施方式中，第一外接凸块312可以局部嵌陷于第二底层重布线结构352b的介电层354b并经由第二底层重布线结构352b的线路355b电连接至第二底层互连凸块317b的顶面。第一外接凸块312的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一外接凸块312的材质可以包含铜。
在本申请的实施方式中，第一封装体310还可以包括植接于端子焊盘356的焊球357。
半导体封装结构300还可以包括异方性导电膜(ACF)320，包含导电粒子321，该ACF320贴合在第一安装面311上。
半导体封装结构300还可以包括第二封装体330。第二封装体330可以包括第二芯片331、密封第二芯片331的第二塑封料340、覆盖于第二塑封料340的第一中间层重布线结构342a以及突起于第一中间层重布线结构342a的第二外接凸块346a。第二芯片331可以具有第二有源面332和与第二有源面332相对的第二背面333。第二芯片331可以包括位于第二有源面332的第二芯片焊盘334、位于第二有源面332上的第一中间层钝化层335a以及位于第一中间层钝化层335a内并与第二芯片焊盘334键合的第一中间层互连凸块336a。第二塑封料340的形成表面、第一中间层钝化层335a的外表面与第一中间层互连凸块336a的顶面形成于第一中间层连续表面341a。第一中间层重布线结构342a形成在第一中间层连续表面341a上。第二外接凸块346a局部嵌陷于第一中间层重布线结构342a的介电层344a并经由第一中间层重布线结构342a的线路345a电连接至第一中间层互连凸块336a的顶面。
在本申请的实施方式中，导电粒子321的硬度大于第二外接凸块346a。当第二封装体330压合到第一封装体310，以ACF 320粘合直到第一外接凸块312与第二外接凸块346a之间的纵向间隙小于导电粒子321的最大粒径，导电粒子321局部嵌陷于第二外接凸块346a，使第二外接凸块346a通过导电粒子321达到与第一外接凸块312的纵向电连接。
在本申请的实施方式中，导电粒子321的硬度也可以大于第一外接凸块312，由此当第二封装体330压合到第一封装体310时，导电粒子321也可以局部嵌陷于第一外接凸块312，由此可以增加导电面积，减小阻抗。
第二封装体330还可以包括第二中间层重布线结构342b以及突起于第二中间层重布线结构342b的第三外接凸块346b。第二芯片331还可以包括位于第二背面333上的第二中间层钝化层335b，以及位于第二中间层钝化层335b内并通过硅通孔337与第二芯片焊盘334电连接的第二中间层互连凸块336b。第二塑封料340的封装表面、第二中间层钝化层335b的外表面与第二中间层互连凸块336b的顶面形成于第二中间层连续表面341b。第二中间层重布线结构342b形成在第二中间层连续表面341b上。第三外接凸块346b局部嵌陷于第二中间层重布线结构342b的介电层344b并经由第二中间层重布线结构342b的线路345b电连接至第二中间层互连凸块336b的顶面。
第二塑封料340可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。
第一中间层钝化层335a或第二中间层钝化层335b的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一中间层互连凸块336a或第二中间层互连凸块336b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一中间层互连凸块336a或第二中间层互连凸块336b的材质可以包含铜。
介电层344a或344b的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层344a或344b的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层344a或344b中形成线路345a或345b。在本申请的一个实施方式中，线路345a或345b的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路345a或345b的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
第二外接凸块346a或第三外接凸块346b的材质可以包含但不限于金、银、铜、铂、铝，优选地，第二外接凸块346a或第三外接凸块346b的材质可以包含铜。
半导体封装结构300还可以包括另一ACF 380，包括导电粒子381。该ACF 380被贴合在第二中间层重布线结构342b的外表面上
半导体封装结构300还可以包括第三封装体360，该第三封装体360可以包括第三芯片361、密封第三芯片361的第三塑封料370。第三芯片361可以具有第三有源面362a和与第三有源面362a相对的第三背面362b。第三芯片361可以包括位于第三有源面362a的第三芯片焊盘363、位于第三有源面362a上的第一顶层钝化层364、位于第一顶层钝化层364内并与第三芯片焊盘363键合的第一顶层互连凸块365。第三塑封料370的形成表面、第一顶层钝化层364的外表面与第一顶层互连凸块365的顶面形成于第一顶层连续表面371。第三封装体360还可以包括第一顶层重布线结构372，形成在第一顶层连续表面371上。第一顶层重布线结构372可以包括介电层374和位于介电层374内并与第一顶层互连凸块365的顶面电连接的线路375。
第三封装体360还可以包括突起于第一顶层重布线结构372的第四外接凸块376。在本申请的实施方式中，第四外接凸块376可以局部嵌陷于第一顶层重布线结构372的介电层374并经由第一顶层重布线结构372的线路375电连接至第一顶层互连凸块365的顶面。
在本申请的实施方式中，ACF 380的导电粒子381的硬度大于第四外接凸块376，当第三封装体360压合到第二封装体330时，以ACF 380粘合直到第三外接凸块346b与第四外接凸块376之间的纵向间隙小于ACF 380的导电粒子381的最大粒径，该导电粒子381局部嵌陷于第四外接凸块376，使第四外接凸块376通过该导电粒子381达到与第三外接凸块346b的纵向电连接。
在本申请的实施方式中，导电粒子381的硬度也可以大于第三外接凸块346b，由此当第三封装体360压合到第二封装体330时，导电粒子381也可以局部嵌陷于第三外接凸块346b，由此可以增加导电面积，减小阻抗。
第三塑封料370可以包含例如环氧树脂模塑料(Epoxy Molding Compound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。
第一顶层钝化层364的种类可以包括但不限于无机玻璃和有机高分子。无机玻璃的材料可以包含但不限于，氧化物(例如，SiO2、Al2O3、TiO2、ZrO2、Fe2O3、SixOy)、硅酸盐(例如，PSG、BSG、BPSG)、氮化物(例如，Si3N4、SixNyH、BN、AlN、GaN)。有机高分子的材料可以包含但不限于，合成树脂(例如，聚酰亚胺类树脂、聚硅氧烷类树脂)、合成橡胶(例如，硅酮橡胶)。第一顶层互连凸块365的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一顶层互连凸块365的材质可以包含铜。
介电层374的材料可以包含高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层374的材料还可以包括其他绝缘材料。例如，可以采用重布线(RDL)技术在介电层374中形成线路375。在本申请的一个实施方式中，线路375的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，线路375的材料可以包含其他金属(例如金、银、铂)或金属以外的其他类型的导电材料。
第四外接凸块376的材质可以包含但不限于金、银、铜、铂、铝，优选地，第四外接凸块376的材质可以包含铜。
在图3示出的实施方式中，可以使用多种方式来形成外接凸块(例如，第一外接凸块312、第二外接凸块346a、第三外接凸块346b、第四外接凸块376)。以第一外接凸块312为例，在一个示例中，可以通过在第二底层重布线结构352b的外表面上生长第一外接凸块312，然后对生长的第一外接凸块312进行塑封。在另一个示例中，可以在第二底层重布线结构352b上光刻出空腔，并在空腔中电镀(例如电镀铜)来形成第一外接凸块312。本领域技术人员可以理解，用于形成第一外接凸块312的其他公知的可行方式也属于本申请的范围。在本申请的实施方式中，可以使用与形成第一外接凸块312类似的方法来形成其他外接凸块，例如第二外接凸块346a、第三外接凸块346b、第四外接凸块376。
第一芯片313、第二芯片331、第三芯片361中的任意的类型可以包括存储器芯片和逻辑芯片。存储器芯片的示例可以包括但不限于，随机存储存储器(RAM)。RAM的示例可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。逻辑芯片的示例可以包括但不限于，图形处理单元(Graphic Processing Unit，GPU)芯片、中央处理单元(CentralProcessing Unit，CPU)芯片、系统级芯片(System on Chip，SOC)。
在本申请的实施方式中，半导体封装结构300还可以包括堆叠中间封装体结构。也就是说，在第一封装体310和第三封装体360之间可以包括堆叠的多个第二封装体330，第二封装体330之间可以通过ACF 380压合。
在本申请的实施方式中，互连凸块可以相对偏离外接凸块的接合点。例如，在本申请的实施方式中，第一中间层互连凸块336a可以相对偏离第一外接凸块312和第二外接凸块346a的接合点。
图4A至4D示出了根据本申请的实施方式的ACF的导电粒子的形状示意图。参考图4A至4D，导电粒子(例如，121、221、321、381)的形状可以包括球形、锥状体形、立方体形、多角体形中的任意一种。在本申请的实施方式中，导电粒子的粒径可以小于5微米且为金属材质(例如，铜)。另外，ACF的厚度可以小于30微米。
图5A至图5H示出了根据本申请的一实施方式的用于制造半导体封装结构的方法在执行每个步骤之后得到的结构的示意图。该方法可以包括以下步骤。
参考图5A，提供第一封装体310。可以将该第一封装体310贴附在一载体510上。该载体510可以例如是玻璃载体。例如可以在载体510上贴附一热脱胶520，在该热脱胶520上贴附第一封装体310。第一封装体310可以具有第一安装面311，第一封装体310可以包括第一芯片313、密封第一芯片313的第一塑封料350以及位于第一安装面311的第一外接凸块312。第一芯片313可以具有第一有源面314a和与第一有源面314a相对的第一背面314b，第一芯片313可以包括位于第一有源面314a的第一芯片焊盘315。
参考图5B，将异方性导电膜(ACF)320贴合在第一安装面311上，该ACF 320可以包含导电粒子321。
参考图5C，提供第二封装体330。第二封装体330可以包括第二芯片331、密封第二芯片331的第二塑封料340、覆盖于第二塑封料340的第一中间层重布线结构342a以及突起于第一中间层重布线结构342a的第二外接凸块346a。第二芯片331可以具有第二有源面332和与第二有源面332相对的第二背面333。第二芯片331可以包括位于第二有源面332的第二芯片焊盘334、位于第二有源面332上的第一中间层钝化层335a以及位于第一中间层钝化层335a内并与第二芯片焊盘334键合的第一中间层互连凸块336a。第二塑封料340的形成表面、第一中间层钝化层335a的外表面与第一中间层互连凸块336a的顶面形成于第一中间层连续表面341a。第一中间层重布线结构342a形成在第一中间层连续表面341a上。第二外接凸块346a局部嵌陷于第一中间层重布线结构342a的介电层344a并经由第一中间层重布线结构342a的线路345a电连接至第一中间层互连凸块336a的顶面。
参考图5D，将第二封装体330压合到第一封装体310。第二封装体330压合到第一封装体310时的温度可以小于200℃。导电粒子321的硬度大于第二外接凸块346a。当第二封装体330压合到第一封装体310时，以ACF 320粘合直到第一外接凸块312与第二外接凸块346a之间的纵向间隙小于导电粒子321的最大粒径，导电粒子321局部嵌陷于第二外接凸块346a，使第二外接凸块346a通过导电粒子321达到与第一外接凸块312的纵向电连接。
第二封装体330还可以包括第二中间层重布线结构342b以及突起于第二中间层重布线结构342b的第三外接凸块346b。参考图5E，将另一ACF 380贴合在第二中间层重布线结构342b的外表面上，该ACF 380包括导电粒子381。
参考图5F，提供第三封装体360。第三封装体360可以包括第三芯片361、密封第三芯片361的第三塑封料370以及第四外接凸块376。第三芯片361可以具有第三有源面362a，第三芯片361可以包括位于第三有源面362a的第三芯片焊盘363。
参考图5G，将第三封装体360压合到第二封装体330。第三封装体360压合到第二封装体330时的温度可以小于200℃。ACF 380的导电粒子381的硬度大于第四外接凸块376，当第三封装体360压合到第二封装体330时，其与ACF 380粘合直到第三外接凸块346b与第四外接凸块376之间的纵向间隙小于ACF 380的导电粒子381的最大粒径，该导电粒子381局部嵌陷于第四外接凸块376，使第四外接凸块376通过该导电粒子381达到与第三外接凸块346b的纵向电连接。
分离载体510。例如可以通过加热热脱胶520将第一封装体310与载体510分离。
第一芯片313还可以包括位于第一有源面314a上的第一底层钝化层316a、位于第一底层钝化层316a内并与第一芯片焊盘315键合的第一底层互连凸块317a、位于第一背面314b上的第二底层钝化层316b以及位于第二底层钝化层316b内并通过硅通孔318与第一芯片焊盘315电连接的第二底层互连凸块317b。
第一塑封料350的形成表面、第一底层钝化层316a的外表面与第一底层互连凸块317a的顶面形成于第一底层连续表面351a。第一封装体310还可以包括第一底层重布线结构352a，形成在第一底层连续表面351a上。第一底层重布线结构352a可以具有介电层354a、形成在介电层354a的外表面353上的端子焊盘356以及位于介电层354a内并电连接端子焊盘356与第一底层互连凸块317a的线路355a。
参考图5H，将焊球357植接于端子焊盘356。
在本申请的实施方式中，该方法还可以包括在压合第三封装体360之前在第一封装体310上压合多个堆叠的第二封装体330。也就是说，在第一封装体310与第三封装体360之间可以具有多个垂直堆栈的第二封装体330，第二封装体330之间也可以通过ACF 380键合。
图5A至5H示出的方法可以用来制造图3示出的半导体封装结构300。本领域技术人员可以理解，可以使用与图5A至5H示出的方法相似的方法来制造图1或图2示出的半导体封装100或200。
图6A至图6I示出了根据本申请的一实施方式的用于制造具有双层RDL的封装体的方法在执行每个步骤之后得到的结构的示意图。该方法可以包括以下步骤：
在芯片的背面上形成第一钝化层，该第一钝化层内形成有第一金属凸块，该第一金属凸块通过硅通孔与位于芯片的有源面的芯片焊盘电连接；
在芯片的有源面上形成第二钝化层，该第二钝化层内形成有与芯片焊盘键合的第二金属凸块；
使用塑封料密封芯片、第一钝化层和第二钝化层；
对塑封料进行背部平坦化以露出第一金属凸块，其中塑封料的封装表面、第一钝化层的外表面以及第一金属凸块的顶面形成于第一连续表面，塑封料的形成表面、第二钝化层的外表面以及第二金属凸块的顶面形成于第二连续表面；
在第一连续表面上形成第一重布线结构，该第一重布线结构包括第一介电层和位于第一介电层内且与第一金属凸块电连接的第一线路；
在第二连续表面上形成第二重布线结构，该第二重布线结构包括第二介电层和位于第二介电层内且与第二金属凸块电连接的第二线路；以及
在第二重布线结构内形成与第二线路电连接的外接凸块。可选地，该外接凸块突出于第二重布线结构的外表面。
可选地，外接凸块横向相对偏离第二金属凸块。
可选地，在第一重布线结构内形成与第一线路电连接的另一外接凸块。可选地，该另一外接凸块突出于第一重布线结构的外表面。
可选地，第一金属凸块或第二金属凸块的材质可以包含但不限于金、银、铜、铂、铝，优选地，第一金属凸块或第二金属凸块的材质可以包含铜。
可选地，外接凸块的材质可以包含但不限于金、银、铜、铂、铝，优选地，外接凸块的材质可以包含铜。
具体地，参考图6A，提供第一载体611，将芯片620的有源面621a贴附在第一载体611上。芯片620可以具有有源面621a和与有源面621a相对的背面621b，芯片620可以包括位于有源面621a的芯片焊盘622，以及与芯片焊盘622电连接的硅通孔623。具体地，可以在第一载体611上贴附第一热脱胶612，将芯片620的有源面621a贴附到第一热脱胶612上。在该步骤中，可以是将包括芯片的整片晶圆贴附在第一载体611上。
参考图6B，在芯片620的背面621b上形成第一钝化层624，该第一钝化层624内形成有通过硅通孔623与芯片焊盘622电连接的第一金属凸块625。具体地，可以在第一钝化层624上光刻出空腔，然后在空腔中电镀(例如电镀铜)来形成第一金属凸块625。可选地，在电镀之后还可以对形成的第一金属凸块625进行抛光。
参考图6C，将芯片620与第一载体611分离。例如可以通过加热第一热脱胶612将芯片620与第一载体611分离。将芯片620翻转并贴附到第二载体613上。例如，可以在第二载体613上贴附第二热脱胶614，然后将第一钝化层624的外表面贴附到第二热脱胶614。
参考图6D，在芯片620的有源面621a上形成第二钝化层626，该第二钝化层626内形成有与芯片焊盘622的顶面键合的第二金属凸块627。具体地，可以在第二钝化层626上光刻出空腔，然后在空腔中电镀来形成第二金属凸块627。可选地，在电镀之后还可以对形成的第二金属凸块627进行抛光。
对晶圆进行切割以得到芯片620，并将芯片620与第二载体613分离。
参考图6E，提供第三载体615，将芯片620的第二钝化层626的外表面贴附到第三载体615。具体地，可以从切割出的芯片620中挑选已知合格芯片(KGD)，在第三载体615上贴附第三热脱胶616，然后将芯片620的第二钝化层626的外表面贴附到第三热脱胶616上。
使用塑封料628对芯片620进行封装。例如，塑封料628密封芯片620、第一钝化层624以及第二钝化层626。塑封料628可以包含例如环氧树脂模塑料(Epoxy MoldingCompound，EMC)，但是本领域技术人员可以理解，其他材料也是适用的。
参考图6F，对塑封料628进行背部平坦化(例如背部研磨)，以露出第一金属凸块625。塑封料628的封装表面、第一钝化层624的外表面以及第一金属凸块625的顶面形成于第一连续表面629。
参考图6G，在第一连续表面629上形成第一重布线结构630。例如，可以使用RDL技术来形成第一重布线结构630。第一重布线结构630可以包括第一介电层631以及位于第一介电层631内并与第一金属凸块625的顶面电连接的第一线路632。
参考图6H，提供第四载体617，分离第三载体615，翻转芯片620，将第一重布线结构630的外表面贴附到第四载体617上。例如，可以通过加热第三热脱胶616来分离第三载体615。再例如，可以在第四载体617上贴附第四热脱胶618，然后将第一重布线结构630的外表面贴附到第四热脱胶618上。
塑封料628的形成表面、第二钝化层626的外表面以及第二金属凸块627的顶面形成于第二连续表面633。在第二连续表面633上形成第二重布线结构634。例如，可以使用RDL技术来形成第二重布线结构634。第二重布线结构634可以包括第二介电层635以及位于第二介电层635内并与第二金属凸块627的顶面电连接的第二线路636。
在第二重布线结构634内形成与第二线路636电连接的外接凸块637。外接凸块637可以突出于第二重布线结构634的外表面。可以使用多种方式来形成外接凸块637。在一个示例中，可以通过在第二重布线结构634的外表面上生长外接凸块637，然后对生长的外接凸块637进行塑封。在另一个示例中，可以在第二重布线结构634上光刻出空腔，并在空腔中电镀来形成外接凸块637。本领域技术人员可以理解，用于形成外接凸块637的其他公知的可行方式也属于本申请的范围。
参考图6I，分离第四载体617，以得到具有双层RDL的封装体。
可选地，该方法还可以包括：在第一重布线结构630内形成另外的外接凸块。其形成方式与形成外接凸块637的方式相同或相似，此处不再赘述。
上述实施方式中的载体可以包括但不限于玻璃载体。
虽然在上述的实施方式中使用了热脱胶，但是本领域技术人员可以理解，也可以使用其他类型的在一定条件下可以将封装体与载体分离的胶，例如光刻胶。
根据本申请实施方式的半导体封装结构可以应用于晶圆级芯片尺寸封装(WaferLevel Chip Size Package，WLCSP)中，尤其是扇出式(Fan-out)WLCSP(FOWLCSP)中。
根据本申请的实施方式提供的半导体封装结构，通过晶圆键合完成垂直堆栈，与并排放置芯片的方式相比可以增加吞吐量，并减少封装后的面积。另外，通过使用ACF键合，与焊接相比，可以减少各个封装体层间的厚度。
以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所公开的内容。

Claims (9)

1.一种半导体封装结构，其特征在于，包括：
第一封装体，具有第一安装面，所述第一封装体包括第一芯片、密封所述第一芯片的第一塑封料以及位于所述第一安装面的第一外接凸块，所述第一芯片具有第一有源面和与所述第一有源面相对的第一背面，所述第一芯片包括位于所述第一有源面的第一芯片焊盘；
第一异方性导电膜，包含导电粒子，所述第一异方性导电膜贴合在所述第一安装面上；
第二封装体，包括第二芯片、密封所述第二芯片的第二塑封料、覆盖于所述第二塑封料的第一中间层重布线结构以及突起于所述第一中间层重布线结构的第二外接凸块，所述第二芯片具有第二有源面和与所述第二有源面相对的第二背面，所述第二芯片包括位于所述第二有源面的第二芯片焊盘、位于所述第二有源面上的第一中间层钝化层以及位于所述第一中间层钝化层内并与所述第二芯片焊盘键合的第一中间层互连凸块，所述第二塑封料的形成表面、所述第一中间层钝化层的外表面与所述第一中间层互连凸块的顶面形成于第一中间层连续表面；所述第一中间层重布线结构形成在所述第一中间层连续表面上，所述第二外接凸块局部嵌陷于所述第一中间层重布线结构的介电层并经由所述第一中间层重布线结构的第一线路电连接至所述第一中间层互连凸块的顶面；
其中，所述导电粒子的硬度大于所述第二外接凸块，当所述第二封装体压合到所述第一封装体并以所述第一异方性导电膜粘合直到所述第一外接凸块与所述第二外接凸块之间的纵向间隙小于所述导电粒子的最大粒径，所述导电粒子局部嵌陷于所述第二外接凸块，使所述第二外接凸块通过所述导电粒子达到与所述第一外接凸块的纵向电连接。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述导电粒子的硬度亦大于所述第一外接凸块。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述第一中间层互连凸块相对偏离所述第一外接凸块和所述第二外接凸块的接合点。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述导电粒子的形状包括球形、锥状体形、立方体形、多角体形中的任意一种。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述导电粒子的粒径小于5微米且为金属材质。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述第二封装体还包括第二中间层重布线结构以及突起于所述第二中间层重布线结构的第三外接凸块；所述第二芯片还包括位于所述第二背面上的第二中间层钝化层，以及位于所述第二中间层钝化层内并通过硅通孔与所述第二芯片焊盘电连接的第二中间层互连凸块，所述第二塑封料的封装表面、所述第二中间层钝化层的外表面与所述第二中间层互连凸块的顶面形成于第二中间层连续表面；所述第二中间层重布线结构形成在所述第二中间层连续表面上，所述第三外接凸块局部嵌陷于所述第二中间层重布线结构的介电层并经由所述第二中间层重布线结构的第二线路电连接至所述第二中间层互连凸块的顶面。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述第一封装体还包括：第一底层重布线结构和第二底层重布线结构；
所述第一芯片还包括位于所述第一有源面上的第一底层钝化层、位于所述第一底层钝化层内并与所述第一芯片焊盘键合的第一底层互连凸块、位于所述第一背面上的第二底层钝化层以及位于所述第二底层钝化层内并通过硅通孔与所述第一芯片焊盘电连接的第二底层互连凸块；
所述第一塑封料的形成表面、所述第一底层钝化层的外表面与所述第一底层互连凸块的顶面形成于第一底层连续表面；所述第一底层重布线结构形成在所述第一底层连续表面上，所述第一底层重布线结构具有介电层、形成在介电层的外表面上的端子焊盘以及位于所述介电层内并电连接所述端子焊盘与所述第一底层互连凸块的第三线路；所述第一封装体还包括植接于所述端子焊盘的焊球；
所述第一塑封料的封装表面、所述第二底层钝化层的外表面与所述第二底层互连凸块的顶面形成于第二底层连续表面；所述第二底层重布线结构形成在所述第二底层连续表面上，所述第一外接凸块局部嵌陷于所述第二底层重布线结构的介电层并经由所述第二底层重布线结构的第四线路电连接至所述第二底层互连凸块的顶面。
8.根据权利要求6所述的半导体封装结构，其特征在于，还包括：
第三封装体，所述第三封装体包括第三芯片、密封所述第三芯片的第三塑封料，所述第三芯片具有第三有源面和与所述第三有源面相对的第三背面，所述第三芯片包括位于所述第三有源面的第三芯片焊盘、位于所述第三有源面上的第一顶层钝化层、位于所述第一顶层钝化层内并与所述第三芯片焊盘键合的第一顶层互连凸块；所述第三塑封料的形成表面、所述第一顶层钝化层的外表面与所述第一顶层互连凸块的顶面形成于第一顶层连续表面；所述第三封装体还包括第一顶层重布线结构，形成在所述第一顶层连续表面上；
突起于所述第一顶层重布线结构的第四外接凸块，所述第四外接凸块局部嵌陷于所述第一顶层重布线结构的介电层并经由所述第一顶层重布线结构的第五线路电连接至所述第一顶层互连凸块的顶面；以及
第二异方性导电膜，包括导电粒子，所述第二异方性导电膜被贴合在所述第二中间层重布线结构的外表面上；
其中，所述第二异方性导电膜的导电粒子的硬度大于所述第四外接凸块，当所述第三封装体压合到所述第二封装体并以所述第二异方性导电膜粘合直到所述第三外接凸块与所述第四外接凸块之间的纵向间隙小于所述第二异方性导电膜的导电粒子的最大粒径，该导电粒子局部嵌陷于所述第四外接凸块，使所述第四外接凸块通过该导电粒子达到与所述第三外接凸块的纵向电连接。
9.根据权利要求8所述的半导体封装结构，其特征在于，所述第二封装体包括多个纵向堆叠的封装体，相邻两个封装体通过异方性导电膜键合。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341679A (zh) * 2020-02-28 2020-06-26 浙江集迈科微电子有限公司 一种超薄堆叠封装方式
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