CN111244106A - 用于形成三维存储器件的方法 - Google Patents

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CN111244106A CN202010202904.8A CN202010202904A CN111244106A CN 111244106 A CN111244106 A CN 111244106A CN 202010202904 A CN202010202904 A CN 202010202904A CN 111244106 A CN111244106 A CN 111244106A
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Abstract

公开了用于形成三维(3D)存储器件的方法。方法可以包括形成器件晶圆，其包括：形成贯穿器件晶圆的第一交替堆叠层的第一沟道孔(140)、于第一沟道孔(140)的底部上形成外延层(160)、以及于第一沟道孔(140)的侧壁上形成第一沟道层(180)。方法还可以包括：形成至少一个连接晶圆，每个连接晶圆包括贯穿第二交替堆叠层的第二沟道孔(340)，所述连接晶圆在第二沟道孔(340)的底部上不具有外延层(160)；以及将至少一个连接晶圆与器件晶圆键合，使得在每个连接晶圆中的第二沟道孔(340)的侧壁上的第二沟道层(380)与器件晶圆中的第一沟道层(180)电连接。

Description

用于形成三维存储器件的方法
本申请是申请日为2018年6月29日、申请号为201880005574.4、发明名称为“用于形成三维存储器件的方法”的中国专利申请的分案申请。
技术领域
本公开内容关于半导体科技领域，特别是一种用于形成三维(3D)存储器件的方法。
背景技术
平面存储单元通过改善工艺技术、电路设计、程序算法与制作工艺来缩小至较小的尺寸。然而，随着存储单元的特征尺寸接近下限时，平面工艺与制作技术变得艰难且耗费成本。因此，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元的密度限制的问题。
随着半导体技术的进步，3D存储器件，例如3D NAND存储器件，持续缩小更多的氧化物/氮化物(ON)层。结果，沟道孔的蚀刻工艺变得越来越有挑战性。
发明内容
在此公开用于形成三维(3D)存储器件的方法的实施例。
公开的是用于在三维(3D)存储器件中形成沟道孔结构的方法。方法包括形成器件晶圆，包括：形成贯穿器件晶圆的第一交替堆叠层的第一沟道孔，于第一沟道孔的底部上形成外延层，以及于第一沟道孔的侧壁上形成第一沟道层。方法还包括：形成至少一个连接晶圆，其中，每个连接晶圆包括贯穿第二交替堆叠层的第二沟道孔，每个连接晶圆在第二沟道孔的底部上不具有外延层；以及将至少一个连接晶圆与器件晶圆键合，使得在每个连接晶圆中的第二沟道孔的侧壁上的第二沟道层与器件晶圆中的第一沟道层电连接。
方法还包括：于器件晶圆上形成包括第一沟道连接结构的顶表面的第一互连表面，第一沟道连接结构的宽度大于第一沟道层的厚度；于连接晶圆上形成包括第二沟道连接结构的顶表面的第二互连表面，第二沟道连接结构的宽度大于第二沟道层的厚度；以及将第一连接晶圆与器件晶圆键合，包括：将器件晶圆的第一沟道连接结构对准第一连接晶圆的第二沟道连接结构，以及将器件晶圆的第一互连表面与第一连接晶圆的第二互连表面键合，使得第一沟道连接结构直接与第二沟道连接结构相接触。
在一些实施例中，形成器件晶圆还包括：于第一衬底上形成第一介电质交替堆叠以及第一绝缘连接层；形成贯穿第一绝缘连接层与第一介电质交替堆叠的第一沟道孔；在第一沟道孔的底部上形成外延层之后，形成第一功能层，以覆盖第一沟道孔的侧壁；形成覆盖第一功能层并且与外延层相接触的第一沟道层；以及于第一功能层之上形成第一沟道连接结构，第一沟道连接结构与第一沟道层是相接触的。
在一些实施例中，形成第一功能层包括：于第一沟道孔的侧壁上形成第一阻隔层，用于阻挡电荷流出；于第一阻隔层的表面上形成第一存储层，用于在3D存储器件的操作期间存储电荷；以及于第一存储层的表面上形成第一隧穿层，用于隧穿电荷。
在一些实施例中，形成第一沟道连接结构包括：于第一绝缘连接层上形成第一沟道连接层，第一沟道连接层与第一沟道层是相接触的；形成第一填充结构，以填充第一沟道孔；以及图案化第一沟道连接层，以移除第一沟道连接层的一部分，以暴露出第一存储层，第一沟道连接层的在第一隧穿层与第一沟道层之上的剩余部分是第一沟道连接结构。
在一些实施例中，形成第一互连表面包括：在图案化第一沟道连接层之后，移除第一存储层的上部部分；以及重新填充第一绝缘连接层与第一填充结构，使得第一绝缘连接层的顶表面与第一填充结构的顶表面是与第一沟道连接结构的顶表面平齐的。
在一些实施例中，形成每个连接晶圆包括：于第二衬底上形成第二介电质交替堆叠；形成贯穿第二介电质交替堆叠的第二沟道孔；形成第二功能层，以覆盖第二沟道孔的侧壁；形成覆盖第二功能层的第二沟道层；形成第二填充结构，以填充第二沟道孔；以及在第二功能层之上形成第二沟道连接结构，第二沟道连接结构与第二沟道层是相接触的。
在一些实施例中，形成第一介电质交替堆叠或形成第二介电质交替堆叠包括：形成在垂直方向上堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与第一介电层不同的第二介电层。
在一些实施例中，形成第二功能层包括：于第二沟道孔的侧壁上形成第二阻隔层，用于阻挡电荷流出；于第二阻隔层的表面上形成第二存储层，用于在3D存储器件的操作期间存储电荷；以及于第二存储层的表面上形成第二隧穿层，用于隧穿电荷。
在一些实施例中，形成每个连接晶圆还包括：在形成第二沟道连接结构之前，移除第一存储层的上部部分；以及形成第二绝缘连接层，以覆盖第二介电质交替堆叠的顶表面与第二功能层的顶表面。
在一些实施例中，形成第二沟道连接结构包括：于第二绝缘连接层上形成第二沟道连接层，第二沟道连接层与第二沟道层是相接触的并且与第二存储层是绝缘的；以及图案化第二沟道连接层，以移除第二沟道连接层的一部分，第二沟道连接层的在第二隧穿层与第二沟道层之上的剩余部分是第二沟道连接结构。
在一些实施例中，将第一连接晶圆与器件晶圆键合还包括：以面对面的方式将一个连接晶圆和器件晶圆对准并且进行键合，以形成键合结构；移除键合结构的包括第二衬底的部分，以暴露出第二沟道层与第二填充结构；以及于第二填充结构上形成沟道插塞，沟道插塞与第二沟道层是相接触的。
在一些实施例中，形成沟道插塞包括：移除第二填充结构的一部分，以形成凹陷；于凹陷中形成沟道插塞；以及平坦化沟道插塞。
在一些实施例中，将至少一个连接晶圆与器件晶圆键合还包括：以面对面的方式将第一连接晶圆和器件晶圆对准并且进行键合，以形成两板键合结构；移除两板键合结构的包括第二衬底的部分，以暴露出第二沟道层；形成与第二沟道层相接触的第三沟道连接结构，第三沟道连接结构的宽度大于第二沟道层的厚度；以及形成两板结构的包括第三沟道连接结构的顶表面的第三互连表面。
在一些实施例中，将至少一个连接晶圆与器件晶圆键合还包括：以面对面的方式将第二连接晶圆与两板键合结构对准并且进行键合，以形成三板键合结构，使得第二连接晶圆中的第二沟道连接结构与两板结构中的第三沟道连接结构是相接触的。
本公开内容的另一方面提供一种三维(3D)存储器件，包括：下部部分，其包括：在衬底上的第一交替堆叠层、贯穿第一交替堆叠层的第一沟道孔、在第一沟道孔的底部上的外延层、在第一沟道孔的侧壁上并且与外延层相接触的第一沟道层、以及与第一沟道层相接触的第一沟道连接结构；以及第一上部部分，其包括：贯穿第二交替堆叠层的第二沟道孔、在第二沟道孔的侧壁上的第二沟道层、以及与第二沟道层相接触的第二沟道连接结构；其中，第一沟道连接结构与第二沟道连接结构是键合的。
在一些实施例中，第一介电质交替堆叠与第二介电质交替堆叠中的至少一项包括：在垂直方向上堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与第一介电层不同的第二介电层。
在一些实施例中，第一沟道连接结构的宽度大于第一沟道层的厚度；第二沟道连接结构的宽度大于第二沟道层的厚度；以及第一沟道连接结构与第二沟道连接结构是直接接触的。
在一些实施例中，下部部分还包括：覆盖第一沟道孔的侧壁的第一功能层；以及在第一沟道孔中的第一填充结构；其中，第一沟道层是夹设于第一功能层与第一填充结构之间的，并且与第一沟道连接结构是相接触的。
在一些实施例中，第一功能层包括：在第一沟道孔的侧壁上并且被配置为阻挡电荷流出的第一阻隔层；在第一阻隔层的表面上并且被配置为在3D 存储器件的操作期间存储电荷的第一存储层；以及在第一存储层的表面上并且被配置为隧穿电荷的第一隧穿层。
在一些实施例中，第一上部部分包括：覆盖第二沟道孔的侧壁的第二功能层；以及填充第二沟道孔的第二填充结构；其中，第二沟道层是夹设于第二功能层与第二填充结构之间的，并且与第二沟道连接结构是相接触的。
在一些实施例中，第二功能层包括：在第二沟道孔的侧壁上并且被配置为阻挡电荷流出的第二阻隔层；在第二阻隔层的表面上并且被配置为在3D 存储器件的操作期间存储电荷的第二存储层；以及在第二存储层的表面上并且被配置为隧穿电荷的第二隧穿层。
在一些实施例中，第一上部部分还包括在凹陷中的、与第二沟道层相接触的沟道插塞。
在一些实施例中，第一上部部分还包括与第二沟道层相接触的第三沟道连接结构。
在一些实施例中，器件还包括：第二上部部分，其包括：贯穿第三交替堆叠层的第三沟道孔、在第三沟道孔的侧壁上的第三沟道层、以及与第二沟道层相接触的第四沟道连接结构；其中，第一上部部分是夹设于第二上部部分与下部部分之间的，并且第四沟道连接结构是与第三沟道连接结构键合的。
本领域的技术人员可以根据本公开内容的说明书、权利要求以及附图而理解本公开内容的其他方面。
附图说明
并入本文并构成说明书的一部分的附图，示出了本公开内容的实施例，并且进一步与具体实施方式一起用于解释本公开内容的原理，以及使相关领域的技术人员能够制作及使用本公开内容。
图1依据本公开内容的一些实施例绘示用于形成3D存储器件的连结 (joint)沟道孔结构的示例性方法的流程图；
图2依据本公开内容的一些实施例示出用于形成器件晶圆的示例性方法的流程图；
图3A-3M依据本公开内容的一些实施例示出了在图2所示方法的某些制作步骤的示例性器件晶圆的剖视图；
图4依据本公开内容的一些实施例示出用于形成连接晶圆的示例性方法的流程图；
图5A-5L依据本公开内容的一些实施例示出了在图4所示方法的某些制作步骤的示例性连接晶圆的剖视图；
图6依据本公开内容的一些实施例示出了用于将连接晶圆与器件晶圆键合的示例性方法的流程图；
图7A-7G依据本公开内容的一些实施例示出了在图6所示方法的某些制作步骤的示例性3D存储器件的剖视图；
图8依据本公开内容一些实施例示出用于将两个或更多个连接晶圆与器件晶圆键合的示例性方法的流程图；以及
图9A-9J依据本公开内容的一些实施例示出了在图8所示方法的某些制作步骤的示例性3D存储器件的剖视图。
本公开内容的实施例将参照附图进行说明。
具体实施方式
尽管讨论了具体的结构及配置，但应该理解，这仅仅是为了说明的目的而完成的。相关领域的技术人员应理解，在不脱离本公开内容的精神及范围的情况下，可以使用其他结构及配置。对于相关领域的技术人员显而易见的是，本公开内容还可以以用于各种其他应用中。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性。而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确描述，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合，至少可以部分取决于上下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或表达复数用法，至少部分取决于上下文。
应该容易理解的是，本公开内容中的“在……上面(on)”、“在……上方 (above)”及“在……之上(over)”的含义应该以最宽泛的方式来解释，使得“在……上面”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在……之上”或“在……上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在本文中使用诸如“在……下面(beneath)”、“在……之下(below)”、“较低(lower)”、“在……上方(above)”、“较高(upper)”等空间相对术语来描述一个器件或特征与另一个或多个器件或特征的关系，如图式中所表示的。除了图式中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的器件的不同方位。该器件可以以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以本文中所使用的空间相关描述来解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以以被图案化。添加在衬底顶部的材料可以以被图案化或可以以保持未图案化。此外，衬底可以以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，包括具有厚度的区域。层的范围可以以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面处的任意对水平平面之间。层可以以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以以包括一个或多个层，和/或可以在其以上、上面和/或下面具有一个或多个层。层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有触点、互连线和/或通孔)以及一个或多个介电层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特性或参数的期望值或目标值，连同高于和/ 或低于期望值的数值范围。数值范围可以由于制造工艺或公差而有轻微变化。如本文所使用的术语“大约”指示可能会基于与对象半导体器件相关联的特定技术节点而改变的给定量数值。基于特定的技术节点，术语“大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指一种于横向定向的衬底上具有垂直定向的存储单元晶体管串(即，本文称为“存储串”，诸如NAND 串的区域)的半导体器件，使得存储串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”标称地指垂直于衬底的横向表面。
根据本公开内容的各种实施例提供一种用于3D存储器件的制作方法。在一些实施例中，提供用于形成3D存储器件的双板(dual-deck)或多板(multi- deck)沟道孔结构的方法。通过于两个或更多个晶圆上进行两个或更多个沟道孔形成工艺，并且然后将此两个或更多个晶圆键合，可以形成具有较大深宽比以及有限的顶部-底部孔径误差的双板或多板沟道孔结构。通过在晶圆之间进行混合键合工艺，所连结的板间沟道连接结构可以具有坚固的结构强度以及受控制的厚度。因此，3D存储器件的沟道迁移率与串电流可以明显的改善。此外，所公开的方法可以显着的加快深沟道孔的发展，因此达到高效的工艺能力控制、简化工艺复杂度以及降低的成本。
只要导体/介电质对或氧化物/氮化物对的数量变多，使用单个蚀刻工艺在具有一定深度的3D存储器件中形成沟道孔变得困难。当沟道孔深宽比增加时，沟道孔蚀刻会以指数的方式变慢。此外，所形成的沟道孔的工艺能力控制变得更加艰难，其中包括无弯曲(bow-free)、直线的轮廓(straight profile)、特征尺寸(critical dimension，CD)的一致性与极小的扭曲等。因此，单个蚀刻方法可能无法在成本与工艺能力二者上达到高效。
因此，本公开内容提供用于通过键合两个或更多的晶圆来形成3D存储器件的连结沟道孔结构的方法。因此，所形成的3D存储器件可以具有超过 64对导体/介电质对或氧化物/氮化物对，例如72、96、128、160等。在3D 存储器件中所形成的连结沟道孔结构可以具有高深宽比以及受限的顶部-底部孔径误差。因此，可以简化制造工艺，并大幅地降低产品成本。
参考图1，依据本公开内容的一些实施例绘示用于形成3D存储器件的连结沟道孔结构的示例性方法的流程图。方法可以包括在操作S110提供具有外延层的器件晶圆，在操作S120提供不具有外延层的至少一个连接晶圆，以及在操作S130将此至少一个连接晶圆与器件晶圆键合。图1所示的每个操作将于下文中结合对应的附图详细描述。
参考图2，依据本公开内容的一些实施例示出用于形成器件晶圆的示例性方法的流程图。图3A-3M示出了在图2所示方法的某些制作步骤的示例性器件晶圆的剖视图。需说明的是，器件晶圆还称为下文描述中的第一晶圆。
如图2所示，方法可以在操作S201开始，其中可以于第一衬底的表面上形成第一介电质交替堆叠与第一绝缘连接层。在一些实施例中，第一衬底可以是具有任何适合结构的任何适合的半导体衬底，比如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属的多层衬底等。
如图3A所示，可以于第一衬底100上形成包括多个介电层对的第一介电质交替堆叠120。第一介电质交替堆叠120可以包括第一介电层102(例如，氧化硅的第一介电层102)与不同于第一介电层的第二介电层104(例如，氮化硅的第二介电层104)。在一些实施例中，第二介电层104在后续工艺中被导电层所取代，因此也可以称为牺牲层。
多个第一介电层102与多个第二介电层104在平行于第一衬底100的表面的水平方向延伸。在一些实施例中，存在比第一介电质交替堆叠120中的介电层对更多的、由不同材料制作出并具有不同厚度的层。第一介电质交替堆叠120可以通过一个或多个薄膜沉积工艺所形成，其包括，但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，第一介电质交替堆叠120可以包括多个氧化物层/氮化物层对。每个介电层对包括氧化硅的层102与氮化硅的层104。多个氧化物层/氮化物层对本文中还被称为“氧化物/氮化物交替堆叠”。也就是说，在第一介电质交替堆叠120中，多个氧化物层102(以点状显示的区域)以及多个氮化物层104(以网格状显示的区域)在垂直方向上交替。换句话说，除了给出的氧化物/氮化物交替堆叠的顶层与底层之外，其它氧化物层102中的每个氧化物层可以夹设于两个相邻氮化物层104之间，并且氮化物层104 中的每个氮化物层104可以夹设于两个相邻氧化物层102之间。
氧化物层可以均具有相同厚度或具有不同厚度。例如，每个氧化物层的厚度可以在90nm到160nm的范围中，优选约150nm。同样地，氮化物层可以均具有相同厚度或具有不同厚度。例如，每个氮化物层的厚度可以在 80nm到110nm的范围中，优选约100nm。
值得说明的是，在本公开内容中，氧化物层102和/或氮化物层104可以包括任何适合的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括，但不限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以为氧化硅层，并且氮化物层可以为氮化硅层。
第一介电质交替堆叠120可以包括任何适合数量的氧化物层102与氮化物层104的层。在一些实施例中，在第一介电质交替堆叠120中氧化物层102与氮化物层104的层的总数量等于或大于64。也就是说，氧化物层/ 氮化物层对的数量可以等于或大于32。在一些实施例中，氧化物/氮化物交替堆叠包括具有与氧化物层/氮化物层对的材料和/或厚度不同的更多氧化物层或更多氮化物层。
第一绝缘连接层130可以形成于第一介电质交替堆叠120上。在一些实施例中，第一绝缘连接层130可以通过任何适合的绝缘材料和/或介电材料(例如氧化硅)制成。需注意的是，第一绝缘连接层130的材料可以不同于第一介电质交替堆叠120中氮化物层的材料。第一绝缘连接层130可以形成于介电质交替堆叠120的顶表面上。
在一些实施例中，第一介电质交替堆叠120与第一绝缘连接层130可以通过使用一个或多个沉积工艺来形成。需注意的是，用于本公开内容中的术语“沉积工艺”可以意指任何适合的沉积工艺，其包括，但不限于，化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/ 或其任何适合的组合。
参考回图2，此方法可以进行至操作S202，其中可以形成多个第一沟道孔140。如图3B所示，每个第一沟道孔140可以完全贯穿第一介电质交替堆叠120以及第一绝缘连接层130，并可以延伸到第一衬底100的表面中，以形成第一凹陷150。在一些实施例中，多个沟道孔140可以通过下文来形成：图案化光阻以及蚀刻第一介电质交替堆叠120与第一绝缘连接层 130，以及后续的灰化(ashing)工艺与清洗工艺。用于形成多个沟道孔140的蚀刻工艺可以是湿式蚀刻、干式蚀刻或上述之组合。灰化工艺可以是等离子灰化，以及清洗工艺可以是湿式清洗。
参考回图2，此方法可以进行至操作S203，其中可以于第一沟道孔140 中的第一凹陷150中形成外延层160，如图3C所示。在一些实施例中，外延层160可以为通过利用选择性外延成长(selective epitaxial growth，SEG)工艺所形成的多晶硅(polysilison)层。例如，可以进行SEG预清洗工艺，以清洗多个沟道孔140。然后可以进行沉积工艺，以于每个第一沟道孔140中的第一凹陷150中形成多晶硅层。并且，可以于多晶硅层上进行离子金属等离子(ion metal plasma，IMP)工艺，以形成外延层160。在一些实施例中，外延层160可以不直接形成于第一衬底100的表面上。在外延层160与第一衬底100之间可以形成一个或多个层。也就是说，外延层160是第一衬底 100的覆盖物。
参考回图2，此方法可以进行至操作S204，其中可以形成第一功能层，以覆盖每个第一沟道孔140的侧壁以及每个第一沟道孔140中的外延层160 的顶表面。如图3D所示，第一功能层可以包括第一阻隔层171、第一存储层173以及第一隧穿层175。第一功能层还可以覆盖第一绝缘连接层130的顶表面。在一些实施例中，第一功能层还可以称为电荷捕获层。
第一阻隔层171可以形成于每个第一沟道孔140的侧壁上和每个第一沟道孔140中的外延层160的顶表面上。第一阻隔层171可以用于阻挡电荷的外流。在一些实施例中，第一阻挡层171可以为氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，第一阻隔层171包括高介电常数(high-k)介电质(例如，氧化铝)。在一个示例中，第一阻隔层171是通过利用沉积工艺所形成的氧化物层。在一些实施例中，第一阻隔层171的厚度可以在约3nm至20nm的范围中。
第一存储层173可以形成于第一阻隔层171的表面上。第一存储层173 可以用于存储电荷。第一存储层173中对电荷的存储或移除可以影响半导体沟道的开启/关闭状态和/或电导。第一存储层173可以包括多晶硅 (polysilicon)或氮化硅。第一存储层173可以包括材料的一个或多个薄膜，所述材料包括，但不限于，氮化硅、氮氧化硅、氧化硅与氮化硅的组合或其任何组合。在一些实施例中，第一存储层173可以包括通过利用一个或多个沉积工艺所形成的氮化物层。在一些实施例中，第一存储层173的厚度可以在约3nm至20nm的范围中。
第一隧穿层175可以形成于第一存储层174的表面上。第一隧穿层175 可以用于生成电荷(电子或孔)。第一隧穿层175可以包括介电材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，第一隧穿层175可以是通过利用沉积工艺所形成的氧化物层。在一些实施例中，第一隧穿层175的厚度可以在约3nm至20nm的范围中。
参考回图2，此方法可以进行至操作S205，其中可以形成第一沟道层 180，以覆盖第一功能层，以及可以形成第一保护层182，以覆盖第一沟道层180。如图3D所示，可以形成第一沟道层180以覆盖第一隧穿层175。在一些实施例中，第一沟道层180可以是通过利用薄膜沉积工艺所形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如为ALD、CVD、PVD或任何其它适合的工艺。在一些实施例中，第一沟道层180的厚度可以在约5nm 至20nm的范围中。
在一些实施例中，可以形成第一保护层182以覆盖第一沟道层180，以保护第一沟道层180免于在后续移除工艺中受损。在一些实施例中，第一保护层182可以是通过利用薄膜沉积工艺(例如ALD、CVD、PVD或任何其它适合的工艺)所形成的氧化物层。在一些实施例中，第一保护层182的厚度可以在约5nm至20nm的范围中。
参考回图2，此方法可以进行至操作S206，其中可以移除第一功能层、第一沟道层180与第一保护层182位于每个第一沟道孔140底部的部分，以形成暴露出或延伸到外延层160的第二凹陷190。在一些实施例中，如图 3E所示，第一功能层、第一沟道层180、与第一保护层182位于每个第一沟道孔140底部处的外延层160的顶表面上的部分可以沿着第一保护层182 的垂直表面被蚀刻。因此，所形成的第二凹陷190可以暴露出或延伸到每个第一沟道孔140中的外延层160中。
在一些实施例中，在相同的蚀刻工艺中，部分的第一功能层、部分的第一沟道层180、部分的第一保护层182以及部分的第一绝缘连接层130也可以被移除。可以进行接着的化学机械研磨(CMP)工艺，以平坦化第一绝缘连接层130的顶表面，如图3E所示。在一些实施例中，在相同的蚀刻工艺中，第一保护层182也可以被移除。
参考回图2，此方法可以进行至操作S207，其中可以形成第一下沟道连接层183以及第一上沟道连接层185。如图3F所示，第一下沟道连接层 183可以在垂直方向上形成于每个第二凹陷190的侧壁上。因此，第一沟道层180与外延层160可以通过第一下沟道连接层183连接。此外，第一上沟道连接层185也可以在水平方向上形成于第一绝缘连接层130的顶表面上。在一些实施例中，第一下沟道连接层183与第一上沟道连接层185可以是通过利用薄膜沉积工艺(例如ALD、CVD、PVD或任何其它适合的工艺)所形成的非晶硅层或多晶硅层。
参考回图2，此方法可以进行至操作S208，其中可以形成第一填充结构200，以填充每个第一沟道孔140。如图3G所示，可以形成第一填充结构200以覆盖第一上沟道连接层185并填充每个第一沟道孔140。在一些实施例中，第一填充结构200可以为氧化物层，例如氧化硅层。在一些实施例中，第一填充结构200可以包括一个或多个空气间隙(图中未示出)。
在一些实施例中，第一填充结构200可以通过第一沉积填充工艺、回蚀刻工艺、以及第二沉积填充工艺来形成。第一沟道插塞16位于多个第一沟道孔140外的部分可以通过化学机械研磨(CMP)工艺来移除。因此，位于第一绝缘连接层130之上的第一上沟道连接层185可以被暴露，如图 3H所示。
参考回图2，此方法可以进行至操作S209，其中可以移除部分的第一上沟道连接层185，以暴露出第一绝缘连接层130与在每个第一沟道孔140 中的第一功能层的第一存储层173。具体地，部分的第一上沟道连接层185 可以通过利用光刻工艺移除。第一上沟道连接层185的剩余部分可以形成多个第一上沟道连接结构187。
具体来说，第一光阻层210可以被涂布在第一上沟道连接层185与多个第一填充结构200上，如图3I所示。可以进行图案化工艺，以暴露出第一上沟道连接层185的对应于第一绝缘连接层130的部分以及在每个第一沟道孔140中的第一功能层的第一阻隔层171与第一存储层173。使用图案化的第一光阻层作为掩模，可以通过任何适合的蚀刻工艺来移除第一上沟道连接层185的暴露部分。可以进行后续的灰化工艺与湿式清洗工艺。
因此，如图3J所示，第一绝缘连接层130与第一存储层173可以被暴露。第一上沟道连接层185的剩余部分可以形成多个第一上沟道连接结构 187。多个第一上沟道连接结构187中的每个第一上沟道连接结构187可以具有环形形状。环形的宽度可以等于第一功能层的第一隧穿层175的厚度与第一沟道层180的厚度的总和。
参考回图2，此方法可以进行至操作S210，其中可以移除在每个第一沟道孔140中第一功能层的第一存储层173的上部部分。如图3K所示，可以进行湿式蚀刻工艺，以移除在每个第一沟道孔140中的第一功能层的第一存储层173的上部部分。因此，可以增加在第一存储层173的顶表面与第一上沟道连接结构187的侧壁表面之间的距离，以避免潜在的短路问题。
参考回图2，此方法可以进行至操作S211，其中可以重新填充第一绝缘连接层130与第一填充结构200，使得第一绝缘连接层130的顶表面与第一填充结构200的顶表面可以与第一上沟道连接结构187的顶表面平齐。
具体来说，可以进行沉积工艺，以沉积与第一绝缘连接层130相同的材料。因此，通过移除第一存储层173的上部部分所形成的间隙可以被填充，并且新形成的第一绝缘连接层130的顶表面可以高于第一上沟道连接结构187，如图3L所示。可以进行接着的化学机械研磨(CMP)工艺，以移除第一绝缘连接层130的上部部分。因此，第一绝缘连接层130的顶表面与第一填充结构200的顶表面可以被平坦化，并且与第一上沟道连接结构187的顶表面平齐，如图3M所示。
参考图4，依据本公开内容的一些实施例示出了用于形成连接晶圆的示例性方法的流程图。图5A-5L示出了在图4所示方法的某些制作步骤的示例性连接晶圆的剖视图。需注意的是，连接晶圆还可以指公共键合晶圆或下文描述中的第二晶圆。
如图4所示，此方法可以从操作S401开始，其中可以于第二衬底的表面上形成第二介电质交替堆叠。在一些实施例中，第二衬底可以为具有任何适合结构的任何适合的半导体衬底，例如单晶单层衬底、多晶硅(polysilicon) 单层衬底、多晶硅与金属的多层衬底等。
如图5A所示，可以于第二衬底300上形成包括多个介电层对的第二介 电质交替堆叠320。第二介电质交替堆叠320可以包括第一介电层302(例 如，氧化硅的第一介电层302)与不同于第一介电层的第二介电层304(例如， 氮化硅的第二介电层304)的交替堆叠。在一些实施例中，第二介电层304在 后续工艺中被导电层所取代，因此它们也被称为牺牲层。
多个第一介电层302与第二介电层304在平行于第二衬底300的表面的水平方向上延伸。在一些实施例中，存在比第二介电质交替堆叠320中的介电层对更多的、由不同材料制作的并且具有不同厚度的层。第二介电质交替堆叠320可以通过一个或多个薄膜沉积工艺所形成，其包括，但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，第二介电质交替堆叠320可以包括多个氧化物层/氮化物层对。每个介电层对包括氧化硅的层302与氮化硅的层304。多个氧化物层/氮化物层对本文中还被称为“氧化物/氮化物交替堆叠”。也就是说，在第一介电质交替堆叠320中，多个氧化物层302(以点状显示的区域)以及多个氮化物层304(以网格状显示的区域)在垂直方向上交替。换句话说，除了给出的氧化物/氮化物交替堆叠的顶层与底层之外，其它氧化物层302中的每个氧化物层可以夹设于两个相邻氮化物层304之间，并且氮化物层304 中的每个氮化物层304可以夹设于两个相邻氧化物层302之间。
氧化物层可以均具有相同厚度或具有不同厚度。例如，每个氧化物层的厚度可以在90nm到160nm的范围中，优选约150nm。同样地，氮化物层可以均具有相同厚度或具有不同厚度。例如，每个氮化物层的厚度可以在 80nm到110nm的范围中，优选约100nm。
值得说明的是，在本公开内容中，氧化物层302和/或氮化物层304可以包括任何适合的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括，但不限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以为氧化硅层，并且氮化物层可以为氮化硅层。
第二介电质交替堆叠320可以包括任何适合数量的氧化物层302与氮化物层304的层。在一些实施例中，在第二介电质交替堆叠320中氧化物层302与氮化物层304的层的总数量等于或大于64。也就是说，氧化物层/ 氮化物层对的数量可以等于或大于32。在一些实施例中，氧化物/氮化物交替堆叠包括具有与氧化物层/氮化物层对的材料和/或厚度不同的更多氧化物层或更多氮化物层。值得注意的是，第二氧化物/氮化物交替堆叠的顶层是氧化物层302。
在一些实施例中，第二介电质交替堆叠320可以通过利用任何适合的沉积工艺来形成，所述沉积工艺包括，但不限于，化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/或其任何适合的组合。
参考回图4，此方法可以进行至操作S402，其中可以形成多个第二沟道孔340。如图5B所示，每个第一沟道孔340可以完全贯穿第二介电质交替堆叠320以及可以延伸到第二衬底300的表面中，以形成第三凹陷350。在一些实施例中，多个沟道孔340可以通过下文来形成：图案化光阻以及蚀刻第二介电质交替堆叠320，以及后续的灰化工艺与清洗工艺。用于形成多个沟道孔340的蚀刻工艺可以是湿式蚀刻、干式蚀刻或上述之组合。灰化工艺可以是等离子灰化，以及清洗工艺可以是湿式清洗。
参考回图4，此方法可以进行至操作S403，其中可以形成第二功能层，以覆盖每个第二沟道孔340的侧壁与底部。如图5C所示，第二功能层可以包括第二阻隔层371、第二存储层373以及第二隧穿层375。第二功能层还可以覆盖第二介电质交替堆叠320的顶表面。在一些实施例中，第二功能层还可以称为电荷捕获层。
第二阻隔层371可以形成于每个第二沟道孔340的侧壁上。第二阻隔层371可以用于阻挡电荷的外流。在一些实施例中，第二阻挡层371可以为氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，第二阻隔层371包括高介电常数(high-k)介电质(例如，氧化铝)。在一个示例中，第二阻隔层371是通过利用沉积工艺所形成的氧化物层。在一些实施例中，第二阻隔层371的厚度可以在约3nm至20nm的范围中。
第二存储层373可以形成于第二阻隔层371的表面上。第二存储层373 可以用于存储电荷。第二存储层373中对电荷的存储或移除可以影响半导体沟道的开启/关闭状态和/或电导。第二存储层373可以包括多晶硅 (polysilicon)或氮化硅。第二存储层373可以包括材料的一个或多个薄膜，所述材料包括，但不限于，氮化硅、氮氧化硅、氧化硅与氮化硅的组合或其任何组合。在一些实施例中，第二存储层373可以包括通过利用一个或多个沉积工艺所形成的氮化物层。在一些实施例中，第二存储层373的厚度可以在约3nm至20nm的范围中。
第二隧穿层375可以形成于第二存储层374的表面上。第二隧穿层375 可以用于生成电荷(电子或孔)。第二隧穿层375可以包括介电材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，第二隧穿层375可以是通过利用沉积工艺所形成的氧化物层。在一些实施例中，第二隧穿层375的厚度可以在约3nm至20nm的范围中。
参考回图4，此方法可以进行至操作S404，其中可以形成第二沟道层 380，以覆盖第二功能层，以及可以形成第二填充层390，以填充每个第二沟道层330。如图5C所示，可以形成第二沟道层380以覆盖第二隧穿层 375。在一些实施例中，第二沟道层380可以是通过利用薄膜沉积工艺所形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如为ALD、CVD、PVD或任何其它适合的工艺。在一些实施例中，第二沟道层380的厚度可以在约 5nm至20nm的范围中。
如图5C所示，可以形成第二填充结构390以覆盖第二沟道层380的表面以及填充每个第二沟道孔340。在一些实施例中，第二填充结构390可以为氧化物层，例如氧化硅层。在一些实施例中，第二填充结构390可以包括一个或多个空气间隙(图中未示出)。在一些实施例中，第二填充结构390可以通过利用第一沉积填充工艺、回蚀刻工艺以及第二沉积填充工艺来形成。
参考回图4，此方法可以进行至操作S405，其中可以移除第二功能层、第二沟道层、以及第二填充结构在多个第二沟道孔340以外的部分。在一些实施例中，可以进行化学机械研磨(CMP)工艺，以移除第二功能层、第二沟道层380、以及第二填充结构390在多个第二沟道孔340以外的部分。在一些实施例中，第二介电质交替堆叠320的顶部氧化物层302可以被移除，使得第二介电质交替堆叠320的顶部氮化物层304可以被暴露，如图 5D所示。第二功能层、第二沟道层380与第二填充结构390的顶表面可以被平坦化至与第二介电质交替堆叠320的顶部氮化物层304的顶表面平齐。
参考回图4，此方法可以进行至操作S406，其中可以移除第二介电质交替堆叠320的顶部氮化物层304、以及在每个第二沟道孔340中的第二功能层的第二存储层373的上部部分。如图5E所示，可以进行湿式蚀刻工艺，以移除第二介电质交替堆叠320的顶部氮化物层304，以及在每个第二沟道孔340中的第二功能层的第二存储层373的上部部分。
参考回图4，此方法可以进行至操作S407，其中可以形成第二绝缘连接层400，以覆盖第二介电质交替堆叠320的顶表面与第二功能层的顶表面。具体地，可以进行沉积工艺，以沉积第二绝缘连接层400，例如氧化物层。因此，通过移除第二存储层373的上部部分所形成的间隙可以被填充，并且第二介电质交替堆叠320的顶表面、第二功能层的顶表面以及第二填充结构390的顶表面可以被覆盖，如图5F所示。
可以进行后续的化学机械研磨(CMP)工艺，以移除第二绝缘连接层 400的上部部分。因此，第二绝缘连接层400的顶表面、第二沟道层380的顶表面以及第二填充结构390的顶表面可以被平坦化至平齐，并且在每个第二沟道孔340中的第二功能层的第二存储层373的顶表面可以被第二绝缘连接层400覆盖，如图5G所示。
参考回图4，此方法可以进行至操作S408，其中可以于第二绝缘连接层上形成第二沟道连接层385。如图5H所示，第二沟道连接层385可以形成于第二绝缘连接层400上并与在每个第二沟道孔340中的第二沟道层380 相接触。在一些实施例中，第二沟道连接层385可以是通过利用薄膜沉积工艺(例如ALD、CVD、PVD或任何其他适合的工艺)所形成的非晶硅层或多晶硅层。需注意的是，第二沟道连接层385通过第二绝缘连接层400来与在每个第二沟道孔340中的第二功能层的第二存储层373绝缘。
参考回图4，此方法可以进行至操作S409，其中可以移除部分的第二沟道连接层385，使得第二沟道连接层385的剩余部分可以形成多个第二沟道连接结构387。第二沟道连接结构387可以位于第二功能层中的第二存储层373与第二隧穿层375、以及第二沟道层380之上。
具体来说，光阻层410可以涂布于第二沟道连接层385上。光阻层410 可以被图案化，以暴露出第二沟道连接层385位于第二介电质交替堆叠320、第二功能层中的第二阻隔层371以及第二填充结构390之上的部分，如图 5I所示。使用图案化的光阻层410作为掩模，可以进行蚀刻工艺，以移除第二沟道连接层385的暴露出的部分。
然后，可以移除图案化的光阻层410。第二沟道连接层385的在第二功能层中的第二存储层373与第二隧穿层375、以及第二沟道层380之上的剩余部分可以形成多个第二沟道连接结构387，如图5J所示。多个第二沟道连接结构387中的每个第二沟道连接结构387可以具有环形形状。环形的宽度可以等于第二存储层373的厚度、第一功能层的第二隧穿层375的厚度以及第二沟道层380的厚度的总和。
如图5K所示，可以进行沉积工艺，以增加第二绝缘连接层400的厚度，使得多个第二沟道连接结构387的顶表面可以被第二绝缘连接层400 覆盖。可以进行接着的化学机械研磨(CMP)工艺，以移除第二绝缘连接层 400的上部部分。因此，多个第二沟道连接结构387的顶表面可以被暴露出。第二绝缘连接层400的顶表面、多个第二沟道连接结构387的顶表面与第二填充结构390的顶表面可以被平坦化至平齐，如图5L所示。
参考图6，依据本公开内容的一些实施例示出了用于将连接晶圆与器件晶圆键合的示例性方法的流程图。图7A-7G示出了在图6所示方法的某些制作步骤的示例性3D存储器件的剖视图。需说明的是，器件晶圆也称为第一晶圆，如上文描述的图3M所示，而连接晶圆也称为第二晶圆，如上文描述的图5L所示。
如图6所示，方法可以在操作S601开始，其中可以以面对面的方式将第二晶圆对准第一晶圆并与第一晶圆键合在一起，以形成初始键合结构。因此，第一晶圆中的每个第一沟道孔中的第一沟道层可以与第二晶圆中的对应的第二沟道孔中的第二沟道层电连接。
如图7A所示，可以将通过利用上文结合图5A-5L描述的方法所形成的第二晶圆B上下翻转，并设置于通过利用上文结合图3A-3M描述的方法所形成的第一晶圆A的上方。第二晶圆B可以对准第一晶圆A，使得第一晶圆A上的多个第一上沟道连接结构187中的每个第一上沟道连接结构 187可以对准第二晶圆B上的多个第二沟道连接结构387中的对应一个第二沟道连接结构387。结果，在第二晶圆B与第一晶圆A键合时，每个第一上沟道连接结构187可以与对应的第二沟道连接结构387相接触。
第一上沟道连接结构187与对应的第二沟道连接结构387可以通过倒装键合第一晶圆A与第二晶圆B来与对应的第二沟道连接结构387连结。如图7A所示，第一晶圆A的第一互连表面可以包括多个第一上沟道连接结构187的暴露的表面、多个第一填充结构200的暴露的表面、以及第一绝缘连接层130的暴露的表面，而第二晶圆B的第二互连表面可以包括多个第二沟道连接结构387的暴露的表面、多个第二填充结构390的暴露的表面、以及第二绝缘连接层400的暴露的表面。在一些实施例中，第一晶圆 A与第二晶圆B可以以面对面的方式混合键合，使得第一晶圆A的第一互连表面可以与第二晶圆B的第二互连表面混合键合。
混合键合(还称为“金属/介电质混合键合”)可以是直接键合技术(例如，在表面之间形成键合，而不需利用中间层，比如焊料或黏着剂)，其同时获得金属-金属键合以及介电质-介电质键合。如图7B所示，每个第一上沟道连接结构187与对应的第二沟道连接结构387相接触，第一绝缘连接层130 与第二绝缘连接层400相接触，并且每个第一填充结构200与对应的第二填充结构390相接触。也就是说，键合接口可以形成于第一晶圆A的第一互连表面与第二晶圆B的第二互连表面之间。
在一些实施例中，可以对第一晶圆A的第一互连表面与第二晶圆B的第二互连表面进行处理工艺，以提升键合接口的键合强度。例如，处理工艺可以包括等离子处理，以对第一晶圆A的第一互连表面与第二晶圆B的第二互连表面进行处理，使得第一晶圆A的第一互连表面与第二晶圆B的第二互连表面形成化学键。在另一示例中，处理工艺还可以包括用于对第一晶圆A的第一互连表面与第二晶圆B的第二互连表面进行处理的湿式工艺，使得介电层(例如，第一绝缘连接层130、第二绝缘连接层400、第一填充结构200与第二填充结构390)可以形成优选的化学键，以提高键合界面的键合强度。在另一示例中，处理工艺还可以包括可以在从约250℃至约600℃的温度处进行的热工艺。热工艺可以在导体层之间产生相互扩散。结果，导体层(例如，第一上沟道连接结构187与第二沟道连接结构387)可以在连结工艺之后彼此相互混合。
参考回图6，此方法可以进行至操作S602，其中可以移除包括第二衬底200的初始键合结构的上部部分，以暴露出多个第二填充结构390的表面。如图7B所示，可以进行化学机械研磨(CMP)工艺，以移除初始键合结构的包括第二衬底300的上部部分，使得顶部氮化物层304与多个第二填充结构390的表面被暴露。值得注意的是，本文中与图6与图7A-7G中示出的方法结合使用的相关位置的术语和/或方向的术语，例如“上”、“下”、“之上”、“之下”等是相对于第一衬底100而言的。
参考回图6，此方法可以进行至操作S603，其中可以移除每个第二填充结构390的部分，以在每个第二沟道孔340中形成第四凹陷420。如图 7C所示，每个第二沟道孔340中的第二填充结构390的上部部分可以被移除，使得每个第二填充结构390的剩余部分的顶表面可以低于顶部氮化物层304。因此，第四凹陷420可以形成于每个第二沟道孔340的上部部分，以暴露出第二沟道层380的侧壁的上部部分。在一些实施例中，第二填充结构390的上部部分可以通过利用凹陷蚀刻工艺来移除，所述凹陷蚀刻工艺包括，但不限于，湿式蚀刻、干式蚀刻或其组合。
参考回图6，此方法可以进行至操作S604，其中可以在多个第四凹陷 420中的每个第四凹陷420中形成沟道插塞。在一些实施例中，沟道插塞层 430可以是通过利用单个沉积工艺所形成的非晶硅层或多晶硅层。如图7D 所示，沟道插塞层430可以与每个第二沟道孔340中的第二沟道层380相接触。在一些实施例中，沟道插塞层430覆盖顶部氮化物层304的表面。沟道插塞层430的位于第二沟道孔340以外的部分可以通过化学机械研磨 (CMP)工艺来移除。因此，沟道插塞435可以形成于多个第四凹陷420中的每个第四凹陷420中，如图7E所示。
参考回图6，此方法可以进行至操作S605，其中可以移除顶部氮化物层，并且可以平坦化多个沟道插塞435。如图7F所示，顶部氮化物层304 可以通过任何适合的蚀刻工艺移除，例如湿式蚀刻工艺。可以进行接着的化学机械研磨(CMP)工艺，以平坦化多个沟道插塞435的顶表面与第二填充结构390，如图7G所示。
参考图8，依据本公开内容一些实施例示出用于将两个或更多个连接晶圆与器件晶圆键合的示例性方法的流程图。图9A-9J示出了在图8所示方法的某些制作步骤的示例性3D存储器件的剖视图。需说明的是，需说明的是，器件晶圆也称为第一晶圆，如上文描述的图3M所示，而连接晶圆也称为第二晶圆，如上文描述的图5L所示。
如图8所示，方法可以在操作S801开始，其中可以以面对面的方式将一个第二晶圆对准第一晶圆并与第一晶圆键合在一起，以形成初始键合结构。因此，第一晶圆中的每个第一沟道孔中的第一沟道层可以与第二晶圆中的对应的第二沟道孔中的第二沟道层电连接。
如图9A所示，可以将通过利用上文结合图5A-5L描述的方法所形成的一个第二晶圆B上下翻转，并设置于通过利用上文结合图3A-3M描述的方法所形成的第一晶圆A的上方。第二晶圆B可以对准第一晶圆A，使得第一晶圆A上的多个第一上沟道连接结构187中的每个第一上沟道连接结构187可以对准第二晶圆B上的多个第二沟道连接结构387中的对应一个第二沟道连接结构387。结果，在第二晶圆B与第一晶圆A键合时，每个第一上沟道连接结构187可以与对应的第二沟道连接结构387相接触。
第一上沟道连接结构187与对应的第二沟道连接结构387可以通过倒装键合第一晶圆A与第二晶圆B来与对应的第二沟道连接结构387连结。如图9A所示，第一晶圆A的第一互连表面可以包括多个第一上沟道连接结构187的暴露的表面、多个第一填充结构200的暴露的表面、以及第一绝缘连接层130的暴露的表面，而第二晶圆B的第二互连表面可以包括多个第二沟道连接结构387的暴露的表面、多个第二填充结构390的暴露的表面、以及第二绝缘连接层400的暴露的表面。
在一些实施例中，第一晶圆A与第二晶圆B可以以面对面的方式混合键合，使得第一晶圆A的第一互连表面可以与第二晶圆B的第二互连表面混合键合。如图9B所示，每个第一上沟道连接结构187与对应的第二沟道连接结构387相接触，第一绝缘连接层130与第二绝缘连接层400相接触，并且每个第一填充结构200与对应的第二填充结构390相接触。也就是说，键合接口可以形成于第一晶圆A的第一互连表面与第二晶圆B的第二互连表面之间。
在一些实施例中，可以对第一晶圆A的第一互连表面与第二晶圆B的第二互连表面进行处理工艺，以提升键合接口的键合强度。例如，处理工艺可以包括等离子处理，以对第一晶圆A的第一互连表面与第二晶圆B的第二互连表面进行处理，使得第一晶圆A的第一互连表面与第二晶圆B的第二互连表面形成化学键。在另一示例中，处理工艺还可以包括用于对第一晶圆A的第一互连表面与第二晶圆B的第二互连表面进行处理的湿式工艺，使得介电层(例如，第一绝缘连接层130、第二绝缘连接层400、第一填充结构200与第二填充结构390)可以形成优选的化学键，以提高键合界面的键合强度。在另一示例中，处理工艺还可以包括可以在从约250℃至约600℃的温度处进行的热工艺。热工艺可以在导体层之间产生相互扩散。结果，导体层(例如，第一上沟道连接结构187与第二沟道连接结构387)可以在连结工艺之后彼此相互混合。
参考回图8，此方法可以进行至操作S802，其中可以移除初始键合结构的包括第二衬底200的上部部分，以暴露出多个第二填充结构390的表面。在一些实施例中，可以进行一个或多个化学机械研磨(CMP)工艺，以移除初始键合结构的包括第二衬底300的上部部分。
在一些实施例中，如图9B所示，顶部氮化物层304与多个第二填充结构390的表面被暴露。第二功能层的顶表面、第二沟道层380的顶表面与第二填充结构390的顶表面可以被平坦化至与第二介电质交替堆叠320的顶部氮化物层304的顶表面平齐。
在一些其他实施例中，如图9C所示，第二介电质交替堆叠320的顶部氮化物层304可以被蚀刻，以暴露第二介电质交替堆叠320的顶部氧化物层302的表面。第二功能层的顶表面、第二沟道层380的顶表面与第二填充结构390的顶表面可以被平坦化至与第二介电质交替堆叠320的顶部氧化物层302的顶表面位于相同平面。
参考回图8，此方法可以进行至操作S803，其中可以移除每个第二沟道孔340中的第二功能层的第二存储层373的上部部分。在一些实施例中，可以进行湿式蚀刻工艺，以移除每个第二沟道孔340中第二功能层的第二存储层373的上部部分，如图9D所示。在一些实施例中，第二介电质交替堆叠320的顶部氮化物层304也可以在相同的湿式蚀刻工艺中被移除。
参考回图8，此方法可以进行至操作S804，其中可以形成第三绝缘连接层430，以覆盖第二介电质交替堆叠320的顶表面、第二功能层的顶表面与第二填充结构390的顶表面。具体来说，可以进行沉积工艺，以沉积第三绝缘连接层430，例如氧化物层。因此，通过移除第二存储层373的上部部分所形成的间隙可以被填充，并且第二介电质交替堆叠320的顶表面、第二功能层的顶表面与第二填充结构390的顶表面可以被覆盖，如图9E所示。
可以进行接着的化学机械研磨(CMP)工艺，以移除第三绝缘连接层 430的上部部分。因此，第三绝缘连接层430的顶表面、第二沟道层380的顶表面以及第二填充结构390的顶表面可以被平坦化并且处于相同平面，并且在每个第二沟道孔340中的第二功能层的第二存储层373的顶表面可以被第三绝缘连接层430所覆盖，如图9F所示。
参考回图8，此方法可以进行至操作S805，其中于第三绝缘连接层上形成第三沟道连接层440。如图9G所示，第三沟道连接层440可以形成于第三绝缘连接层430上，并与每个第二沟道孔340中的第二沟道层380相接触。在一些实施例中，第三沟道连接层440可以是通过利用薄膜沉积工艺，例如ALD、CVD、PVD或任何其他适合的工艺，所形成的非晶硅层或多晶硅层。需注意的是，第三沟道连接层440通过第三绝缘连接层430与每个第二沟道孔340中的第二功能层的第二存储层373绝缘。
参考回图8，此方法可以进行至操作S806，其中可以移除部分的第三沟道连接层440，使得第三沟道连接层440的剩余部分可以形成多个第三沟道连接结构445。第三沟道连接结构445可以位于第二功能层中的第二存储层373与第二隧穿层375、以及第二沟道层380之上。
具体来说，光阻层450可以涂布于第三沟道连接层385上。光阻层450 可以被图案化，以暴露出第三沟道连接层440位于第二介电质交替堆叠320、第二功能层中的第二阻隔层371以及第二填充结构390之上的部分，如图 9H所示。使用图案化的光阻层450作为掩模，可以进行蚀刻工艺，以移除第三沟道连接层440的暴露出的部分。
然后，可以移除图案化的光阻层450。第三沟道连接层440的在第二功能层中的第二存储层373与第二隧穿层375、以及第二沟道层380之上的剩余部分可以形成多个第三沟道连接结构445，如图9H所示。多个第三沟道连接结构445中的每个第三沟道连接结构445可以具有环形形状。环形的宽度可以等于第二存储层373的厚度、第一功能层的第二隧穿层375的厚度以及第二沟道层380的厚度的总和。
如图9I所示，可以进行沉积工艺，以增加第三绝缘连接层430的厚度，使得多个第三沟道连接结构445的顶表面可以被第三绝缘连接层430 覆盖。可以进行接着的化学机械研磨(CMP)工艺，以移除第三绝缘连接层 430的上部部分，如图9J所示。因此，多个第三沟道连接结构445的顶表面可以被暴露出。第三绝缘连接层430的顶表面、多个第三沟道连接结构 445的顶表面与第二填充结构390的顶表面可以被平坦化至平齐。
如图9J所示，包括第三绝缘连接层430的顶表面、多个第三沟道连接结构445的顶表面与第二填充结构390的顶表面的平坦化表面可以用作第二晶圆B的第三互连表面，所述第三互连表面与另一第二晶圆B的第四互连表面连结。如果一个第二晶圆B进一步与图9J所示的“A+B”结构键合，则上文结合图6与图7A-7G描述的方法可以重复进行，以形成“A+B+B”的结构。假如两个或更多个第二晶圆B进一步与图9J所示的“A+B”结构键合，则上文结合图6与图7A-7G描述的方法可以重复进行，以形成“A+B+B+B……”结构。
此外，需说明的是，可以进行后续工艺，以进一步制作出3D存储器件。例如，可以于图7G所示的一个顶部沟道插塞435上形成金属通孔，用于将顶部沟道插塞435电连接至后端线(BEOL)金属线，例如双图案化结构的位线。
在一些实施例中，可以进行栅极置换工艺(还称为“字线置换”工艺)，以将第一介电质交替堆叠120与第二介电质交替堆叠320的第二介电层104 与304(例如，氮化硅)置换为导体层(例如，W)。在一些实施例中，栅极置换工艺可以在键合工艺之前对每个晶圆(例如，第一晶圆A与每个第二晶圆B) 进行。在一些其他实施例中，栅极置换工艺可以在整个或至少一部分的键合工艺之后对键合的结构进行。
结果，在栅极置换工艺之后，介电质交替堆叠可以变成导体/介电质交替堆叠。将第二介电层104与导体层的置换可以通过以下操作进行：相对于第二介电层(例如，氧化硅)选择地对第一介电层(例如，氮化硅)进行湿式蚀刻，并利用导体层(例如，W)来填充结构。导体层可以通过PVD、CVD、 ALD、任何其他适合工艺或其任何组合来填充。导体层可以包括导电材料，其包括，但不限于，W、Co、Cu、Al、多晶硅、硅化物或其任何组合。需注意的是，介电质交替堆叠与导体/介电质交替堆叠两者均可以称为交替堆叠层。
藉此，公开了一种用于形成3D存储器件的双板或多板沟道孔结构的方法。通过于两个或更多个晶圆上进行两个或更多个沟道孔形成工艺，并且然后将此两个或更多个晶圆键合，可以形成具有较大深宽比以及有限的顶部- 底部孔径误差的双板或多板沟道孔结构。通过在晶圆之间进行混合键合工艺，所连结的板间沟道连接结构可以具有坚固的结构强度以及受控制的厚度。因此，3D存储器件的沟道迁移率与串电流可以明显的改善。此外，所公开的方法可以显着的加快深沟道孔的发展，因此达到高效的工艺能力控制、简化工艺复杂度以及降低的成本。
公开的是用于在三维(3D)存储器件中形成沟道孔结构的方法。此方法包括形成器件晶圆，其包括：形成贯穿器件晶圆的第一交替堆叠层的第一沟道孔；于第一沟道孔的底部上形成外延层；以及于第一沟道孔的侧壁上形成第一沟道层。此方法还包括形成至少一个连接晶圆，其中，每个连接晶圆包括贯穿第二交替堆叠层的第二沟道孔，所述连接晶圆在第二沟道孔的底部不具有外延层；以及将此至少一个连接晶圆与器件晶圆键合，使得在每个连接晶圆中的第二沟道孔的侧壁上的第二沟道层与在器件晶圆中的第一沟道层电连接。
此方法还包括：于器件晶圆上形成包括第一沟道连接结构的顶表面的第一互连表面，第一沟道连接结构的宽度大于第一沟道层的厚度；于连接晶圆上形成包括第二沟道连接结构的顶表面的第二互连表面，第二沟道连接结构的宽度大于第二沟道层的厚度；以及将第一连接晶圆与器件晶圆键合，包括：将器件晶圆的第一沟道连接结构对准第一连接晶圆的第二沟道连接结构，以及将器件晶圆的第一互连表面与第一连接晶圆的第二互连表面键合，使得第一沟道连接结构与第二沟道连接结构直接接触。
在一些实施例中，形成器件晶圆还包括：于第一衬底上形成第一介电质交替堆叠以及第一绝缘连接层；形成贯穿第一绝缘连接层与第一介电质交替堆叠的第一沟道孔；在于第一沟道孔的底部上形成外延层之后，形成第一功能层，以覆盖第一沟道孔的侧壁；形成覆盖第一功能层并且与外延层相接触的第一沟道层；以及于第一功能层之上形成第一沟道连接结构，第一沟道连接结构与第一沟道层相接触。
在一些实施例中，形成第一功能层包括：于第一沟道孔的侧壁上形成第一阻隔层，用于阻挡电荷流出；于第一阻隔层的表面上形成第一存储层，用于在3D存储器件的操作期间存储电荷；以及于第一存储层的表面上形成第一隧穿层，用于隧穿电荷。
在一些实施例中，形成第一沟道连接结构包括：于第一绝缘连接层上形成第一沟道连接层，第一沟道连接层与第一沟道层相接触；形成第一填充结构，以填充第一沟道孔；以及图案化第一沟道连接层，以移除部分的第一沟道连接层，以暴露出第一存储层，第一沟道连接层的在第一隧穿层与第一沟道层之上的剩余部分是第一沟道连接结构。
在一些实施例中，形成第一互连表面包括：在图案化第一沟道连接层之后，移除第一存储层的上部部分；以及重新填充第一绝缘连接层与第一填充结构，使得第一绝缘连接层的顶表面以及第一填充结构的顶表面与第一沟道连接结构的顶表面位于平齐。
在一些实施例中，形成每个连接晶圆包括：于第二衬底上形成第二介电质交替堆叠；形成贯穿第二介电质交替堆叠的第二沟道孔；形成第二功能层，以覆盖第二沟道孔的侧壁；形成覆盖第二功能层的第二沟道层；形成第二填充结构，以填充第二沟道孔；以及于第二功能层之上形成第二沟道连接结构，第二沟道连接结构与第二沟道层相接触。
在一些实施例中，形成第一介电质交替堆叠或形成第二介电质交替堆叠包括：形成在垂直方向上堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与第一介电层不同的第二介电层。
在一些实施例中，形成第二功能层包括：于第二沟道孔的侧壁上形成第二阻隔层，用于阻挡电荷流出；于第二阻隔层的表面上形成第二存储层，用于在3D存储器件的操作期间存储电荷；以及于第二存储层的表面上形成第二隧穿层，用于隧穿电荷。
在一些实施例中，形成连接晶圆还包括：在形成第二沟道连接结构之前，移除第一存储层的上部部分；以及形成第二绝缘连接层，以覆盖第二介电质交替堆叠的顶表面与第二功能层的顶表面。
在一些实施例中，形成第二沟道连接结构包括：于第二绝缘连接层上形成第二沟道连接层，第二沟道连接层与第二沟道层相接触并且与第二存储层绝缘；以及图案化第二沟道连接层，以移除第二沟道连接层的一部分，第二沟道连接层的在第二隧穿层与第二沟道层之上的剩余部分是第二沟道连接结构。
在一些实施例中，将第一连接晶圆与器件晶圆键合还包括：以面对面的方式将一个连接晶圆和器件晶圆对准并且进行键合，以形成键合结构；移除键合结构的包括第二衬底的部分，以暴露出第二沟道层与第二填充结构；以及于第二填充结构上形成沟道插塞，沟道插塞与第二沟道层相接触。
在一些实施例中，形成沟道插塞包括：移除第二填充结构的一部分，以形成凹陷；于凹陷中形成沟道插塞；以及平坦化沟道插塞。
在一些实施例中，将至少一个连接晶圆与器件晶圆键合还包括：以面对面的方式将第一连接晶圆和器件晶圆对准并且进行键合，以形成两板键合结构；移除两板键合结构的包括第二衬底的部分，以暴露出第二沟道层；形成与第二沟道层相接触的第三沟道连接结构，第三沟道连接结构的宽度大于第二沟道层的厚度；以及形成两板结构的包括第三沟道连接结构的顶表面的第三互连表面。
在一些实施例中，将至少一个连接晶圆与器件晶圆键合还包括：以面对面的方式将第二连接晶圆和两板键合结构对准并进行键合，以形成三板键合结构，使得第二连接晶圆中的第二沟道连接结构与两板结构中的第三沟道连接结构相接触。
本公开内容的另一方面提供一种三维(3D)存储器件，包括：下部部分，其包括：在衬底上的第一交替堆叠层、贯穿第一交替堆叠层的第一沟道孔、在第一沟道孔的底部上的外延层、在第一沟道孔的侧壁上并且与外延层相接触的第一沟道层、以及与第一沟道层相接触的第一沟道连接结构；以及第一上部部分，其包括：贯穿第二交替堆叠层的第二沟道孔、在第二沟道孔的侧壁上的第二沟道层、以及与第二沟道层相接触的第二沟道连接结构；其中，第一沟道连接结构与第二沟道连接结构键合。
在一些实施例中，第一介电质交替堆叠与第二介电质交替堆叠中的至少一项包括：在垂直方向上堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与第一介电层不同的第二介电层。
在一些实施例中，第一沟道连接结构的宽度大于第一沟道层的厚度；第二沟道连接结构的宽度大于第二沟道层的厚度；以及第一沟道连接结构与第二沟道连接结构直接接触。
在一些实施例中，下部部分还包括：覆盖第一沟道孔的侧壁的第一功能层；以及在第一沟道孔中的第一填充结构；其中，第一沟道层夹设于第一功能层与第一填充结构之间，并且与第一沟道连接结构相接触。
在一些实施例中，第一功能层包括：在第一沟道孔的侧壁上并且被配置为阻挡电荷流出的第一阻隔层；在第一阻隔层的表面上并且被配置为在三 3D存储器件的操作期间存储电荷的第一存储层；以及在第一存储层的表面上并且被配置为隧穿电荷的第一隧穿层。
在一些实施例中，第一上部部分包括：覆盖第二沟道孔的侧壁的第二功能层；以及填充第二沟道孔的第二填充结构；其中，第二沟道层夹设于第二功能层与第二填充结构之间，并且与第二沟道连接结构相接触。
在一些实施例中，第二功能层包括：在第二沟道孔的侧壁上并且被配置为阻挡电荷流出的第二阻隔层；在第二阻隔层的表面上并且被配置为在3D 存储器件的操作期间存储电荷的第二存储层；以及在第二存储层的表面上并且被配置为隧穿电荷的第二隧穿层。
在一些实施例中，第一上部部分还包括在凹陷中的、与第二沟道层相接触的沟道插塞。
在一些实施例中，第一上部部分还包括与第二沟道层相接触的第三沟道连接结构。
在一些实施例中，器件还包括：第二上部部分，其包括：贯穿第三交替堆叠层的第三沟道孔、在第三沟道孔的侧壁上的第三沟道层、以及与第二沟道层相接触的第四沟道连接结构；其中，第一上部部分夹设于第二上部部分与下部部分之间，并且第四沟道连接结构与第三沟道连接结构键合。
前文对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将所述实施例修改和/或调整于各各种应用，而无需过度实验或不需要背离本公开内容的一般概念。因此，基于本文给出的教导及指导，这样的调整和修改旨在属于所公开的实施例的等同物的含义及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导及指导来解释。
以上已经描述的本公开内容的实施例借助于功能构建块来描述，所述功能构建块示出了特定功能及其关系的实现方式。为了描述的方便，这些功能构建块的边界已经在本文中被任意的定义。只要适当地进行所指定的功能及关系，就可以定义出替代边界。
发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示例性实施例，但并非全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求。
本公开内容的广度及范围不应受上述任何示例性实施例所限制，而应仅根据所附权利要求及其等同物来定义。

Claims (27)

1.一种用于在三维(3D)存储器件中形成沟道孔结构的方法，包括：
形成具有外延层的器件晶圆；
形成不具有外延层的至少一个连接晶圆；以及
将所述至少一个连接晶圆与所述器件晶圆键合。
2.根据权利要求1所述的方法，其中，
形成所述器件晶圆包括：
形成贯穿器件晶圆的第一交替堆叠层的第一沟道孔，
于所述第一沟道孔的底部上形成所述外延层，以及
于所述第一沟道孔的侧壁上形成第一沟道层；
其中，所述至少一个连接晶圆中的每个连接晶圆包括贯穿第二交替堆叠层的第二沟道孔，所述每个连接晶圆在所述第二沟道孔的底部上不具有外延层；
并且其中，将所述至少一个连接晶圆与所述器件晶圆键合包括：使得在每个连接晶圆中的所述第二沟道孔的侧壁上的第二沟道层与所述器件晶圆中的所述第一沟道层电连接。
3.根据权利要求2所述的方法，还包括：
于所述器件晶圆上形成包括第一沟道连接结构的顶表面的第一互连表面，所述第一沟道连接结构的宽度大于所述第一沟道层的厚度；
于所述连接晶圆上形成包括第二沟道连接结构的顶表面的第二互连表面，所述第二沟道连接结构的宽度大于所述第二沟道层的厚度；以及
将第一连接晶圆与所述器件晶圆键合，包括：
将所述器件晶圆的所述第一沟道连接结构对准所述第一连接晶圆的所述第二沟道连接结构，以及
将所述器件晶圆的所述第一互连表面与所述第一连接晶圆的所述第二互连表面键合，使得所述第一沟道连接结构直接与所述第二沟道连接结构相接触。
4.根据权利要求3所述的方法，其中，形成所述器件晶圆还包括：
于第一衬底上形成第一介电质交替堆叠以及第一绝缘连接层；
形成贯穿所述第一绝缘连接层与所述第一介电质交替堆叠并且陷入所述第一衬底的所述第一沟道孔；
在所述第一沟道孔的底部上形成所述外延层之后，形成第一功能层，以覆盖所述第一沟道孔的侧壁；
形成覆盖所述第一功能层并且与所述外延层相接触的所述第一沟道层；以及
于所述第一功能层之上形成所述第一沟道连接结构，所述第一沟道连接结构与所述第一沟道层是相接触的。
5.根据权利要求4所述的方法，其中，形成所述第一功能层包括：
于所述第一沟道孔的所述侧壁上形成第一阻隔层，用于阻挡电荷流出；
于所述第一阻隔层的表面上形成第一存储层，用于在所述3D存储器件的操作期间存储电荷；以及
于所述第一存储层的表面上形成第一隧穿层，用于隧穿电荷。
6.根据权利要求5所述的方法，其中，形成所述第一沟道连接结构包括：
于所述第一绝缘连接层上形成第一沟道连接层，所述第一沟道连接层与所述第一沟道层是相接触的；
形成第一填充结构，以填充所述第一沟道孔；以及
图案化所述第一沟道连接层，以移除所述第一沟道连接层的一部分，以暴露出所述第一存储层，所述第一沟道连接层的在所述第一隧穿层与所述第一沟道层之上的剩余部分是所述第一沟道连接结构。
7.根据权利要求6所述的方法，其中，形成所述第一互连表面包括：
在图案化所述第一沟道连接层之后，移除所述第一存储层的上部部分；以及
重新填充所述第一绝缘连接层与所述第一填充结构，使得所述第一绝缘连接层的顶表面与所述第一填充结构的顶表面是与所述第一沟道连接结构的所述顶表面平齐的。
8.根据权利要求5所述的方法，其中，形成每个连接晶圆包括：
于第二衬底上形成第二介电质交替堆叠；
形成贯穿所述第二介电质交替堆叠并且陷入所述第二衬底的所述第二沟道孔；
形成第二功能层，以覆盖所述第二沟道孔的侧壁；
形成覆盖所述第二功能层的所述第二沟道层；
形成第二填充结构，以填充所述第二沟道孔；以及
在所述第二功能层之上形成所述第二沟道连接结构，所述第二沟道连接结构与所述第二沟道层是相接触的。
9.根据权利要求8所述的方法，其中，形成所述第一介电质交替堆叠或形成所述第二介电质交替堆叠包括：
形成在垂直方向上堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与所述第一介电层不同的第二介电层。
10.根据权利要求8所述的方法，其中，形成所述第二功能层包括：
于所述第二沟道孔的所述侧壁上形成第二阻隔层，用于阻挡电荷流出；
于所述第二阻隔层的表面上形成第二存储层，用于在所述3D存储器件的操作期间存储电荷；以及
于所述第二存储层的表面上形成第二隧穿层，用于隧穿电荷。
11.根据权利要求10所述的方法，其中，形成每个连接晶圆还包括：
在形成所述第二沟道连接结构之前，移除所述第一存储层的上部部分；以及
形成第二绝缘连接层，以覆盖所述第二介电质交替堆叠的顶表面与所述第二功能层的顶表面。
12.根据权利要求11所述的方法，其中，形成所述第二沟道连接结构包括：
于所述第二绝缘连接层上形成第二沟道连接层，所述第二沟道连接层与所述第二沟道层是相接触的并且与所述第二存储层是绝缘的；以及
图案化所述第二沟道连接层，以移除所述第二沟道连接层的一部分，所述第二沟道连接层的在所述第二隧穿层与所述第二沟道层之上的剩余部分是所述第二沟道连接结构。
13.根据权利要求8所述的方法，其中，将所述第一连接晶圆与所述器件晶圆键合还包括：
以面对面的方式将一个连接晶圆和所述器件晶圆对准并且进行键合，以形成键合结构；
移除所述键合结构的包括所述第二衬底的部分，以暴露出所述第二沟道层与所述第二填充结构；以及
于所述第二填充结构上形成沟道插塞，所述沟道插塞与所述第二沟道层是相接触的。
14.根据权利要求13所述的方法，其中，形成所述沟道插塞包括：
移除所述第二填充结构的一部分，以形成凹陷；
于所述凹陷中形成沟道插塞；以及
平坦化所述沟道插塞。
15.根据权利要求8所述的方法，其中，将所述至少一个连接晶圆与所述器件晶圆键合还包括：
以面对面的方式将所述第一连接晶圆和所述器件晶圆对准并且进行键合，以形成两板键合结构；
移除所述两板键合结构的包括所述第二衬底的部分，以暴露出所述第二沟道层；
形成与所述第二沟道层相接触的第三沟道连接结构，所述第三沟道连接结构的宽度大于所述第二沟道层的厚度；以及
形成两板结构的包括所述第三沟道连接结构的顶表面的第三互连表面。
16.根据权利要求15所述的方法，其中，将所述至少一个连接晶圆与所述器件晶圆键合还包括：
以面对面的方式将第二连接晶圆和所述两板键合结构对准并且进行键合，以形成三板键合结构，使得所述第二连接晶圆中的所述第二沟道连接结构与所述两板结构中的所述第三沟道连接结构是相接触的。
17.一种三维(3D)存储器件，包括：
下部部分，其包括第一沟道层和与所述第一沟道层相接触的第一沟道连接结构；以及
第一上部部分，其包括第二沟道层和与所述第二沟道层相接触的第二沟道连接结构；
其中，所述第一沟道连接结构与所述第二沟道连接结构是键合的。
18.根据权利要求17所述的器件，其中，
所述下部部分还包括：
在第一衬底上的第一交替堆叠层、
贯穿所述第一交替堆叠层并且陷入所述第一衬底的第一沟道孔、
以及
在所述第一沟道孔的底部上的外延层，其中，所述第一沟道层在所述第一沟道孔的侧壁上、并且与所述外延层相接触；并且
所述第一上部部分还包括：
在第二衬底上的第二交替堆叠层、
贯穿所述第二交替堆叠层并且陷入所述第二衬底的第二沟道孔，
其中，所述第二沟道层在所述第二沟道孔的侧壁上。
19.根据权利要求18所述的器件，其中，所述第一交替堆叠层与所述第二交替堆叠层中的至少一项包括：
在垂直方向上堆叠的多个介电层对，其中，每个介电层对包括第一介电层和与所述第一介电层不同的第二介电层。
20.根据权利要求18所述的器件，其中：
所述第一沟道连接结构的宽度大于所述第一沟道层的厚度；
所述第二沟道连接结构的宽度大于所述第二沟道层的厚度；以及
所述第一沟道连接结构与所述第二沟道连接结构是直接接触的。
21.根据权利要求20所述的器件，其中，所述下部部分还包括：
覆盖所述第一沟道孔的侧壁的第一功能层；以及
在所述第一沟道孔中的第一填充结构；
其中，所述第一沟道层是夹设于所述第一功能层与所述第一填充结构之间的，并且与所述第一沟道连接结构是相接触的。
22.根据权利要求21所述的器件，其中，所述第一功能层包括：
在所述第一沟道孔的侧壁上并且被配置为阻挡电荷流出的第一阻隔层；
在所述第一阻隔层的表面上并且被配置为在所述3D存储器件的操作期间存储电荷的第一存储层；以及
在所述第一存储层的表面上并且被配置为隧穿电荷的第一隧穿层。
23.根据权利要求21所述的器件，其中，所述第一上部部分包括：
覆盖所述第二沟道孔的侧壁的第二功能层；以及
填充所述第二沟道孔的第二填充结构；
其中，所述第二沟道层是夹设于所述第二功能层与所述第二填充结构之间的，并且与所述第二沟道连接结构是相接触的。
24.根据权利要求23所述的器件，其中，所述第二功能层包括：
在所述第二沟道孔的所述侧壁上并且被配置为阻挡电荷流出的第二阻隔层；
在所述第二阻隔层的表面上并且被配置为在所述3D存储器件的操作期间存储电荷的第二存储层；以及
在所述第二存储层的表面上并且被配置为隧穿电荷的第二隧穿层。
25.根据权利要求18所述的器件，其中，所述第一上部部分还包括在所述第二沟道孔中与所述第二沟道层相接触的沟道插塞。
26.根据权利要求18所述的器件，其中，所述第一上部部分还包括与所述第二沟道层相接触的第三沟道连接结构。
27.根据权利要求26所述的器件，还包括：
第二上部部分，其包括：
贯穿第三交替堆叠层的第三沟道孔、
在所述第三沟道孔的侧壁上的第三沟道层、以及
与所述第二沟道层相接触的第四沟道连接结构；
其中，所述第一上部部分是夹设于所述第二上部部分与所述下部部分之间的，并且所述第四沟道连接结构是与所述第三沟道连接结构键合的。
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