CN113169120A - 接触结构及其形成方法 - Google Patents

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Abstract

本公开的方面提供了一种半导体器件。该半导体器件可以包括：形成在第一电介质层中的沟槽；填充沟槽的一部分的沟槽填充物层；在沟槽填充物层之上的导电层；以及在导电层之上的第二电介质层。第二电介质层设置在沟槽中。半导体器件还可以包括被配置为通过第二电介质层中的孔连接到导电层的接触结构。

Description

接触结构及其形成方法
技术领域
本申请描述了总体上涉及半导体器件和半导体器件制作的实施例。
背景技术
化学机械抛光或平坦化(CMP)是通过化学操作和机械操作的组合去除材料以实现高度平滑和平面的材料表面的制作技术。CMP可以被视为化学蚀刻和无磨料抛光的混合。CMP已经被广泛用于半导体器件制造以用于表面平坦化。
发明内容
本公开的方面提供了具有接触结构的半导体器件以及形成具有接触结构的半导体器件的方法。
根据第一方面，提供了半导体器件。该半导体器件包括：形成在第一电介质层中的沟槽；填充该沟槽的一部分的沟槽填充物层；在沟槽填充物层之上的第一导电层；在第一导电层之上的第二电介质层，其中，第二电介质层设置在沟槽中；以及被配置为通过第二电介质层中的孔连接到第一导电层的接触结构。
在一些实施例中，第一导电层包括在第二电介质层和沟槽填充物层之间的第一部分以及沿沟槽的侧壁设置的第二部分。第二部分在沟槽的侧壁和第二电介质层之间。
在一些实施例中，第一导电层包括钨层或氮化钛层中的至少一个。
在一些实施例中，第一电介质层和第二电介质层包括相同的材料。
在一些实施例中，半导体器件还包括：衬底；以及在第一电介质层和衬底之间的交替的绝缘层和栅极层的堆叠层，其中，沟槽延伸穿过堆叠层并且将该堆叠层划分成块。在一些实施例中，半导体器件还包括沿沟槽的侧壁的第二导电层。第二导电层设置在堆叠层和沟槽之间。在一些实施例中，半导体器件还包括横向地位于沟槽和堆叠层之间的第三电介质层。第三电介质层和第一电介质层包括相同的材料。在一些实施例中，第二导电层包括氮化钛。
在一些实施例中，半导体器件还包括：衬底；在第一电介质层和衬底之间的交替的绝缘层和栅极层的堆叠层；以及多个沟道结构，所述多个沟道结构均垂直地穿过堆叠层延伸到衬底中。在一些实施例中，多个沟道结构均包括延伸穿过堆叠层的沟道孔以及设置在沟道孔中的功能层、半导体层和第三电介质层。沟槽填充物层设置在第三电介质层之上。在一些实施例中，沟槽填充物层包括掺杂的多晶硅。
根据第二方面，提供了半导体器件。半导体器件包括：交替的绝缘层和栅极层的堆叠层；在堆叠层之上的第一电介质层；垂直地延伸穿过第一电介质层和堆叠层的沟槽；填充沟槽的一部分的沟槽填充物层；包括设置在沟槽填充物层之上的第一部分和沿沟槽的侧壁设置的第二部分的第一导电层；以及设置在沟槽中的第二电介质层。第二电介质层与第一导电层的第二部分共面。
在一些实施例中，半导体器件还包括被配置为通过第二电介质层中的孔连接到第一导电层的接触结构。在一些实施例中，半导体器件还包括设置在第一电介质层之上的帽盖绝缘层。该接触结构通过在帽盖绝缘层和第二电介质层中延伸的孔连接到第一导电层。
在一些实施例中，第一导电层包括钨或氮化钛中的至少一个，并且第二电介质层包括氧化硅。
在一些实施例中，半导体器件还包括横向地位于沟槽和堆叠层之间的第三电介质层。第三电介质层和第一电介质层包括相同的材料。
在一些实施例中，半导体器件还包括：第二导电层，其包括在堆叠层和沟槽之间的第一部分以及在沟槽填充物层和衬底之间的第二部分。
在一些实施例中，第一导电层被放置在栅极层以上。
根据第三方面，提供了制作半导体器件的方法。该方法包括：在第一电介质层中形成沟槽；用沟槽填充物层填充沟槽的一部分；在沟槽填充物层之上形成导电层；以及在第一导电层之上形成第二电介质层。第二电介质层设置在沟槽中。形成被配置为通过第二电介质层中的孔连接到导电层的接触结构。
在一些实施例中，在沟槽填充物层之上形成导电层和在沟槽填充物层之上形成第二电介质层包括：在沟槽填充物层和第一电介质层之上沉积一种或多种导电材料；在沟槽中并且在一种或多种导电材料之上沉积第二电介质层；以及执行去除第一电介质层上的第二电介质层以及一种或多种导电材料的化学机械抛光(CMP)工艺。
在一些实施例中，在第一电介质层中形成沟槽还包括：在衬底之上形成交替的绝缘层和牺牲栅极层的堆叠层；在该堆叠层的核心区中形成沟道结构；在堆叠层之上沉积第一电介质层；以及在第一电介质层和堆叠层中形成沟槽。在一些实施例中，在沟槽填充物层之上形成导电层包括：用沟槽填充物层填充沟槽；对沟槽填充物层回蚀以形成凹陷；以及在凹陷中形成导电层。
在一些实施例中，在第一电介质层、导电层和第二电介质层之上沉积帽盖绝缘层。该孔还延伸穿过帽盖绝缘层。形成被配置为通过该孔连接到导电层的接触结构。
附图说明
当与附图一起阅读时，根据以下具体实施方式，更好地理解本公开的方面。应当指出，根据本行业中的标准惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以增加或者减小各种特征的尺寸。
图1A是根据本公开的示例性实施例的半导体器件的截面图。
图1B示出了根据本公开的示例性实施例的半导体器件100的一部分(由图1A中的1B所示)的放大图。
图2示出了根据本公开的实施例的用于制造半导体器件的示例性工艺的流程图。
图3A、图3B、图3C、图3D和图3E示出了根据本公开的示例性实施例的在各种中间的制造步骤处的半导体器件的截面图。
图3C’示出了根据本公开的示例性实施例的半导体器件100的一部分(由图3C中的3C’所示)的放大图。
具体实施方式
下文的公开提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非旨在是限制性的。例如，下文的描述中的在第二特征之上或上形成第一特征可以包括第一特征和第二特征可以直接接触的实施例，还可以包括可以在第一特征和第二特征之间形成额外的特征从而使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简化和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或构造之间的关系。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
根据本公开的一些方面，CMP工艺可能引入不希望的副作用，包括应力断裂和材料碟形凹陷(dishing)。应力断裂可能导致裂纹或孔隙的形成，并且可能在半导体器件中引起短路或泄漏。在一些示例中，碟形凹陷可能是由软材料或者开放区域导致的。在对阶梯区中的具有相对较大的开放区域的表面进行抛光的抛光步骤的示例中，可能在阶梯区中出现碟形凹陷。阶梯区的表面可能在抛光之后表现出圆柱形状(类似于碟形)。碟形凹陷可能导致表面非平面性和厚度变化。碟形凹陷还可能导致后道工序(BEOL)中的显著的良率损失。
尤其是，在一些相关示例中，在阵列公共源极技术中利用CMP工艺来形成用于连接到3D NAND闪速存储器件中的阵列公共源极(ACS)结构的金属插塞。在一些示例中，ACS结构被形成在第一电介质层中的栅极线切口沟槽内。为了形成金属插塞，在相应的栅极线切口沟槽中去除ACS结构的一部分，从而在栅极线切口沟槽中形成用于金属插塞的凹陷。之后，沉积金属材料(例如，钨)以填充凹陷，并且金属材料常常可以过填充该沟槽。在一些示例中，由于以前的CMP工艺(例如，形成阶梯之后的平坦化)，可能在阶梯区中出现碟形凹陷(例如，由于阶梯区的相对大的开放区域)，并且金属材料可能填充阶梯区中的碟形凹陷区域，该金属材料如果不被去除可能引起短路。为了去除阶梯区中的碟形凹陷中的金属材料，可以使用两步CMP工艺。例如，两步CMP工艺中的第一步骤被适当配置为去除多余的金属材料。该第一步骤可以去除在阵列区中过填充的金属材料，并且能够暴露阵列区中的第一电介质层。由于阶梯区中的碟形凹陷，第一步骤可能无法彻底或充分去除阶梯区的碟形凹陷中的金属材料。接下来，两步CMP工艺的第二步骤被适当配置为对阵列区中的第一电介质层和栅极线切口沟槽中的金属材料两者进行抛光，并且对阶梯区的碟形凹陷中的金属材料进行抛光。两步CMP工艺的两个步骤可以具有不同的抛光特性，例如不同百分比的化学成分、不同的机械参数等，并且其可能增加处理时间、复杂性和成本。此外，在示例中，由于金属材料和第一电介质层通常具有相对大的硬度差异，例如，因而可能在两步CMP工艺的第二步骤期间在导电材料与第一电介质层之间的界面处出现裂纹形成。
本公开提供了在接触结构的形成期间减少断裂的机会的技术。此外，接触结构的形成可以使用单步CMP工艺而非两步CMP工艺。具体地，在一些实施例中，代替前述相关示例中的金属插塞的形成，形成第一导电层并且在第一导电层之上设置第二电介质层。之后形成被配置为通过第二电介质层中的孔连接到第一导电层的接触结构。在一些示例中，第一导电层包括金属材料，并且可以比第二电介质层薄。由于更薄的金属层，用于抛光的材料的大部分可以是第二电介质材料，因而可以使用单步CMP工艺。因此，本文的技术能够消除对两个单独的CMP工艺的需求，并且减少处理时间和成本。
根据本公开的一些方面，本文的技术能够避免在CMP工艺期间形成裂纹。使用本文的技术，在一些示例中，将要抛光的材料的大部分可以是第二电介质材料，与金属层相比，第二电介质材料具有的硬度更接近第一电介质层的硬度。例如，第二电介质层可以具有与第一电介质层大致相同的硬度。因而，在一些示例中，在CMP工艺期间产生更少的应力，并且能够减少断裂的机会。
根据本公开的示例性实施例，图1A示出了半导体器件100的截面图，并且图1B示出了半导体器件100的一部分(由图1A中的1B所示)的放大图。如图所示，半导体器件100包括在后续步骤中将被平坦化的第一电介质层161。在一些示例中，由于形成阶梯之后的平坦化，第一电介质层161可能在阶梯区(未示出)内具有碟形凹陷。半导体器件100还可以包括形成在第一电介质层161中的一个或多个沟槽110(又称为栅极线切口沟槽)。此外，半导体器件100包括填充沟槽110的一部分的沟槽填充物层111、沟槽填充物层111之上的第一导电层173、和在第一导电层173之上的第二电介质层175，其中，第二电介质层175设置在沟槽110中。第一导电层173和第二电介质层175可以使用单步CMP工艺被平坦化，并且与相关示例相比可以形成有更少的裂纹，或没有裂纹。
具体地，在图1A的示例中，半导体器件100可以包括衬底101和形成在衬底101上的结构。例如，一个或多个交替的绝缘层103和栅极层105的堆叠层120(例如，120a-120b)可以设置在衬底101上。此外，沟道结构140形成在一个或多个堆叠层120中，并且沟道结构140可以延伸穿过堆叠层120。
此外，在图1A的示例中，沟槽110也延伸穿过堆叠层120。因此，沟槽填充物层111可以延伸穿过堆叠层120，并且将堆叠层120划分成块。在这一示例中，沟槽填充物层111导电连接到沟道结构140的源极端子，并且因此能够充当ACS结构。半导体器件100还可以包括沿沟槽110的侧壁的第二导电层171(例如，氮化钛)，并且第二导电层171设置在堆叠层120和沟槽110之间。此外，第三电介质层115可以横向地设置在沟槽110和堆叠层120之间。在一些实施例中，第三电介质层115、第一电介质层161和绝缘层103由相同的材料(例如氧化硅)制成。在其他实施例中，第三电介质层115、第一电介质层161和绝缘层103可以由不同的电介质材料制成。此外，第二导电层171还可以设置在衬底101和沟槽填充物层111之间。
半导体器件100还可以包括设置在沟槽110中的第一导电层173和第二电介质层175。在一些示例中，第一导电层173可以在如图1B中所示的XZ平面中的垂直截面中具有U形。相应地，第一导电层173可以具有在第二电介质层175和沟槽填充物层111之间的水平部分173a(又称为第一部分)以及沿沟槽110的侧壁设置的垂直部分173b(又称为第二部分)。第二部分173b布置在沟槽110的侧壁和第二电介质层175之间。需注意，第一导电层173可以被共形或者半共形地沉积，从而水平部分173a在Z方向上的厚度与垂直部分173b在X方向上的宽度相等或类似。在第一导电层173被选择性地沉积在沟槽填充物层111上的一些其他示例中，第一导电层173可以只具有水平部分173a。
此外，第一导电层173包括导电材料，例如钨、氮化钛等。在一些示例中，第二电介质层175和第一电介质层161被选择为具有类似或等同的硬度。在示例中，第二电介质层175和第一电介质层161由相同的材料制成，所述材料例如，氧化硅。在各种实施例中，第一导电层173比第二电介质层175薄。例如，第二电介质层175可以在Z方向上具有25nm到95nm的范围内的厚度，并且可以在X方向上具有约200nm的宽度。在一个示例中，第一导电层173包括钨(约10nm-20nm厚)，并且第二导电层171包括氮化钛(约15nm-30nm厚)。在另一个示例中，半导体器件100只包括由氮化钛制成的一层导电层(约15nm-30nm厚)。
仍然参考图1A和图1B，可以在第一电介质层161之上设置帽盖绝缘层163(例如，氧化硅)。可以形成接触结构181以通过第二电介质层175和帽盖绝缘层163中的孔连接到第一导电层173。因此，接触结构181被配置为经由相应的第一导电层173连接到相应的沟槽填充物层111，并因而能够充当ACS触点。在一些示例中，接触结构181和第一导电层173由相同的导电材料制成，所述导电材料例如，钨。在一些其他示例中，接触结构181和第一导电层173由不同的金属材料制成。
如前文已经提及的，沟槽填充物层111被配置为连接到堆叠层120的沟道结构140的源极端子。在各种实施例中，交替的绝缘层103和栅极层105的堆叠层120与沟道结构140一起可以被配置为形成晶体管的堆叠层，例如，垂直存储单元串的阵列。在一些示例中，晶体管的堆叠层可以包括存储单元和选择晶体管，例如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管的堆叠层还可以包括一个或多个虚设选择晶体管。相应地，栅极层105可以包括顶部选择栅(TSG)105a和底部选择栅(BSG)105n。在一些实施例中，第一导电层173被放置为远离TSG 105a，以防止第一导电层173和TSG 105a之间的电干扰。在一些实施例中，栅极层105还可以包括在TSG 105a以下的一个或多个虚设TSG以及在BSG 105n以上的一个或多个虚设BSG。
应当指出，栅极层105的数量和堆叠层(例如，120a和120b)的数量取决于具体的设计要求。堆叠层120a和堆叠层120b可以包括相同或不同数量的栅极层105。在实施例中，堆叠层120a包括超过六十个栅极层105，并且堆叠层120b包括超过一百个栅极层105。在另一个实施例中，堆叠层120a和堆叠层120b均包括超过一百个栅极层105。在替代性实施例中，半导体器件100仅可以包括一个堆叠层或者两个以上的堆叠层。此外，绝缘层103通常可以由氧化硅制成。在一些实施例中，栅极层105可以包括夹在胶合层之间的一个或多个金属层，胶合层布置在高介电常数(高k)层之间。金属层可以包括钨或钴等。高k层可以包括氧化铝、氧化铪和氧化钽等。
如图1A中所示，沟道结构140可以包括被一个或多个绝缘层145围绕的沟道层143(A)。例如，沟道层143(A)(例如，多晶硅)可以被隧穿层(例如，氧化硅)围绕，隧穿层可以被电荷捕获层(例如，氮化硅)围绕，并且电荷捕获层可以被阻隔层(例如，氧化硅)围绕。沟道结构140还可以包括绝缘层144和形成在绝缘层144内的孔隙141。替代性地，孔隙141可以用绝缘材料(例如，氧化硅)填充。在图1A的示例中，半导体器件100包括两个堆叠层120a和120b。相应地，沟道结构140包括第一部分140a和第二部分140b。第一部分140a中的每个与相应的第二部分140b对准并且连接。尽管第一部分140a和第二部分140b被示为在XZ平面中具有梯形形状，但是第一部分140a和第二部分140b可以具有任何适当的形状，例如XZ平面中的柱形形状和XY平面中的矩形或圆形形状。
此外，沟道结构140可以被配置为经由设置在沟道结构140以下的底部部分149连接到衬底101。在一些实施例中，沟道层143(A)连接到底部部分149。此外，沟道结构140可以被配置为连接到沟道接触结构182。沟道接触结构182延伸穿过帽盖绝缘层163和第一电介质层161并且与沟道层143(A)连接。
应当理解，在图1A和图1B中为了简单起见省略了一些部件。例如，堆叠层120可以包括阶梯区，在阶梯区内，栅极接触结构被配置为连接到栅极层105。堆叠层120还可以包括虚设沟道结构。此外，图1A中所示的半导体器件100可以是3D NAND存储器电路的存储阵列的一部分，3DNAND存储器电路一般还包括外围电路(例如，地址解码器、驱动电路、感测放大器等)。半导体器件100还可以包括耦合到3D NAND存储器电路的其他适当电路，例如逻辑电路、功率电路等。
需注意，尽管这里使用垂直存储单元串作为示例，但是其他半导体结构可以设置在第一电介质层161和衬底101之间。相应地，沟槽填充物层可以包括除了接触结构181被配置为连接到的ACS结构以外的结构。
在一些实施例中，半导体器件100可以包括对应于沟道结构140的多个沟道结构。多个沟道结构均可以包括延伸穿过堆叠层120的沟道孔以及设置在沟道孔中的功能层、半导体层和第三电介质层。例如，与沟道结构140类似，功能层可以包括隧穿层、电荷捕获层和阻隔层。沟槽填充物层可以被设置在第三电介质层之上。在一些实施例中，沟槽填充物层包括掺杂的多晶硅。在一些实施例中，沟槽填充物层和半导体层均包括掺杂的多晶硅并且相互连接。相应地，第一导电层可以设置在沟槽填充物层之上。设置在沟槽中的第二电介质层可以被布置在第一导电层之上。因此，接触结构可以被配置为通过第二电介质层中的孔经由第一导电层连接到沟槽填充物层。也就是说，接触结构可以被配置为连接到沟道结构的半导体层，将参考图3E对其进行详细描述。相应地，在一些示例中，第一导电层包括钨，并且包括氮化钛的第二导电层可以设置在第一导电层和沟槽填充物层之间。
图2示出了根据本公开的示例性实施例的用于制造半导体器件(例如半导体器件100等)的示例性工艺200的流程图。
在步骤S201处，在第一电介质层中形成沟槽。例如，可以在衬底之上形成一个或多个交替的绝缘层和牺牲栅极层的堆叠层。当在一个或多个堆叠层的核心区中形成沟道结构之后，可以在堆叠层之上形成第一电介质层。之后，在第一电介质层和堆叠层中形成沟槽。此外，在一些示例中，可以通过沟槽用实际栅极层代替牺牲栅极层。在一些实施例中，第三电介质层可以横向地设置在沟槽和堆叠层之间。在一些实施例中，可以在第一电介质层以下形成适当的半导体结构，并且可以相应地在第一电介质层和半导体结构中形成沟槽。
之后，工艺200进行至步骤S202，其中，用沟槽填充物层(例如，多晶硅)填充沟槽的一部分。之后，可以对沟槽填充物层执行回蚀工艺以在沟槽中形成凹陷。可以通过诸如干法蚀刻工艺和湿法蚀刻工艺等的任何适当的蚀刻工艺执行回蚀。
在步骤S203处，在沟槽中形成导电层。在一些实施例中，在沟槽填充物层和第一电介质层之上沉积一种或多种导电材料。
在步骤S204处，在沟槽填充物层之上沉积第二电介质层。第二电介质层设置在沟槽中。要指出的是，一种或多种导电材料以及第二电介质层的沉积可以过填充沟槽中的凹陷。在一种或多种导电材料之上沉积第二电介质层之后，执行CMP工艺，该CMP工艺去除在第一电介质层上的第二电介质层以及一种或多种导电材料的多余部分，并且留下第二电介质层以及一种或多种导电材料在沟槽中的一部分。将根据本公开的一些实施例进一步参考图3B、图3C和图3C’描述CMP工艺的细节。
在步骤S205处，形成被配置为通过第二电介质层中的孔连接到导电层的接触结构。在一些实施例中，接触结构的形成可以通过蚀刻出穿过第二电介质层的孔从而使该孔暴露导电层而完成。接下来，沉积导电材料以填充孔。在一些实施例中，接触结构是用于形成在沟槽中的ACS结构的接触结构。用于ACS结构的接触结构可以与其他适当的接触结构(例如用于位线的接触结构等)形成。在一些实施例中，接触结构是用于形成在沟槽中的沟道结构的接触结构。将根据本公开的一些实施例参考图3D进一步描述接触结构形成的细节。
图3A-3E示出了根据本公开的示例性实施例的在各种中间制造步骤处的半导体器件(例如半导体器件100等)的截面图。在一些实施例中，图3A示出了在执行步骤S201和S202之后的半导体器件100的示例。也就是说，在第一电介质层161和堆叠层120中形成沟槽110，并且用沟槽填充物层111填充沟槽110。
与图1A的半导体器件100类似，图3A中的半导体器件100可以包括在衬底101上的交替的绝缘层103和栅极层105的堆叠层120之上的第一电介质层161。堆叠层120还包括多个沟道结构140。上文已经提供了一些描述，这里为了简单的目的将省略这些描述。注意，在图3A的示例中，第二导电层171在Z方向上延伸超出沟槽填充物层111。在其他实施例中，第二导电层171可以不必在Z方向上延伸超出沟槽填充物层111。
此外，在一些实施例中，可以通过对沟槽填充物层111回蚀而在沟槽110中形成凹陷170’。例如，可以通过诸如干法蚀刻工艺和湿法蚀刻工艺等的任何适当的蚀刻工艺对沟槽填充物层111(例如，多晶硅)回蚀深度D。在实施例中，深度D可以在Z方向上在170nm到300nm的范围内，而在相关示例中深度D可以约为300nm。在对沟槽填充物层111回蚀较少的情况下，凹陷170’在Z方向上可以被放置为远离TSG 105a。因此，未来形成在凹陷170’中的导电层可以被放置为远离TSG 105a以防止任何电干扰。
在图3B中，用材料填充凹陷170’。具体地，可以在沟槽填充物层111和第一电介质层161之上沉积一种或多种导电材料(例如，171’和173’)。一种或多种导电材料可以部分地填充凹陷170’。之后，在导电材料171’和173’之上沉积第二电介质层175，以填充剩余凹陷170’，并且第二电介质层175能够过填充沟槽110。
在一些实施例中，导电材料171’和173’可以共形或半共形地沉积。相应地，可以通过具有对膜厚度和均匀性的控制的沉积技术(例如，原子层沉积等)来沉积导电材料171’和173’。在各种实施例中，与剩余凹陷170’的尺寸相比，导电材料171’和173’的总厚度相对较小。因此，凹陷170’的大部分填充有第二电介质层175。例如，导电材料171’和173’的总厚度(例如，约25nm-50nm)可以小于剩余凹陷170’在Z方向上的深度(例如，约120nm-275nm)和在X方向上的宽度(例如，约200nm)。此外，第二电介质层175和第一电介质层161可以被设计为具有类似或等同的硬度，或者被设计为减少硬度差异。在这一示例中，第二电介质层175和第一电介质层161均由氧化硅制成，并因而具有等同硬度。因此，能够在后续的CMP工艺中避免裂纹形成。此外，在这一示例中，导电材料171’和173’分别由氮化钛(15nm-30nm)和钨(10nm-20nm)制成。在另一个示例中，可以仅使用一种导电材料，例如，氮化钛。
在替代性实施例中，一种或多种导电材料(例如，171’和173’)可以通过选择性沉积技术被沉积。因此，导电材料(例如，171’和173’)仅形成在沟槽填充物层111上。
图3C示出了在执行CMP工艺之后的半导体器件100的示例性截面图，并且图3C’示出了半导体器件100的一部分(图3C中的3C’所示)的示例性放大图。因此，去除沟槽110的一部分，并且在沟槽110中形成第一导电层173、第二导电层171和第二电介质层175。在一些示例中，深度D被减小至约50nm-120nm，并且第二电介质层175可以由氧化硅制成，并且在Z方向上具有约25nm-95nm的厚度，并且在X方向上具有约200nm的宽度。在一个示例中，第一导电层173包括钨并具有在10nm到20nm的范围内的厚度，并且第二导电层171包括氮化钛并具有在15nm到30nm之间的厚度。在另一个示例中，只需要一个包括氮化钛的导电层(约15nm-30nm)。此外，在导电材料171’和173’被选择性地沉积在沟槽填充物层111上的一些实施例中，第一导电层173仅具有水平部分173a。
在一些实施例中，由于先前的CMP工艺(未示出)，第一电介质层161可以在半导体器件100的阶梯区(未示出)中具有碟形凹陷区域。在实施例中，先前的CMP工艺用于在阶梯形成后的平坦化。由于阶梯区的开放区域，可能在阶梯区中发生碟形凹陷。在示例中，碟形凹陷的深度与堆叠层120的厚度有关。在示例中，在堆叠层120的总厚度约为8.5μm时，碟形凹陷的深度约为80nm。相应地，导电材料171’和173’可以被沉积在碟形凹陷区域中，并且如果不将其彻底或充分去除则可能引起短路。在图3C的示例中，CMP工艺在Z方向上去除约50nm-250nm的氧化硅，以确保碟形凹陷区域中的导电材料171’和173’被去除。需注意，在相关示例中，使用前述两步CMP工艺去除碟形凹陷区域中的残余金属，并且可能在沟槽110和第一电介质层161的界面处形成裂纹。
在图3D中，帽盖绝缘层163形成在第一电介质层161以及第一和第二导电层171和173之上。帽盖绝缘层163可以由任何适当的电介质材料(例如，氧化硅)制成，并且可以由任何适当的沉积工艺制成，所述沉积工艺例如化学气相沉积(CVD)等。需注意，帽盖绝缘层163的形成是可选的。
图3E示出了在形成接触结构181之后的半导体器件100的示例性截面图。接触结构181的形成可以通过蚀刻出穿过帽盖绝缘层163和第二电介质层175的第一孔(未示出)使得第一孔暴露第一导电层173而完成。接下来，可以沉积导电材料以填充第一孔。在图3E的示例中，还可以形成被配置为连接到沟道结构140的沟道接触结构182(又被称为位线接触结构)。类似地，可以通过蚀刻穿过帽盖绝缘层163和第二电介质层175而形成第二孔(未示出)，以暴露沟道结构140，随后进行导电材料沉积以填充第二孔。例如，接触结构181和沟道接触结构182可以由钨制成，并且可以通过化学气相沉积被沉积。
应当指出，可以在工艺之前、期间和之后提供额外的步骤，并且对于工艺的额外实施例而言可以对所描述的步骤中的一些进行替换、消除或者以不同顺序执行。例如，在形成堆叠层120之后，在一些实施例中，可以在堆叠层120中形成阶梯区，并且可以在阶梯区中形成被配置为连接到栅极层的栅极接触结构。
在一些实施例中，可以以与上文描述的接触结构181类似的方式形成到沟道结构的由143(B)示出的漏极端子的接触结构182。例如，在半导体器件100上，多个沟道结构均可以形成在相应的沟道孔中，并且穿过堆叠层垂直延伸到衬底中。多个沟道结构均可以包括从相应沟道孔的侧壁设置的各种层，例如阻隔绝缘层、电荷储存层、隧穿绝缘层、半导体层和绝缘层。半导体层在操作期间可以被配置成沟道结构的电流沟道，并且又被称为沟道层，如143(A)所示。在一些示例中，漏极层(用于形成漏极端子143(B))被设置在沟道孔的上部部分中。在一些实施例中，漏极层可以与沟槽填充物层具有相同的材料(例如，掺杂的多晶硅)，并且可以通过沉积沟槽填充物层的相同工艺来沉积。将漏极层形成为与沟道结构的沟道层143(A)连接。在示例中，可以通过与用于图3A中所示的沟槽填充物层类似的回蚀工艺对漏极层回蚀，从而在沟道孔中形成漏极端子143(B)和凹陷。
接下来，与图3B中所示的工艺类似，可以在沟道孔中的凹陷中的漏极层之上形成第一导电层，并且可以在凹陷中的第一导电层之上形成第二电介质层。第二电介质层设置在沟道孔中并且可以过填充凹陷。在一些实施例中，第一导电层可以不是必需的。之后，对半导体结构执行CMP工艺，类似于图3C中所示的工艺。接下来，可以形成延伸穿过第二电介质层中的孔的接触结构182，类似于图3D和图3E中所示的接触结构。在一个实施例中，接触结构物理连接到第一导电层，从而使接触结构被配置为经由第一导电层连接到漏极端子143(B)。在另一个实施例中，第一导电层是非必要的。因此，接触结构直接连接到漏极端子143(B)。
本文描述的各种实施例提供了几个优点。例如，在相关示例中，回蚀(例如，多晶硅回蚀)的深度通常可以约为300nm，并且需要两个CMP步骤，而在根据本公开的示例中可以将回蚀的深度减少至约170nm-300nm，并且可以使用单步CMP工艺。因此，本文的技术减少了CMP复杂性和时间。此外，通过选择具有与第一电介质层类似或等同的硬度/软度的第二电介质层，可以减少或避免CMP裂纹缺陷。
本文使用的“器件”或“半导体器件”泛指任何适当的器件，例如，存储电路、具有形成在半导体芯片上的存储电路的半导体芯片(或管芯)、具有形成在半导体晶圆上的多个半导体管芯的半导体晶圆、半导体芯片的堆叠层、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装等。
本文使用的“衬底”或“目标衬底”泛指根据本发明被处理的对象。衬底可以包括器件(尤其是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构，例如半导体晶圆、光罩或者在基础衬底结构上或覆盖在基础衬底结构上的层(例如，薄膜)。因而，衬底不限于图案化或非图案化的任何特定的基础结构、下层或上覆层，但是相反，可以将其设想为包括任何此类层或基础结构以及层和/或基础结构的任何组合。说明书可能引用特定类型的衬底，但是这只是出于说明性目的。
衬底可以是任何适当的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底可以是体晶圆或者外延层。
前文概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当认识到，他们可以容易地使用本公开作为基础，以用于设计或者修改用于执行与本文中介绍的实施例相同的目的和/或实现相同的优点的其他工艺和结构。本领域技术人员还应当认识到，这样的等价构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中做出各种改变、替换和更改。

Claims (23)

1.一种半导体器件，包括：
沟槽，所述沟槽形成在第一电介质层中；
沟槽填充物层，所述沟槽填充物层填充所述沟槽的一部分；
第一导电层，所述第一导电层在所述沟槽填充物层之上；
第二电介质层，所述第二电介质层在所述第一导电层之上，所述第二电介质层设置在所述沟槽中；以及
接触结构，所述接触结构被配置为通过所述第二电介质层中的孔连接到所述第一导电层。
2.根据权利要求1所述的半导体器件，其中，所述第一导电层包括在所述第二电介质层和所述沟槽填充物层之间的第一部分以及沿所述沟槽的侧壁设置的第二部分，所述第二部分在所述沟槽的所述侧壁和所述第二电介质层之间。
3.根据权利要求1所述的半导体器件，其中，所述第一导电层包括钨层或氮化钛层中的至少一个。
4.根据权利要求1所述的半导体器件，其中，所述第一电介质层和所述第二电介质层包括相同的材料。
5.根据权利要求1所述的半导体器件，还包括：
衬底；以及
交替的绝缘层和栅极层的堆叠层，所述交替的绝缘层和栅极层的堆叠层在所述第一电介质层和所述衬底之间，其中：
所述沟槽延伸穿过所述堆叠层并且将所述堆叠层划分成块。
6.根据权利要求5所述的半导体器件，还包括沿所述沟槽的侧壁的第二导电层，所述第二导电层设置在所述堆叠层和所述沟槽之间。
7.根据权利要求6所述的半导体器件，还包括：
第三电介质层，所述第三电介质层横向地位于所述沟槽和所述堆叠层之间，所述第三电介质层和所述第一电介质层包括相同的材料。
8.根据权利要求6所述的半导体器件，其中，所述第二导电层包括氮化钛。
9.根据权利要求1所述的半导体器件，还包括：
衬底；
交替的绝缘层和栅极层的堆叠层，所述交替的绝缘层和栅极层的堆叠层在所述第一电介质层和所述衬底之间；以及
多个沟道结构，所述多个沟道结构均垂直地穿过所述堆叠层延伸到所述衬底中。
10.根据权利要求9所述的半导体器件，其中：
所述多个沟道结构均包括延伸穿过所述堆叠层的沟道孔以及设置在所述沟道孔中的功能层、半导体层和第三电介质层，并且
所述沟槽填充物层设置在所述第三电介质层之上。
11.根据权利要求9所述的半导体器件，其中，所述沟槽填充物层包括掺杂的多晶硅。
12.一种半导体器件，包括：
交替的绝缘层和栅极层的堆叠层；
第一电介质层，所述第一电介质层在所述堆叠层之上；
沟槽，所述沟槽垂直地延伸穿过所述第一电介质层和所述堆叠层；
沟槽填充物层，所述沟槽填充物层填充所述沟槽的一部分；
第一导电层，所述第一导电层包括设置在所述沟槽填充物层之上的第一部分和沿所述沟槽的侧壁设置的第二部分；以及
第二电介质层，所述第二电介质层设置在所述沟槽中，所述第二电介质层与所述第一导电层的所述第二部分共面。
13.根据权利要求12所述的半导体器件，还包括被配置为通过所述第二电介质层中的孔连接到所述第一导电层的接触结构。
14.根据权利要求13所述的半导体器件，还包括设置在所述第一电介质层之上的帽盖绝缘层，其中，所述接触结构通过在所述帽盖绝缘层和所述第二电介质层中延伸的孔连接到所述第一导电层。
15.根据权利要求12所述的半导体器件，其中：
所述第一导电层包括钨或氮化钛中的至少一个，并且
所述第二电介质层包括氧化硅。
16.根据权利要求12所述的半导体器件，还包括：
第三电介质层，所述第三电介质层横向地位于所述沟槽和所述堆叠层之间，所述第三电介质层和所述第一电介质层包括相同的材料。
17.根据权利要求12所述的半导体器件，还包括：
第二导电层，所述第二导电层包括在所述堆叠层和所述沟槽之间的第一部分以及在所述沟槽填充物层和所述衬底之间的第二部分。
18.根据权利要求12所述的半导体器件，其中，所述第一导电层被放置在所述栅极层以上。
19.一种制作半导体器件的方法，所述方法包括：
在第一电介质层中形成沟槽；
用沟槽填充物层填充所述沟槽的一部分；
在所述沟槽填充物层之上形成导电层；
在所述第一导电层之上形成第二电介质层，所述第二电介质层设置在所述沟槽中；以及
形成被配置为通过所述第二电介质层中的孔连接到所述导电层的接触结构。
20.根据权利要求19所述的方法，其中，在所述沟槽填充物层之上形成所述导电层并且在所述沟槽填充物层之上形成所述第二电介质层包括：
在所述沟槽填充物层和所述第一电介质层之上沉积一种或多种导电材料；
在所述沟槽中并且在所述一种或多种导电材料之上沉积所述第二电介质层；以及
执行化学机械抛光(CMP)工艺，所述化学机械抛光(CMP)工艺去除所述第一电介质层上的所述第二电介质层以及所述一种或多种导电材料。
21.根据权利要求19所述的方法，其中，在所述第一电介质层中形成所述沟槽还包括：
在衬底之上形成交替的绝缘层和牺牲栅极层的堆叠层；
在所述堆叠层的核心区中形成沟道结构；
在所述堆叠层之上沉积所述第一电介质层；以及
在所述第一电介质层和所述堆叠层中形成所述沟槽。
22.根据权利要求21所述的方法，其中：
在所述沟槽填充物层之上形成所述导电层包括：用所述沟槽填充物层填充所述沟槽；对所述沟槽填充物层进行回蚀以形成凹陷；以及在所述凹陷中形成所述导电层。
23.根据权利要求19所述的方法，还包括：
在所述第一电介质层、所述导电层和所述第二电介质层之上沉积帽盖绝缘层，其中，所述孔还延伸穿过所述帽盖绝缘层；以及
形成被配置为通过所述孔连接到所述导电层的所述接触结构。
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