JP7352649B2 - 半導体プラグが堆積された三次元メモリデバイス及びその形成方法 - Google Patents

半導体プラグが堆積された三次元メモリデバイス及びその形成方法 Download PDF

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Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを改善することによって、より小さいサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセス及び製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
堆積された半導体プラグを有する３Ｄメモリデバイス及びその形成方法の実施形態が本明細書に開示される。
一例では、３Ｄメモリデバイスは、基板、メモリデッキ、及びメモリストリングを含む。メモリデッキは、基板上に複数の交互に配置された導体層及び誘電体層を含む。メモリストリングは、メモリデッキを垂直に貫通する。複数の交互に配置された導体層のうちの底部導体層及び誘電体層は、メモリストリングと交差して接触することができる。
別の例では、３Ｄメモリデバイスは、基板、メモリスタック、及びメモリストリングを含む。メモリスタックは、基板の上に複数の交互に配置された導体層及び誘電体層をそれぞれ有する複数のメモリデッキを含む。メモリストリングは、メモリスタックを垂直に貫通する複数のメモリサブストリングを含み、各メモリデッキは、それぞれのメモリサブストリングを有する。複数の交互に配置された導体層のうちの底部導体層及び誘電体層は、メモリストリングと交差して接触することができる。
さらに別の例では、３Ｄメモリデバイスを形成するための方法は、以下の工程を含む。まず、基板の上に底部犠牲層を形成する。複数の交互に配置された犠牲層及び誘電体層を有する誘電体デッキが、底部犠牲層の上に形成される。次いで、誘電体デッキ及び底部犠牲層を貫通して、基板に接触するメモリストリングが形成される。誘電体デッキ及び底部犠牲層を貫通して基板に接触する支持ピラーが形成される。さらに、底部犠牲層は、誘電体デッキと基板との間の底部誘電体層に置き換えられる。次いで、誘電体デッキを通って基板内に延在するソース構造体が形成される。
さらなる例では、３Ｄメモリデバイスを形成するための方法は、以下の工程を含む。まず、基板の上に底部犠牲層を形成する。複数の第１の交互に配置された犠牲層及び誘電体層を有する第１の誘電体デッキが、底部犠牲層の上に形成される。第１のメモリストリングが、第１の誘電体デッキ及び底部犠牲層を貫通し、基板に接触して形成される。次いで、複数の第２の交互に配置された犠牲層及び誘電体層を有する第２の誘電体デッキが、第１の誘電体デッキの上に形成される。第２のメモリストリングは、第２の誘電体デッキを貫通し、第１のメモリストリングと導電的に接続して形成される。底部犠牲層は、第１の誘電体デッキと基板との間の底部誘電体層と置き換えられる。次いで、複数の第１の犠牲層及び第２の犠牲層を複数の導体と置き換えて、第１のメモリデッキ及び第２のメモリデッキを形成する。ソース構造体が、第１のメモリデッキ及び第２のメモリデッキを通って基板内に延在して形成される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成及び使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスの様々な段階における例示的な３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、メモリストリングを形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートを示す。
本開示の実施形態について、添付の図面を参照しながら説明する。
特定の構成及び配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神及び範囲から逸脱することなく、他の構成及び配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、又は特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ又は複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語も、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
本開示における「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、及び「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間の特徴又は層を有する何かの「上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」は何かの「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間の特徴又は層を有さない何かの「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」（すなわち、何かの上に直接）であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、又はパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。代替で、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、又は下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一又は不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、又は上面と底面との間の任意の対の水平面の間に位置することができる。層は、水平方向、垂直方向、及び／又はテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つ又は複数の層を含むことができ、及び／又はその上、それより上、及び／又はその下に１つ又は複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ又は複数の導体及び接触層（相互接続線及び／又はビアコンタクトが形成される）並びに１つ又は複数の誘電体層を含むことができる。
本明細書で使用される場合、「名目／名目上」という用語は、製品又はプロセスの設計段階中に設定される、構成要素又はプロセス動作の特性又はパラメータの所望の又は目標の値を、所望の値より上及び／又は下の値の範囲と共に指す。値の範囲は、製造プロセス又は公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、又は±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直方向に配向されたストリング（本明細書ではメモリストリングなどの「メモリストリング」と呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどのいくつかの３Ｄメモリデバイスでは、半導体プラグは通常、メモリストリングの一端に形成される。半導体プラグは、それを取り囲むように形成されたゲート導体層と組み合わされると、トランジスタのチャネルとして作用する。９６以上のレベルを有するなどの高度な技術を有する３Ｄ ＮＡＮＤメモリデバイスを製造する際には、半導体プラグの上の下方デッキ内の下方チャネルホールを充填する犠牲層（例えば、ポリシリコン）の除去を必要とするデュアルデッキアーキテクチャが通常使用される。半導体プラグは、チャネルホールの下部の基板上に半導体（例えば、シリコン）をエピタキシャル成長させることにより形成された選択エピタキシャル成長（ＳＥＧ）構造であることが多い。ＳＥＧ構造は、メモリストリングが形成されるとき、メモリストリングの半導体チャネル及び基板内の重いＰウェルに導電的に接続される。３Ｄメモリデバイスの「消去」動作は、ファウラーノルドハイム（ＦＮ）トンネリングに基づく。
ＳＥＧ構造の製造は、３Ｄメモリデバイスにおいて問題を引き起こす可能性がある。例えば、ＳＥＧ構造の厚さは、チャネルホールのエッチングプロファイル及びＳＥＧ構造の成長条件などの要因のために、異なるメモリストリング内で変化し得る。ＳＥＧ構造の成長は、チャネルホール及び／又は支持ピラーホールのパターンローディングの影響を受けやすい可能性がある。これらは、メモリストリングの閾値電圧を変化させる可能性がある。また、ＳＥＧ構造の形成前にチャネルホールの底部をエッチングして基板を露出させることは、チャネルホール及びチャネルホールの側壁に堆積された層に損傷を引き起こす可能性がある。隣接するメモリデッキ内の半導体チャネルが正確に位置合わせされていない場合、３Ｄメモリデバイスが互いに積み重ねられた２つ以上のメモリデッキを有する場合、損傷はさらに悪化する可能性がある。すなわち、ＳＥＧ構造を有するマルチデッキメモリデバイスは、ＳＥＧ構造の形成中にチャネルホールの側壁への損傷を回避又は低減するために、隣接するメモリデッキ内の半導体チャネルが高い位置合わせ精度（例えば、小さな上から下へのデッキオーバーレイ）を有することをしばしば必要とする。
ＳＥＧ構造によって引き起こされるこのような問題を回避するために、いくつかの３Ｄメモリデバイスは「ＳＥＧフリー」構造を有する。これらのメモリデバイスでは、半導体チャネルの下部は、メモリデッキと基板との間に埋め込まれたソース線に導電的に接続されることが多い。３Ｄメモリデバイスの「消去」動作は、主に多数キャリアのゲート誘起ドレインリーク（すなわち、ＧＩＤＬ）電流誘起消去に基づく。半導体チャネル（例えば、穴）内の多数キャリアの移動性は、ソース線内の少数キャリア（例えば、電子）の影響を受ける可能性があり、半導体チャネルによって形成されたメモリセルにおける「消去」動作の速度を遅くする。２つ以上のメモリデッキが互いに積層される３Ｄメモリデバイスでは、速度は単一のスタックメモリデバイスと比較してさらに遅くなり得る。
本開示による様々な実施形態は、メモリストリングと基板内の重いウェルとの間の接続を維持しながら、ＳＥＧのない（すなわち、「ＳＥＧフリー」構造）３Ｄメモリデバイスを提供する。本開示の３Ｄメモリデバイスは、メモリストリングの下部にＳＥＧ構造を有さなくてもよい。代わりに、３Ｄメモリデバイスは、チャネルホールの底部に半導体材料を堆積させることによって形成された半導体プラグを含む。半導体プラグを形成するために、メモリデッキと基板との間に底部犠牲層を形成することができる。チャネルホールが形成された後に、底部犠牲層にプラグ開口を形成して基板を露出させることができる。半導体材料をプラグ開口内に堆積させることができ、底部犠牲層の残りを適切な誘電体材料で置き換えることができる。半導体プラグの上面は、半導体チャネルに接触し、底部選択ゲート電極として機能することができるメモリデッキの底部導体層の上面よりも低くすることができる。支持ピラーは、半導体チャネルとは別個に（例えば、別個の製造プロセスにおいて）形成することができる。
開示された構造及び方法は、既存の構造及び方法を超えるいくつかの利点を有することができる。例えば、底部選択ゲート誘電体層として機能する底部誘電体層は、底部犠牲層（例えば、エッチング停止層）を誘電体層に変換するか、又は底部犠牲層を誘電体層と置き換えることによって形成することができる。これにより、半導体プラグ製造中のチャネルホールへのダメージ（例えば、プラグ開口のエッチングによって引き起こされる）を最小限に抑えることができ、より均一な厚さの半導体プラグを形成することができるため、メモリセルの閾値電圧の均一性が向上する。複数のメモリデッキを有する３Ｄメモリデバイスの場合、隣接するメモリデッキの半導体チャネル間の位置合わせのオーバーレイ制御がより容易になり得る。開示された構造及び方法を使用することにより、半導体チャネルを基板内の重いウェルに接続することができ、一方、「消去」動作はＦＮトンネリングに基づくことができ、「消去」動作の速度を維持する。
図１は、本開示のいくつかの実施形態による、メモリデバイス１００（例えば、３Ｄメモリデバイス）の断面図を示す。メモリデバイス１００は、複数のメモリデッキを含むメモリスタック１０４を含むことができる。説明を容易にするために、２つのメモリデッキ１０４Ａ及び１０４Ｂが図１に示され説明されている。図２Ａ～図２Ｉは、本開示のいくつかの実施形態による、１つのメモリデッキ（例えば、１０４Ａ）の製造プロセスを示す。図３は、本開示のいくつかの実施形態による、メモリデッキ（例えば、１０４Ａ）内に半導体プラグを有するメモリストリングの製造プロセスを示す。図４Ａは、本開示のいくつかの実施形態による、図２Ａ～図２Ｉに示される製造プロセスのフローチャートである。図４Ｂは、本開示のいくつかの実施形態による、デュアルデッキメモリデバイス（例えば、メモリデバイス１００）を形成するための製造プロセスのフローチャートを示す。
図１に示すように、メモリデバイス１００は、基板１０２と、基板１０２の上の底部誘電体層１１８と、底部誘電体層１１８の上のメモリスタック１０４とを含む。メモリデッキ１０４は、基板１０２の上面に垂直な方向（例えば、垂直方向又はｚ方向）に沿って互いに積層された２つのメモリデッキ１０４Ａ（例えば、下方メモリデッキ）及び１０４Ｂ（例えば、上方メモリデッキ）を含むことができる。各メモリデッキ（例えば、１０４Ａ又は１０４Ｂ）は、基板１０２の上面に平行な方向（例えば、横方向又はｘ－ｙ平面）に沿って延在する複数の交互に配置された誘電体層１１０ａ及び導体層１１０ｂを含むことができる。底部誘電体層１１８の厚さ（例えば、垂直方向に沿って）は、約１０ｎｍ～約５０ｎｍ、例えば２０ｎｍ～５０ｎｍであってもよい（例えば、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍなど、これらの値のいずれかによる下端で境界付けられた任意の範囲、又はこれらの値のいずれか２つによって定義された任意の範囲）。
メモリデッキ１０４は、メモリストリング１０８に導電的に接続された、基板１０２の上部に重ドープ領域、例えば、重いＰウェル（図１には示さず）を含む、各々がメモリスタック１０４及び底部誘電体層１１８を垂直に貫通して基板１０２に接続する複数のメモリストリング１０８を含むことができる。メモリストリング１０８は、各々がそれぞれのメモリデッキ（例えば、１０４Ａ及び１０４Ｂ）を貫通する複数（例えば、２）のメモリサブストリング（例えば、１０８－１及び１０８－２）を含むことができる。隣接するメモリサブストリング（例えば、１０８－１及び１０８－２）は、垂直方向（例えば、メモリストリング１０８の延在方向）に沿って位置合わせされてもよく、金属又はドープ半導体材料（例えば、ポリシリコン）などの導電性材料を含むチャネルプラグ１０８ｆによって導電的に接続され得る。メモリストリング１０８は、メモリストリング１０８の上部に上部チャネルプラグ１１２、上部チャネルプラグ１１２内に上部ドープ領域１１４、及びメモリストリング１０８の下部に半導体プラグ１０８ｇを含むことができる。上部チャネルプラグ１１２及び上部ドープ領域１１４は、周辺デバイスなどの他のデバイス／回路への導電性接続を形成することができる。半導体プラグ１０８ｇは、基板１０２内の重ドープ領域への導電性接続を形成することができる。メモリストリング１０８は、メモリストリング１０８の側壁から中心に順次配置された、ブロッキング層１０８ａ、メモリ層１０８ｂ、トンネル層１０８ｃ、半導体層１０８ｄ（例えば、半導体チャネル１０８ｄとも呼ばれる）、及び誘電体コア１０８ｅを含むチャネル構造を含むことができる。メモリデバイス１００が動作しているときのキャリア輸送のために、半導体プラグ１０８ｇ及び上部チャネルプラグ１１２に導電的に接続された半導体チャネル（図示せず）を半導体層内に形成することができる。
メモリデッキ１０４はまた、メモリスタック１０４及び底部誘電体層１１８を通って基板１０２内に垂直に貫通するソース構造体１０６を含むことができる。ソース構造体１０６は、ドープ半導体領域１０６ａと、メモリスタック１０４を貫通し、導体層１１０ｂを覆う絶縁構造体１０６ｂと、及び絶縁構造体１０６ｂ内に延在し、ドープ半導体領域１０６ａに導電的に接続されるソース導体１０６ｃとを含むことができる。ソース構造体１０６はまた、他のデバイス／回路（例えば、周辺デバイス）に導電的に接続するためのソース導体１０６ｃの上部にソースプラグ１１６を含むことができる。
メモリデバイス１００は、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイス及びメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスの場合、製造は、周辺デバイス処理とメモリアレイデバイス処理との畳み込みに起因する追加の制限に遭遇する。例えば、メモリアレイデバイス（例えば、メモリストリング）の製造は、同じ基板上に形成された又は形成される周辺デバイスに関連付けられたサーマルバジェットによって制約される。
あるいは、メモリデバイス１００は、非モノリシック３Ｄメモリデバイスの一部とすることができ、そこでは、構成要素（例えば、周辺デバイス及びメモリアレイデバイス）を異なる基板上に別々に形成し、次いで、例えば対面方式で接合することができる。いくつかの実施形態では、メモリアレイデバイス基板（例えば、基板１０２）は、接合された非モノリシック３Ｄメモリデバイスの基板のままであり、周辺デバイス（図示しないが、例えば、ページバッファ、デコーダ、及びラッチなど、メモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号周辺回路を含む）は、反転され、ハイブリッド接合のためにメモリアレイデバイス（例えば、メモリストリング）に向かって下を向く。いくつかの実施形態では、メモリアレイデバイス基板（例えば、基板１０２）が反転され、ハイブリッド接合のために周辺デバイス（図示せず）に向かって下向きになり、その結果、接合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスの上にあることが理解される。メモリアレイデバイス基板（例えば、基板１０２）は、薄くされた基板（接合された非モノリシック３Ｄメモリデバイスの基板ではない）とすることができ、非モノリシック３Ｄメモリデバイスのバックエンド（ＢＥＯＬ）相互接続は、薄くされたメモリアレイデバイス基板の裏面に形成することができる。
基板１０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、又は任意の他の適切な材料を含むことができる。いくつかの実施形態では、基板１０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、又はそれらの任意の組み合わせによって薄くされた、薄くされた基板（例えば、半導体層）である。いくつかの実施形態では、基板１０２は、基板１０２の上部で、メモリストリング１０８に接触するドープシリコンを含む重いＰウェルなどの重ドープ領域を含む。
いくつかの実施形態では、メモリデバイス１００は、メモリセルが基板１０２の上に垂直に延在するメモリストリング１０８（例えば、メモリストリング）のアレイの形態で設けられるＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、それぞれが導体層１１０ｂ及び誘電体層１１０ａを含む複数の対（本明細書では「導体／誘電体層の対」と呼ばれる）を貫通するメモリストリング１０８を含むことができる。積層された導体／誘電体層の対は、本明細書では「メモリデッキ」１０４とも呼ばれる。メモリスタック１０４内の導体／誘電体層の対の数（例えば、３２、６４、９６、又は１２８）は、メモリデバイス１００内のメモリセルの数を決定する。メモリスタック１０４は、複数の交互に配置された導体層１１０ｂ及び誘電体層１１０ａを含むことができる。メモリスタック１０４内の導体層１１０ｂ及び誘電体層１１０ａは、垂直方向に交互にすることができる。導体層１１０ｂは、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。誘電体層１１０ａは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。下方メモリデッキ１０４Ａ及び上方メモリデッキ１０４Ｂの各々における導体／誘電体層の対の数は、同じであっても異なっていてもよい。
図１に示すように、メモリストリング１０８は、メモリスタック１０４を垂直に貫通するチャネル構造を含むことができる。チャネル構造は、半導体材料（複数可）（例えば、半導体チャネル１０８ｄとして）及び誘電体材料（複数可）（例えば、ブロッキング層１０８ａ、メモリ層１０８ｂ、及びトンネル層１０８ｃとして）で充填されたチャネルホールを含むことができる。いくつかの実施形態では、半導体チャネル１０８ｄは、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。チャネル構造の残りの空間は、酸化ケイ素などの誘電体材料を含む誘電体コア１０８ｅで部分的又は完全に充填することができる。チャネル構造は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、誘電体コア１０８ｅ、半導体チャネル１０８ｄ、トンネル層１０８ｃ、メモリ層１０８ｂ、及びブロッキング層１０８ａは、この順序でピラーの中心から外面に向かって半径方向に配置される。トンネル層１０８ｃは、酸化ケイ素、酸窒化ケイ素、又はそれらの任意の組み合わせを含むことができる。メモリ層１０８ｂは、窒化ケイ素、酸窒化ケイ素、シリコン、又はそれらの任意の組み合わせを含むことができる。ブロッキング層１０８ａは、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、又はそれらの任意の組み合わせを含むことができる。一例では、トンネル層１０８ｃ／メモリ層１０８ｂ／ブロッキング層１０８ａは、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態では、メモリスタック１０４内の導体層１１０ｂ（各々がワード線の一部である）は、メモリストリング１０８内のメモリセルのゲート導体として機能する。導体層１１０ｂは、複数のメモリセルの複数の制御ゲートを含むことができ、メモリスタック１０４の縁部で終了するワード線として横方向に延在することができる（例えば、メモリスタック１０４の階段構造において）。いくつかの実施形態では、メモリストリング１０８内のメモリセルトランジスタは、Ｗから作製されたゲート導体（すなわち、チャネル構造に当接する導体層１１０ｂの一部）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）又はタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）、高ｋ誘電体材料から作製されたゲート誘電体層（図示せず）、及びポリシリコンを含むチャネル構造を含む。いくつかの実施形態では、底部導体層１１０ｂ（例えば、基板１０２に最も近い導体層１１０ｂ）は、底部選択ゲートとして機能することができ、チャネル構造（例えば、メモリストリング１０８）と交差して接触することができる。
いくつかの実施形態では、メモリストリング１０８は、メモリストリング１０８の下部（例えば、下端）に半導体プラグ１０８ｇをさらに含む。本明細書で使用される場合、構成要素（例えば、メモリストリング１０８）の「上端」は、ｙ方向に基板１０２からより遠い端部であり、構成要素（例えば、メモリストリング１０８）の「下端」は、基板１０２がメモリデバイス１００の最下面に位置決めされるときｙ方向に基板１０２により近い端部である。半導体プラグ１０８ｇは、基板１０２上に任意の適切な方向に堆積されるポリシリコンなどの半導体材料を含むことができる。いくつかの実施形態では、半導体プラグ１０８ｇはアモルファスシリコンを含むことが理解される。いくつかの実施形態では、半導体プラグ１０８ｇの上面は、例えば垂直方向に沿って、底部導体層１１０ｂの上面よりも低い。半導体プラグ１０８ｇは、メモリストリング１０８のソース選択ゲートによって制御されるチャネルとして機能することができる。いくつかの実施形態では、導体層１１０ｂ（例えば、底部導体層１１０ｂ）はメモリストリング１０８と交差し、メモリストリング１０８に接触する。
いくつかの実施形態では、メモリストリング１０８は、メモリストリング１０８の上部に（例えば、上端に）上部チャネルプラグ１１２をさらに含む。上部チャネルプラグ１１２は、半導体チャネル１０８ｄの上端に接触することができる。上部チャネルプラグ１１２は、半導体材料（例えば、ポリシリコン）又は導電性材料（例えば、金属）を含むことができる。いくつかの実施形態では、上部チャネルプラグ１１２は、接着層としてのＴｉ／ＴｉＮ又はＴａ／ＴａＮ及び導体としてのタングステンで充填された開口を含む。メモリデバイス１００の製造中にチャネル構造の上端を覆うことによって、上部チャネルプラグ１１２は、酸化ケイ素及び窒化ケイ素などのチャネル構造に充填された誘電体のエッチングを防止するエッチング停止層として機能することができる。いくつかの実施形態では、上部チャネルプラグ１１２は、メモリストリング１０８のドレインとしても機能する。いくつかの実施形態では、上部チャネルプラグ１１２がポリシリコンを含む場合、導電性を高めるために上部ドープ領域１１４が上部チャネルプラグ１１２内に形成される。
図１に示すように、ソース構造体１０６は、メモリスタック１０４を垂直に貫通し、基板１０２に導電的に接続されてもよい。ドープ半導体領域１０６ａは、重ドープ領域／ウェル（例えば、図示されていない基板１０２内の重いＰウェル）に導電的に接続され得るので、ソース導体１０６ｃは、メモリストリング１０８に導電的に接続され得る。ソース導体１０６ｃは、Ｗ、Ｃｏ、Ａｌ、Ｃｕ、ポリシリコン、及び／又はケイ化物などの任意の適切な導電性材料を含むことができる。絶縁構造体１０６ｂは、酸化ケイ素などの任意の適切な誘電体材料を含むことができる。いくつかの実施形態では、ソース導体１０６ｃがポリシリコンを含む場合、ソース導体１０６ｃの上部にソースプラグ１１６（例えば、ドープ領域）が形成されて、他のデバイス／回路とのソース導体１０６ｃの導電性を高める。
図２Ａ～図２Ｉは、下方メモリデッキを形成するための例示的な製造プロセスを示し、図３は、図２Ａ～図２Ｉに示す構造で「ＳＥＧフリー」半導体プラグを有するメモリストリングを形成するための例示的な製造プロセスを示す。図４Ａは、下方メモリデッキを形成するための例示的な方法４００のフローチャートを示す。図４Ｂは、メモリデバイス１００を形成するための例示的な方法４５０のフローチャートを示す。ここで、製造プロセスを、図２Ａ～図２Ｉ及び図３に示す構造を考慮して説明する。方法４００及び４５０に示される工程は網羅的ではなく、図示された工程のいずれかの前、後、又は間に他の工程も実行できることが理解される。さらに、工程のいくつかは、同時に、又は図２Ａ～図２Ｉ、図３、図４Ａ及び図４Ｂに示す順序とは異なる順序で実行されてもよい。
図４Ａに示すように、プロセスの開始時に、底部犠牲層が基板の上に形成され、誘電体デッキが底部犠牲層の上に形成される。誘電体デッキは、複数の交互に配置された犠牲層及び誘電体層を含む（工程４０２及び工程４０４）。図２Ａ～図２Ｃは、対応する構造を示す。
図２Ａに示すように、基板２０２の上に初期底部犠牲層２０６を形成することができ、初期底部犠牲層２０６の上に初期誘電体デッキ２０４を形成することができる。いくつかの実施形態では、基板２０２は、基板２０２の上部などに複数のドープされたウェルを含むシリコン基板とすることができる。例えば、ドープされたウェルは、図２Ａに示すように、重いＰウェル（ＨＶＰＷ）、深いＮウェル（ＤＮＷ）、及び重いＮウェル（ＨＶＮＷ）を含むことができる。いくつかの実施形態では、ＨＶＰＷは、誘電体デッキ内に形成されるその後形成されたメモリストリングの下に配置される。いくつかの実施形態では、ドープされたウェルは、基板２０２上のそれぞれのイオン注入プロセスによって形成することができる。
いくつかの実施形態では、初期底部犠牲層２０６は、初期誘電体デッキ２０４の犠牲層の材料とは異なる適切な材料を含む。初期底部犠牲層２０６の材料は、初期誘電体デッキ２０４よりも十分に高いエッチング選択性を有することができる。いくつかの実施形態では、初期底部犠牲層２０６は、初期誘電体デッキ２０４のエッチングを停止するためのエッチング停止層として機能する。いくつかの実施形態では、初期底部犠牲層２０６は、Ｗ、Ｃｏ、Ａｌ、及びＣｕのうちの１つ又は複数を含む。初期底部犠牲層２０６は、スパッタリング、電子ビーム蒸着、化学気相成長（ＣＶＤ）、及び／又は物理気相成長（ＰＶＤ）などの任意の適切な堆積プロセスによって形成することができる。随意に、初期底部犠牲層２０６を平坦化して（例えば、リセスエッチング及び／又は化学機械研磨（ＣＭＰ）により）、その上に形成される初期誘電体デッキ２０４のための望ましい平坦を確保することができる。
初期誘電体デッキ２０４は、第１の複数の交互に配置された初期誘電体層２１０ａ及び初期犠牲層２１０ｂを含むことができる。初期犠牲層２１０ｂ及びそのそれぞれの初期誘電体層２１０ａ（例えば、その上又は下の誘電体層２１０ａ）は、本明細書では共に「初期誘電体層対」と呼ぶことができる。代替で、初期誘電体層２１０ａ及び初期犠牲層２１０ｂを初期底部犠牲層２０６上に堆積させて、初期誘電体デッキ２０４を形成することができる。いくつかの実施形態では、各初期誘電体層２１０ａは酸化ケイ素の層を含み、各初期犠牲層２１０ｂは窒化ケイ素の層を含む。いくつかの実施形態では、各初期誘電体層２１０ａ及び各初期犠牲層２１０ｂは、垂直方向に沿って名目上同じ厚さを有する。初期底部犠牲層２０６の厚さは、同様又は同様の範囲（例えば、１０ｎｍ～７０ｎｍ）であってもよい。いくつかの実施形態では、初期誘電体層２１０ａ、初期犠牲層２１０ｂ、及び初期底部犠牲層２０６の厚さは、名目上同じ厚さを有してもよい。初期誘電体デッキ２０４は、ＣＶＤ、ＰＶＤ、原子層堆積（ＡＬＤ）、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって形成することができる。いくつかの実施形態では、初期底部犠牲層２０６及び初期誘電体デッキ２０４は、基板２０２上のＨＶＰＷの領域を覆う。
図２Ｂに示すように、誘電体デッキ２１４を初期底部犠牲層２０６の上に形成することができる。誘電体デッキ２１４は、例えば、垂直方向及び横方向に沿って初期誘電体層対を繰り返しエッチングすることによって形成することができる。いくつかの実施形態では、初期誘電体デッキ２０４の上面の上にエッチングマスク、例えばフォトレジスト層（図示せず）をパターニングすることができる。エッチングマスクは、横方向（例えば、横方向／ｘ－ｙ平面に平行な様々な方向に沿って）及び垂直方向に繰り返しトリミング（例えば、エッチング）して、初期誘電体デッキ２０４の一部を露出させることができる。適切な等方性エッチングプロセス（例えば、ウェットエッチング）を実行して、様々な方向に沿って初期誘電体デッキ２０４の露出部分を繰り返し除去することができる。いくつかの実施形態では、初期底部犠牲層２０６は、初期誘電体デッキ２０４のエッチング速度が初期底部犠牲層２０６のエッチング速度よりも十分に速くなるように、エッチング停止層として機能する。初期誘電体デッキ２０４のエッチングが完了すると、誘電体デッキ２１４を初期底部犠牲層２０６の上に形成することができる。いくつかの実施形態では、誘電体デッキ２１４は階段構造を含む。初期誘電体層対をエッチングして、各々が誘電体層２２０ａ及び犠牲層２２０ｂを含む誘電体層対を形成することができる。
図２Ｃに示すように、誘電体デッキ２１４によって露出された初期底部犠牲層２０６の一部を除去して、底部犠牲層２１６を形成し、基板２０２を露出させることができる。初期底部犠牲層２０６の露出部分の除去は、ウェットエッチング又はウェットクリーンプロセスなどの任意の適切なエッチングプロセスを含むことができる。次いで、誘電体充填材料を基板２０２及び誘電体デッキ２１４の上に堆積させ、平坦化して誘電体充填構造体２２２を形成することができる。
再び図４Ａを参照すると、メモリストリングが形成される。メモリストリングは、誘電体デッキ及び底部犠牲層を貫通し、基板に接触する（工程４０６）。図２Ｄ及び図２Ｅは、対応する構造を示す。
図２Ｄに示すように、誘電体デッキ２１４を貫通するように複数の開口２３０（例えば、チャネルホール）を形成して底部犠牲層２１６を露出させることができ、開口２３０の側壁の上にブロッキング材料の層２３０ａ、メモリ材料の層２３０ｂ、トンネル材料の層２３０ｃ、及び半導体材料の層２３０ｄを順次堆積させることができる。底部犠牲層２１６はエッチング停止層として機能するので、開口２３０の底面は底部犠牲層２１６を露出させることができる。開口２３０は、誘電体デッキ２１４の上の開口２３０に対応する領域を露出させるパターン化エッチングマスクを使用する適切なエッチングプロセスによって形成することができる。いくつかの実施形態では、エッチングプロセスはドライエッチングを含む。ブロッキング材料の層２３０ａ、メモリ材料の層２３０ｂ、トンネル材料の層２３０ｃ、及び半導体材料の層２３０ｄの層を堆積させるために、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、及び／又はスパッタリングなどの任意の適切な堆積プロセスを実行することができる。
図２Ｅに示すように、メモリストリング２４０は、開口２３０と、開口２３０内に堆積されたチャネル形成層（例えば、２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄ）とから形成することができる。メモリストリング２４０は、側壁から開口２３０の中心に向かって順次配置されたブロッキング層２４０ａ、メモリ層２４０ｂ、トンネル層２４０ｃ、半導体層２４０ｄ、及び誘電体コア２４０ｅを含むことができる。メモリストリング２４０はまた、これらの層の上にあり、これらの層に導電的に接続されたチャネルプラグ２４０ｆと、メモリストリング２４０の底部にあり、これらの層及び基板２０２に導電的に接続された半導体プラグ２４０ｇとを含むことができる。いくつかの実施形態では、メモリストリング２４０は、メモリサブストリング１０８－１と同様又は同じである。メモリストリング２４０の製造プロセスは、図３を参照して以下に詳細に説明される。
再び図４Ａを参照すると、支持ピラーが形成される。支持ピラーは、誘電体デッキ及び底部犠牲層を貫通して基板に接触する（工程４０８）。図２Ｆ及び図２Ｇは、対応する構造を示す。
図２Ｆに示すように、複数の支持ピラー２５２は、誘電体デッキ２１４、誘電体充填構造体２２２及び底部誘電体層２１６を貫通して基板２０２に接触するように形成される。支持ピラー２５２は、誘電体デッキ２１４、誘電体充填構造体２２２、及び底部誘電体層２１６を貫通して基板２０２を露出させるピラーホールと、ピラーホールに充填されたピラー材料（例えば、酸化ケイ素などの誘電体材料）とを含む。いくつかの実施形態では、支持ピラー２５２の横方向寸法（例えば、直径）は、メモリストリング２４０の横方向寸法（例えば、直径）よりも小さい。支持ピラー２５２は、ピラーホールに対応する領域を露出させるパターン化エッチングマスクを使用して適切なエッチングプロセス（例えば、ドライエッチング）を実行することによって形成することができる。いくつかの実施形態では、初期スリット構造２５６は、ピラーホールを形成することと同じエッチングプロセスによって形成される。初期スリット構造２５６は、誘電体デッキ２１４、誘電体充填構造体２２２及び底部誘電体層２１６を貫通して基板２０２を露出させることができる。適切な誘電体材料を堆積させて、ＣＶＤ、ＰＶＤ、及び／又はＡＬＤなどの任意の適切な堆積プロセスでピラーホールを充填することができる。ピラー充填誘電体材料２５４の層は、初期スリット構造２５６の底面及び側壁の上並びに誘電体デッキ２１４上に堆積させることができる。
再び図４Ａを参照すると、底部犠牲層は、誘電体デッキと基板との間にある初期底部誘電体層と置き換えられる（工程４１０）。図２Ｇは、対応する構造を示す。
図２Ｇに示すように、初期スリット構造２５６の側壁上及び底面上のピラー充填誘電体材料２５４の一部を除去して、基板２０２及び底部誘電体層２１６の残りの部分（すなわち、初期スリット構造２５６の形成から保持された底部誘電体層２１６の一部）を露出させることができる。次いで、底部誘電体層２１６の残りの部分を除去することができる。誘電体デッキ２１４と基板２０２との間に初期底部誘電体層２６６を形成することができる。いくつかの実施形態では、初期底部誘電体層２６６は、誘電体デッキ２１４と基板２０２との間の空間を充填し、初期スリット構造２５６の底部に層を形成する。
初期スリット構造２５６の側壁及び底面上のピラー充填誘電体材料２５４の一部は、誘電体デッキ２１４の上面を保護層で覆うことによって除去することができ、初期スリット構造２５６の側壁及び底面上のピラー充填誘電体材料２５４の一部を除去するために適切なエッチングプロセスを実行することができる。いくつかの実施形態では、保護層はポリマーを含み、エッチングプロセスはドライエッチングを含む。
適切なウェットエッチングを実行して、底部犠牲層２１６を除去することができる。いくつかの実施形態では、初期スリット構造２５６（又は誘電体デッキ２１４）の側壁に損傷がほとんど又は全く形成されないように、ウェットエッチングは、誘電体デッキ２１４及び支持ピラー２５２より底部犠牲層２１６に十分に高いエッチング選択性を有する。いくつかの実施形態では、支持ピラー２５２は、底部犠牲層２１６が除去された後、誘電体充填構造体２２２及び誘電体デッキ２１４を通って基板２０２に留まる。すなわち、支持ピラー２５２は、底部犠牲層２１６のエッチング中及びエッチング後に基板２０２上の誘電体デッキ２１４を支持することができる。
底部犠牲層２１６が除去された後、誘電体デッキ２１４と基板２０２との間に初期底部誘電体層２６６が形成される。初期底部誘電体層２６６は、「自然酸化物」法、「ｉｎ－ｓｉｔｕ水蒸気生成（ＩＳＳＧ）酸化」法、及びシラン酸化法のうちの１つ又は複数などの適切なプロセスで形成することができる。いくつかの実施形態では、自然酸化法は、底部犠牲層２１６の除去によって形成された空間が自然酸化物で充填されるまで、垂直方向に沿って基板２０２の自然酸化物（例えば、酸化ケイ素）を形成するために酸素ガス及び基板２０２を含む酸化プロセスを含む。いくつかの実施形態では、ＩＳＳＧ酸化方法は、底部犠牲層２１６の除去によって形成された空間まで垂直方向に沿って酸化ケイ素を形成するために、水素、酸素及び基板２０２の反応ガスを含む熱酸化プロセスを含む。いくつかの実施形態では、シラン酸化方法は、底部犠牲層２１６の除去によって形成された空間まで垂直方向に沿って酸化ケイ素を形成するためにシラン（ＳｉＨ４）及び酸素の反応ガスを含む熱酸化プロセスを含む。いくつかの実施形態では、初期底部誘電体層２６６は、基板２０２の上面に沿って誘電体デッキ２１４の下に延在してもよい。
再び図４Ａを参照すると、ソース構造体が誘電体デッキを貫通して基板内に形成される（工程４１２）。図２Ｈ及び図２Ｉは、対応する構造を示す。
図２Ｈに示すように、初期メモリデッキ２７４を形成することができる。初期メモリデッキ２７４は、初期メモリデッキ２７４を貫通し、初期底部誘電体層２６６を露出させるスリット構造２７６と、スリット構造２７６の側壁上に横方向に延在する複数の凹状導体層２７０ｂと、スリット構造２７６の下にあるＨＶＰＷの一部のドープ半導体領域２７８とを含むことができる。いくつかの実施形態では、誘電体デッキ２１４の犠牲層２２０ｂは、横方向に延在する複数の導体層と置き換えられ、スリット構造２７６は、初期スリット構造２５６内に露出した導体層にリセスエッチングを実行することによって形成することができる。いくつかの実施形態では、犠牲層２２０ｂを除去して初期スリット構造２５６の側壁に複数の横方向凹部を形成するため適切なエッチングプロセス（例えば、ウェットエッチング）が実行され、適切な堆積プロセス（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、及び／又はスパッタリング）が実行されて導電性材料を堆積させて横方向凹部を充填し、複数の導体層を形成する。導体層は、Ｗ、Ｃｏ、Ａｌ、及びＣｕのうちの１つ又は複数を含むことができる。いくつかの実施形態では、Ｔｉ及び／又はＴｉＮを含む接着層を、隣接する誘電体層２２０ａの間の導体層の堆積前に形成して、導体層と隣接する誘電体層２２０ｂとの間の接着性を高めることができる。導体層に対してリセスエッチングを実行して、複数の凹状導体層２７０ｂを形成することができる。
複数の凹状導体層２７０ｂ及びスリット構造２７６の側壁に当接する複数の凹部２７６ａは、初期スリット構造２５６の側壁に当接する誘電体デッキ２１４の導体層の一部をエッチングすることにより形成される。いくつかの実施形態では、初期スリット構造２５６の側壁に沿って導体層の一部を完全に除去し、側方凹部内の導体層の一部をさらにエッチングするために、初期スリット構造２５６を通して導体層にエッチャントを適用することによって凹部２７６ａが形成される。凹状導体層２７０ｂ、スリット構造２７６、及び初期メモリデッキ２７４を形成することができる。凹部２７６ａの寸法は、エッチングレート（例えば、エッチャントの温度及び濃度に基づく）及び／又はエッチング時間によって制御することができる。凹状導体層２７０ｂは、その後、メモリデバイス２００のゲート線として機能することができる。
ドープ半導体領域２７８は、凹状導体層２７０ｂの形成前又は形成後に、スリット構造２７６によって露出された初期底部誘電体層２６６の一部にイオン注入プロセスを実行することによって形成することができる。ドープ半導体領域２７８は、その後、囲まれたメモリストリング２４０の共通ソースとして機能することができる。ドープ半導体領域２７８は、ＨＶＰＷを介して囲まれたメモリストリング２４０に導電的に接続されてもよい。
図２Ｉに示すように、ソース構造体２８６がスリット構造２７６内に形成され、メモリデッキ２８４を形成することができる。ソース構造体２８６は、メモリスタックの凹状導体層２７０ｂを覆い、凹状導体層２７０ｂを電気的に分離するために、スリット構造２７６の側壁に沿った絶縁構造体２８６ｂ（例えば、スペーサ）を含むことができる。いくつかの実施形態では、絶縁構造体２８６ｂは、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを使用して、スリット構造２７６の側壁に沿って凹部２７６ａ内に誘電体材料が形成されることを含む。絶縁構造体２８６ｂは、酸化ケイ素及び窒化ケイ素などの誘電体材料の単一又は複合層を含むことができる。スリット構造２７６の側壁を覆うとともに、凹部２７６ａを絶縁構造体２８６ｂで充填することにより、メモリデッキ２８４の凹状導体層２７０ｂ（例えば、ゲート線）を絶縁構造体２８６ｂによって電気的に分離することができる。
ソース接点２８６ａは、絶縁構造体２８６ｂ内に、スリット構造２７６内の初期底部誘電体層２６６を貫通して形成される。ソース接点２８６ａは、ドープ半導体領域２７８と接触してもよく、ドープ半導体領域２７８を介して囲まれたメモリストリング２４０に導電的に接続されてもよい。適切なエッチングプロセス（例えば、ドライエッチング）を実行して、初期底部誘電体層２６６の一部を除去してドープ半導体領域２７８を露出させることができる。ソース接点２８６ａは、絶縁構造体２８６ｂの上に適切な導電性材料を堆積させることによって形成することができる。導電性材料は、限定はしないが、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを使用して、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ化物、又はそれらの任意の組み合わせを含むことができる。ソース接点２８６ａは、囲まれたメモリストリング２４０のチャネル構造に電気的に接続されたアレイ共通ソース（ＡＣＳ）接点として機能することができる。これにより、複数のメモリストリング２４０に囲まれたスリット構造２７６内に、絶縁構造体２８６ｂ及びソース接点２８６ａを含むソース構造体２８６を形成することができる。いくつかの実施形態では、平坦化プロセス（例えば、ＣＭＰ及び／又はリセスエッチング）を実行して、ソース接点２８６ａを形成する余分な導電性材料及び／又は絶縁構造体２８６ｂを形成する誘電体材料を除去することができる。絶縁キャップ層２８８は、メモリデッキ２８４の上に形成することができる。いくつかの実施形態では、絶縁キャップ層２８８は、メモリデッキ２８４の上に形成される他のデバイス／構造体（例えば、別のメモリデッキ）のための基部を提供する。
図３は、いくつかの実施形態による、半導体プラグ２４０ｇを有するメモリストリング２４０を形成するための工程Ａ～Ｈを示す。説明を容易にするために、トンネル材料及び半導体材料の層、すなわち２３０ｃ及び２３０ｄは、工程Ａ～Ｅにおいて単一の層として示されており、トンネル層２４０ｃ及び半導体層２４０ｄは、工程Ｆ～Ｈにおいて単一の層として示されている。いくつかの実施形態では、半導体材料２３０ｄの層はトンネル材料２３０ｃの層の上に堆積され、半導体層２４０ｄはトンネル層２４０ｃの上にある。
図３に示すように、工程Ａでは、チャネル形成層、例えば、ブロッキング材料の層２３０ａ、メモリ材料の層２３０ｂ、トンネル材料の層２３０ｃ、及び半導体材料の層２３０ｄを、誘電体デッキ２１４の開口２３０の側壁の上に順次堆積させることができる。工程Ｂでは、初期プラグ開口２３４ａは、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層（すなわち、２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄ）を貫通させて形成し、底部犠牲層２１６を露出させてもよい。適切なドライエッチングプロセスを実行して、チャネル形成層の一部を除去することができる。工程Ｃでは、プラグ開口２３４を形成することができる。プラグ開口２３４は、初期プラグ開口２３４ａを拡大又は拡張して、初期プラグ開口２３４ａを取り囲む材料を垂直方向及び横方向に除去することによって形成することができる。プラグ開口２３４は、底部犠牲層２１６を貫通することができ、底部犠牲層２１６の下のＨＶＰＷを露出させることができる。いくつかの実施形態では、適切なエッチングプロセス（例えば、ウェットエッチング）を実行して、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層（すなわち、２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄ）の下部、並びに初期プラグ開口２３４ａの下の底部犠牲層２１６の一部を除去する。エッチングプロセスは、初期プラグ開口２３４ａを取り囲む材料が、プラグ開口２３４の所望の寸法に達する、及び／又はＨＶＰＷが露出されるまで、垂直方向及び横方向に除去されるように、等方性であってよい。いくつかの実施形態では、プラグ開口２３４は、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層（すなわち、２３０ａ、２３０ｂ、２３０ｃ、及び２３０ｄ）の下にあり、基板２０２のＨＶＰＷを露出させる。いくつかの実施形態では、プラグ開口２３４の側壁は、ブロッキング材料の層２３０ａ内に横方向に拡張する。いくつかの実施形態では、プラグ開口２３４の上面は、初期底部犠牲層２１０ｂ（すなわち、底部犠牲層２１６の真上にあり、底部犠牲層２１６に接している犠牲層）の上面より下にある。工程Ｄでは、半導体材料（例えば、ポリシリコン）の別の層を半導体材料の層２３０ｄの上に堆積させ、プラグ開口２３４を充填することができる。半導体プラグ２４０ｇを形成することができる。任意の適切な堆積プロセス、例えばＣＶＤ、ＰＶＤ、ＡＬＤ、及び／又はスパッタリングを使用して、半導体プラグ２４０ｇを形成することができる。任意選択的に、堆積プロセスは、半導体プラグ２４０ｇに空隙２４６を形成することができる。半導体プラグ２４０ｇは、半導体材料の層２３０ｄ及びＨＶＰＷに導電的に接続されてもよい。
工程Ｅにおいて、ＣＶＤ、ＰＶＤ、ＡＬＤ、及び／又はスパッタリングなどの任意の適切な堆積方法を用いて、誘電体コア材料の層２３０ｅを堆積させて、開口２３０を充填することができる。工程Ｆにおいて、適切な平坦化プロセス（例えば、ＣＭＰ及び／又はリセスエッチング）を実行して、誘電体コア材料の層２３０ｅ、並びに半導体材料の層２３０ｄ及びトンネル材料の層２３０ｃを除去して、メモリ材料の層２３０ｂを露出させることができる。工程Ｇにおいて、メモリ材料、トンネル材料、半導体材料、及び誘電体コア材料の層（すなわち、２３０ｂ、２３０ｃ、２３０ｄ、及び２３０ｅ）の上部を、例えば適切なエッチングプロセス（例えば、ドライエッチング及び／又はウェットエッチング）によって除去してチャネルプラグ開口を形成することができ、導電性材料の層２３２を堆積させてチャネルプラグ開口を充填する。導電性材料の層２３２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、及び／又はスパッタリングなどの任意の適切な堆積方法を使用して堆積させることができる。次いで、メモリ材料、トンネル材料、半導体材料、及び誘電体コア材料のエッチングされた層（すなわち、２３０ｂ、２３０ｃ、２３０ｄ、及び２３０ｅ）は、メモリ層２４０ｂ、トンネル層２４０ｃ、半導体層２４０ｄ、及び誘電体コア２４０ｅを形成することができる。ブロッキング材料の層２３０ａは、ブロッキング層２４０ａを形成することができる。工程Ｈにおいて、平坦化プロセス（例えば、ＣＭＰ及び／又はリセスエッチング）を実行して誘電体デッキ２１４の上の導電性材料２３２の余分な部分を除去し、チャネルプラグ２４０ｆを形成することができる。ブロッキング層２４０ａ、メモリ層２４０ｂ、トンネル層２４０ｃ、半導体層２４０ｄ、チャネルプラグ２４０ｆ、及び半導体プラグ２４０ｇを含むメモリストリング２４０を形成することができる。絶縁材料の層を堆積されて、メモリストリング２４０を覆うことができる。平坦化プロセス（例えば、ＣＭＰ及び／又はリセスエッチング）を実行して、絶縁材料の余分な部分を除去し、誘電体デッキ２１４の上に絶縁キャップ層２４４を形成することができる。
図４Ｂは、いくつかの実施形態による、垂直方向に沿って積層する複数のメモリデッキを有する例示的な３Ｄメモリデバイス（例えば、メモリデバイス１００）を形成するためのフローチャートを示す。説明を容易にするために、下方メモリデッキ（例えば、第１のメモリデッキ）及び上方メモリデッキ（例えば、第２のメモリデッキ）を有するメモリデバイス１００の製造プロセスを例として説明する。図２Ａ～図２Ｉ及び図４Ａに記載された工程は、第１の誘電体デッキ２１４から下方メモリデッキ１０４Ａ（例えば、第１のメモリデッキ）を形成するための製造プロセスを示す。図４Ｂに記載された工程は、第２の誘電体デッキから上方メモリデッキ１０４Ｂ（例えば、第２のメモリデッキ）を形成するための製造プロセスを示す。上方メモリデッキの上により多くのメモリデッキを形成する工程は、下方及び上方メモリデッキを形成するプロセスと同様であるべきであり、ここでは繰り返さない。本明細書で使用する場合、下方及び上方メモリデッキは各々、メモリデバイス１００のメモリデッキと呼ぶことができ、各メモリデッキ内のメモリストリング（例えば、１０８－１及び１０８－２）は各々、メモリサブストリングと呼ぶことができる。
製造プロセスの開始時に、工程４５２及び４５４において、底部犠牲層を基板の上に形成することができ、複数の交互に配置された犠牲層及び誘電体層を有する第１の誘電体デッキを底部犠牲層の上に形成することができる。製造プロセスは、図２Ａ～図２Ｃに示す製造プロセスと同様又は同じであり得る。いくつかの実施形態では、第１の誘電体デッキが製造されて、続いて第１のメモリデッキ１０４Ａを形成する。工程４５６において、第１の誘電体デッキ及び底部犠牲層を貫通し、基板に接触する第１のメモリストリングを形成することができる。製造プロセスは、図２Ｄ～図２Ｅ及び図３に示す製造プロセスと同様又は同じであり得る。いくつかの実施形態では、第１のメモリストリング（例えば、メモリサブストリング）は、メモリサブストリング１０８－１に対応し、上部にあるチャネルプラグ（例えば、１０８ｆ）と、下部にあり、基板に導電的に接続された半導体プラグ１０８ｇと、半導体プラグ１０８ｇ及びチャネルプラグ１０８ｆに導電的に接続された半導体チャネルとを含む。
工程４５８において、複数の第２の交互に配置された犠牲層及び誘電体層を有する第２の誘電体デッキを、第１の誘電体デッキの上に形成することができる。第２の誘電体デッキの形成は、第１の誘電体デッキの形成と同じ又は同様であり得る。いくつかの実施形態では、第２の誘電体デッキが製造されて、続いて第２のメモリデッキ１０４Ｂを形成する。工程４６０において、第２の誘電体デッキを貫通し、第１のメモリストリングに接続する第２のメモリストリングを形成することができる。いくつかの実施形態では、第２のメモリストリングは、垂直方向に沿ってメモリサブストリング１０８－１と位置合わせされるメモリサブストリング１０８－２に対応する。製造プロセスは、図２Ｄ～図２Ｅに示す製造プロセスと同様又は同じであり得る。図２Ｄ～図２Ｅに示す製造プロセスとは異なり、第２のメモリデッキ１０４Ｂには半導体プラグが形成されず、第２のメモリストリングの半導体チャネルは、第１のメモリストリングのチャネルプラグに導電的に接続される。
工程４６２において、底部犠牲層は、第１の誘電体デッキと基板との間の底部誘電体層と置き換えることができる。製造プロセスは、図２Ｆ～図２Ｇに示す製造プロセスと同様又は同じであり得る。いくつかの実施形態では、例えば底部犠牲層の置換及びその後の工程のために、第１の誘電体デッキ及び第２の誘電体デッキを貫通する初期スリット構造を形成して基板を露出させる。工程４６４において、第１のメモリデッキ及び第２のメモリデッキを通って基板内に延在するソース構造体を形成することができる。いくつかの実施形態では、複数の第１の犠牲層及び第２の犠牲層は、ソース構造体の形成前に複数の導体層と置き換えられる。第１の誘電体デッキ及び第２の誘電体デッキは、それぞれ第１のメモリデッキ（例えば、１０４Ａ）及び第２のメモリデッキ（例えば、１０４Ｂ）を形成することができる。導体層、第１のメモリデッキ及び第２のメモリデッキ、並びにソース構造体を形成するための製造プロセスは、図２Ｈ～図２Ｉに示す製造プロセスと同様又は同じであり得る。いくつかの実施形態では、上部ドープ領域（例えば、１１４）及び／又はソースプラグ（例えば、１１６）は、適切なイオン注入及び／又はチャネルプラグ及びソース導体の凹部内の導電性材料の堆積によって、チャネルプラグ（例えば、１１２）及びソースプラグ１１６の上部にそれぞれ形成される。
いくつかの実施形態では、３Ｄメモリデバイスは、基板、メモリデッキ、及びメモリストリングを含む。メモリデッキは、基板上に複数の交互に配置された導体層及び誘電体層を含む。メモリストリングは、メモリデッキを垂直に貫通する。複数の交互に配置された導体層のうちの底部導体層及び誘電体層は、メモリストリングと交差して接触することができる。
いくつかの実施形態では、メモリストリングは、メモリストリングの下部で基板に接続された半導体プラグを含む。
いくつかの実施形態では、半導体プラグの上面は、底部導体層の上面よりも低い。
いくつかの実施形態では、半導体プラグは、堆積されたポリシリコンプラグである。
いくつかの実施形態では、メモリストリングは、メモリストリングの側壁に沿って、かつ半導体プラグに接触するようにメモリストリングに沿って延在する半導体チャネルを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリデッキと基板との間に底部誘電体層をさらに含む。半導体プラグは底部誘電体層内にあってもよく、底部誘電体層は約１０ｎｍ～約５０ｎｍの範囲の厚さを有する。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリデッキ及び底部誘電体層を貫通して基板に接触する支持ピラーをさらに含む。
いくつかの実施形態では、支持ピラーの横径はメモリストリングの横径よりも小さく、支持ピラーは酸化ケイ素で充填される。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリデッキを通って基板内に延在するソース構造体をさらに含む。ソース構造体は、基板内のドープ半導体領域と、ドープ半導体領域及び複数の導体層の上の絶縁構造体と、絶縁構造体内のソース導体とを含むことができる。ソース導体は、ドープ半導体領域を電気的に接続し、絶縁構造体によって複数の導体層から絶縁され得る。
いくつかの実施形態では、３Ｄメモリデバイスは、基板、メモリスタック、及びメモリストリングを含む。メモリスタックは、基板の上に複数の交互に配置された導体層及び誘電体層をそれぞれ有する複数のメモリデッキを含む。メモリストリングは、メモリスタックを垂直に貫通する複数のメモリサブストリングを含み、各メモリデッキは、それぞれのメモリサブストリングを有する。複数の交互に配置された導体層のうちの底部導体層及び誘電体層は、メモリストリングと交差して接触することができる。
いくつかの実施形態では、メモリストリングは、メモリストリングの下部で基板に接続された半導体プラグを含む。
いくつかの実施形態では、半導体プラグの上面は、底部導体層の上面よりも低い。
いくつかの実施形態では、半導体プラグは、堆積されたポリシリコンプラグを含む。
いくつかの実施形態では、メモリストリングは、メモリストリングの側壁に沿って、かつ半導体プラグに接触するようにメモリストリングに沿って延在する半導体チャネルを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタックと基板との間に底部誘電体層をさらに含む。半導体プラグは底部誘電体層内にあってもよく、底部誘電体層は約１０ｎｍ～約５０ｎｍの範囲の厚さを有する。
いくつかの実施形態では、隣接するメモリデッキのメモリサブストリングは、メモリストリングの延在方向に沿って互いに位置合わせされ、チャネルプラグによって接続され、チャネルプラグは導電性材料を有する。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタック及び底部誘電体層を通って基板内に延在するソース構造体をさらに含む。ソース構造体は、基板内のドープ半導体領域と、ドープ半導体領域及び複数の導体層の上の絶縁構造体と、絶縁構造体内のソース導体とを含むことができる。ソース導体は、ドープ半導体領域に電気的に接続され、絶縁構造体によって複数の導体層から絶縁され得る。
いくつかの実施形態では、３Ｄメモリデバイスを形成するための方法は、以下の工程を含む。まず、基板の上に底部犠牲層を形成する。複数の交互に配置された犠牲層及び誘電体層を有する誘電体デッキが、底部犠牲層の上に形成される。次いで、誘電体デッキ及び底部犠牲層を貫通して、基板に接触するメモリストリングが形成される。誘電体デッキ及び底部犠牲層を貫通して基板に接触する支持ピラーが形成される。さらに、底部犠牲層は、誘電体デッキと基板との間の底部誘電体層に置き換えられる。次いで、誘電体デッキを通って基板内に延在するソース構造体が形成される。
いくつかの実施形態では、底部犠牲層を形成することは、エッチング停止材料の層を基板上の誘電体デッキの上に堆積させることを含む。エッチング停止材料は、複数の犠牲層の材料とは異なっていてもよい。
いくつかの実施形態では、エッチング停止材料の層を堆積させることは、タングステン、コバルト、アルミニウム、又は銅のうちの少なくとも１つを堆積させることを含む。
いくつかの実施形態では、メモリストリングを形成することは、以下の工程を含む。まず、誘電体デッキを貫通して底部犠牲層を露出させる開口が形成される。開口の下部に半導体プラグが形成され、半導体プラグは底部犠牲層を貫通し、基板に接触する。開口の側壁に沿って延在し、半導体プラグに接触する半導体チャネルが形成される。次いで、チャネルプラグが半導体チャネルの上に半導体チャネルに接触して形成される。
いくつかの実施形態では、半導体プラグを形成すること及び半導体チャネルを形成することは、以下の工程を含む。まず、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層が、開口の側壁の上に順次堆積される。メモリ材料の層、トンネル材料の層、及び半導体材料の層の下に、底部犠牲層を貫通するプラグ開口が形成され、基板を露出させる。半導体材料の別の層は、プラグ開口を充填するために半導体材料の層の上に形成される。次いで、誘電体コア材料を堆積させて開口を充填する。誘電体デッキは、誘電体コア材料の層、半導体材料の層、トンネル材料の層、及びメモリ材料の層の上部を除去するために平坦化される。誘電体コア材料の層、半導体材料の層、トンネル材料の層、及びメモリ材料の層の上部を除去して、誘電体コア材料の層、半導体材料の層、トンネル材料の層、及びメモリ材料の層の上にチャネルプラグ開口を形成する。導電性材料の層を堆積させてチャネルプラグ開口を充填し、誘電体コア、半導体層、トンネル層、メモリ層、及びブロッキング層をそれぞれ形成する。次いで、導電性材料の層を平坦化してチャネルプラグを形成する。
いくつかの実施形態では、プラグ開口を形成することは、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層を貫通する初期プラグ開口を形成して底部犠牲層を露出させることを含む。初期プラグ開口の横方向寸法は、プラグ開口の横方向寸法よりも小さくてもよい。プラグ開口を形成することはまた、初期プラグ開口を拡大することによって、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層の下部、並びに底部犠牲層の一部を除去して、基板を露出させることを含み、したがって、プラグ開口は、メモリ材料の層、トンネル材料の層、及び半導体材料の層の下にあり、基板を露出させる。
いくつかの実施形態では、初期プラグ開口を形成することは、ドライエッチングプロセスを実行して、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層の一部を除去し、底部犠牲層を露出させることを含み、初期プラグ開口を拡大することは、ウェットエッチングプロセスを実行して、初期プラグ開口の横方向寸法及び垂直方向寸法を増大させることを含む。
いくつかの実施形態では、支持ピラーを形成することは、誘電体デッキ及び底部犠牲層を貫通するピラー開口を形成して基板を露出させることと、誘電体材料を堆積させてピラー開口を充填することとを含む。
いくつかの実施形態では、底部犠牲層を底部誘電体層と置き換えることは、ピラー開口を形成することと同じ工程で、誘電体デッキ及び底部犠牲層を貫通するスリット構造を形成し、基板を露出させることと、スリット構造の上に堆積させた誘電体材料を除去して底部犠牲層及び基板を露出させることと、底部犠牲層を除去することとを含む。底部犠牲層を置き換えることはまた、誘電体デッキと基板との間に底部誘電体層を形成することを含んでもよい。
いくつかの実施形態では、底部犠牲層の除去は、ウェットエッチングプロセスを含む。
いくつかの実施形態では、底部誘電体層の形成は、以下の工程のうちの少なくとも１つを含む。工程は、基板を酸化することによる基板の自然酸化物を含み、基板はシリコンを含む。別の工程は、酸素ガス及び水素ガスを使用してｉｎ－ｓｉｔｕ水蒸気生成酸化プロセスを実行することを含む。別の工程は、酸素ガス及びシランガスを使用してシラン酸化反応を実行することを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、スリット構造の上に堆積された誘電体材料を除去した後に、複数の犠牲層を複数の導体層と置き換えることをさらに含む。
いくつかの実施形態では、ソース構造体を形成することは、以下の工程を含む。まず、スリット構造の側壁に露出した複数の導体層に対してリセスエッチングを行う。イオン注入を実行して、スリット構造の底部及び底部誘電体層の下の基板内にドープ半導体領域を形成する。そして、スリット構造の側壁に露出した複数の導体層を覆うように絶縁構造体を形成する。底部誘電体層に底部開口を形成してドープ半導体領域を露出させる。次いで、絶縁構造体内に延在し、ドープ半導体領域に接触するソース導体が形成される。
いくつかの実施形態では、３Ｄメモリデバイスを形成するための方法は、以下の工程を含む。まず、基板の上に底部犠牲層を形成する。複数の第１の交互に配置された犠牲層及び誘電体層を有する第１の誘電体デッキが、底部犠牲層の上に形成される。第１のメモリストリングが、第１の誘電体デッキ及び底部犠牲層を貫通し、基板に接触して形成される。次いで、複数の第２の交互に配置された犠牲層及び誘電体層を有する第２の誘電体デッキが、第１の誘電体デッキの上に形成される。第２のメモリストリングは、第２の誘電体デッキを貫通し、第１のメモリストリングと導電的に接続して形成される。底部犠牲層は、第１の誘電体デッキと基板との間の底部誘電体層と置き換えられる。次いで、複数の第１の犠牲層及び第２の犠牲層を複数の導体と置き換えて、第１のメモリデッキ及び第２のメモリデッキを形成する。ソース構造体が、第１のメモリデッキ及び第２のメモリデッキを通って基板内に延在して形成される。
いくつかの実施形態では、底部犠牲層を形成することは、基板上の第１の誘電体デッキの上にエッチング停止材料の層を堆積させることを含む。エッチング停止材料は、複数の犠牲層の材料とは異なっていてもよい。
いくつかの実施形態では、エッチング停止材料の層を堆積させることは、タングステン、コバルト、アルミニウム、又は銅のうちの少なくとも１つを堆積させることを含む。
いくつかの実施形態では、第１のメモリストリングを形成することは、以下の工程を含む。第１の誘電体デッキを貫通する第１の開口を形成して底部犠牲層を露出させる。次いで、半導体プラグが第１の開口の下部に形成され、半導体プラグは底部犠牲層を貫通し、基板に接触する。次いで、第１の開口の側壁に沿って延在し、半導体プラグに接触する第１の半導体チャネルが形成される。第１の半導体チャネルの上に接触して第１のチャネルプラグが形成される。
いくつかの実施形態では、半導体プラグを形成すること及び第１の半導体チャネルを形成することは、以下の工程を含む。まず、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層が、第１の開口の側壁の上に順次堆積される。メモリ材料の層、トンネル材料の層、及び半導体材料の層の下に、底部犠牲層を貫通するプラグ開口が形成され、基板を露出させる。半導体材料の別の層は、プラグ開口を充填するために半導体材料の層の上に形成される。次いで、誘電体コア材料を堆積させて第１の開口を充填する。第１の誘電体デッキを平坦化して、誘電体コア材料の層、半導体材料の層、トンネル材料の層、及びメモリ材料の層の上部を除去する。誘電体コア材料の層、半導体材料の層、トンネル材料の層、及びメモリ材料の層の上部を除去して、誘電体コア材料の層、半導体材料の層、トンネル材料の層、及びメモリ材料の層の上にチャネルプラグ開口を形成する。導電性材料の層を堆積させてチャネルプラグ開口を充填し、誘電体コア、半導体層、トンネル層、メモリ層、及びブロッキング層をそれぞれ形成する。次いで、導電性材料の層を平坦化してチャネルプラグを形成する。
いくつかの実施形態では、プラグ開口を形成することは、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層を貫通する初期プラグ開口を形成して、底部犠牲層を露出させることを含み、初期プラグ開口の横方向寸法は、プラグ開口の横方向寸法よりも小さい。プラグ開口を形成することはまた、初期プラグ開口を拡張することによって、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層の下部、並びに底部犠牲層の一部を除去して基板を露出させることを含み、したがって、プラグ開口は、メモリ材料の層、トンネル材料の層、及び半導体材料の層の下にあり、基板を露出させる。
いくつかの実施形態では、第２の誘電体デッキを形成することは、第１の誘電体デッキの上に平坦化された絶縁キャップ層を形成することと、第１の誘電体デッキの上に複数の第２の交互に配置された犠牲層及び誘電体層を堆積させることとを含む。
いくつかの実施形態では、第２のメモリストリングを形成することは、第２の誘電体デッキを貫通する第２の開口を形成し、第１のチャネルプラグを露出させることと、第２の開口の側壁に沿って延在し、第１のチャネルプラグに接触する第２の半導体チャネルを形成することと、第２の半導体チャネルの上に第２の半導体チャネルに接触する第２のチャネルプラグを形成することとを含む。
いくつかの実施形態では、底部犠牲層を底部誘電体層と置き換えることは、第１の誘電体デッキ及び第２の誘電体デッキ並びに底部犠牲層を貫通するスリット構造を形成して基板を露出させることと、底部犠牲層を除去することと、第１の誘電体デッキと基板との間に底部誘電体層を形成することとを含む。
いくつかの実施形態では、底部犠牲層の除去は、ウェットエッチングプロセスを含む。
いくつかの実施形態では、底部誘電体層の形成は、以下の工程のうちの少なくとも１つを含む。１つの工程は、シリコンを有する基板を酸化することによって基板の自然酸化物を形成することを含む。別の動作は、水素ガス及び酸素ガスを使用してｉｎ－ｓｉｔｕ水蒸気生成酸化プロセスを実行することを含む。別の工程は、酸素ガス及びシランガスを使用してシラン酸化反応を実行することを含む。
いくつかの実施形態では、ソース構造体を形成することは、以下の工程を含む。まず、スリット構造の側壁に露出した複数の導体層に対してリセスエッチングを行う。イオン注入を実行して、スリット構造の底部の基板内にドープ半導体領域を形成する。そして、スリット構造の側壁に露出した複数の導体層を覆うように絶縁構造体を形成する。底部誘電体層に底部開口を形成してドープ半導体領域を露出させる。ソース導体は、絶縁構造体内に延在し、ドープ半導体領域に接触して形成される。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正及び／又は適合させることができる。したがって、そのような適合及び修正は、本明細書に提示された教示及びガイダンスに基づいて、開示された実施形態の均等物の意味及び範囲内にあることが意図されている。本明細書の表現又は用語は、本明細書の用語又は表現が教示及びガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能及びその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能及びそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要及び要約のセクションは、発明者によって企図される本開示のすべてではないが１つ又は複数の典型的な実施形態を記載することができ、したがって、本開示及び添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅及び範囲は、上述の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。

Claims (14)

  1. 三次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板上の複数の交互に配置された導体層及び誘電体層を含むメモリデッキと、
    前記メモリデッキを垂直に貫通するメモリストリングと、
    を備え、
    前記複数の交互に配置された導体層のうちの底部導体層及び誘電体層は、前記メモリストリングと交差し、前記メモリストリングに接触し、
    前記メモリストリングが、前記メモリストリングの下部で前記基板に接続された半導体プラグを備え、
    前記半導体プラグ全体が、前記基板の表面よりも上方に位置し、
    前記半導体プラグの上面は、前記底部導体層の上面よりも低く、
    前記半導体プラグは、堆積されたポリシリコンプラグである、三次元（３Ｄ）メモリデバイス。
  2. 前記メモリストリングが、前記メモリデッキを垂直に貫通した開口の側壁に沿って、かつ前記半導体プラグに接触するように前記メモリストリングに沿って延在する半導体チャネルを備える、請求項１に記載の３Ｄメモリデバイス。
  3. 前記メモリデッキと前記基板との間に底部誘電体層をさらに備え、前記半導体プラグは前記底部誘電体層内にあり、前記底部誘電体層は約１０ｎｍ～約５０ｎｍの範囲内の厚さを有する、請求項２に記載の３Ｄメモリデバイス。
  4. 前記メモリデッキ及び前記底部誘電体層を貫通して前記基板に接触する支持ピラーをさらに備える、請求項３に記載の３Ｄメモリデバイス。
  5. 前記支持ピラーの横径は、前記メモリストリングの横径よりも小さく、前記支持ピラーは酸化ケイ素で充填されている、請求項４に記載の３Ｄメモリデバイス。
  6. 三次元（３Ｄ）メモリデバイスであって、
    基板と、
    それぞれが前記基板の上に複数の交互に配置された導体層及び誘電体層を有する複数のメモリデッキを備えるメモリスタックと、
    それぞれのメモリサブストリングを各メモリデッキが有する、前記メモリスタックを垂直に貫通する複数のメモリサブストリングを有するメモリストリングと、
    を備え、
    前記複数の交互に配置された導体層のうちの底部導体層及び誘電体層は、前記メモリストリングと交差し、前記メモリストリングに接触し、
    前記メモリストリングが、前記メモリストリングの下部で前記基板に接続された半導体プラグを備え、
    前記半導体プラグ全体が、前記基板の表面よりも上方に位置し、
    前記半導体プラグの上面は、前記底部導体層の上面よりも低く、
    前記半導体プラグは、堆積されたポリシリコンプラグを含む、三次元（３Ｄ）メモリデバイス。
  7. 前記メモリストリングが、前記メモリデッキを垂直に貫通した開口の側壁に沿って、かつ前記半導体プラグに接触するように前記メモリストリングに沿って延在する半導体チャネルを備える、請求項６に記載の３Ｄメモリデバイス。
  8. 前記メモリスタックと前記基板との間に底部誘電体層をさらに備え、前記半導体プラグは前記底部誘電体層内にあり、前記底部誘電体層は約１０ｎｍ～約５０ｎｍの範囲内の厚さを有する、請求項７に記載の３Ｄメモリデバイス。
  9. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板の上に底部犠牲層を形成することと、
    前記底部犠牲層の上に複数の交互に配置された犠牲層及び誘電体層を含む誘電体デッキを形成することと、
    前記誘電体デッキ及び前記底部犠牲層を貫通し、前記基板に接触するメモリストリングを形成することと、
    前記誘電体デッキ及び前記底部犠牲層を貫通して前記基板に接触する支持ピラーを形成することと、
    前記底部犠牲層を前記誘電体デッキと前記基板との間の底部誘電体層と置き換えることと、
    前記誘電体デッキを通って前記基板内に延在するソース構造体を形成することと、を含む、方法。
  10. 前記底部犠牲層を形成することは、前記基板上の前記誘電体デッキの上にエッチング停止材料の層を堆積させることを含み、前記エッチング停止材料は、複数の犠牲層の材料とは異なり、前記エッチング停止材料の前記層を堆積させることが、タングステン、コバルト、アルミニウム、又は銅のうちの少なくとも１つを堆積させることを含む、請求項９に記載の方法。
  11. 前記メモリストリングを形成することは、
    前記誘電体デッキを貫通する開口を形成して前記底部犠牲層を露出させることと、
    前記開口の下部に半導体プラグを形成することであって、前記半導体プラグは、前記底部犠牲層を貫通し、前記基板に接触する、半導体プラグを形成することと、
    前記開口の側壁の上に前記基板に接触して、ブロッキング材料の層、メモリ材料の層、トンネル材料の層、及び半導体材料の層を順次堆積させることと、
    前記メモリ材料の前記層、前記トンネル材料の前記層、及び前記半導体材料の前記層の下に、前記底部犠牲層を貫通するプラグ開口を形成し、前記基板を露出させることと、
    前記半導体材料の前記層の上に前記半導体材料の別の層を堆積させて前記プラグ開口を充填することと、
    誘電体コア材料を堆積させて前記開口を充填することと、
    前記誘電体デッキを平坦化して、前記誘電体コア材料の層、前記半導体材料の前記層、前記トンネル材料の前記層、及び前記メモリ材料の前記層の上部を除去することと、
    前記誘電体コア材料の前記層、前記半導体材料の前記層、前記トンネル材料の前記層、及び前記メモリ材料の前記層の上部を除去して、前記誘電体コア材料の前記層、前記半導体材料の前記層、前記トンネル材料の前記層、及び前記メモリ材料の前記層の上にチャネルプラグ開口を形成することと、
    導電性材料の層を堆積させて、前記チャネルプラグ開口を充填し、それぞれ誘電体コア、半導体層、トンネル層、メモリ層、及びブロッキング層を形成することと、
    前記導電性材料の層を平坦化して前記チャネルプラグを形成することと、を含む、請求項９に記載の方法。
  12. 前記プラグ開口を形成することは、
    ドライエッチングプロセスを実行し、前記ブロッキング材料の前記層、前記メモリ材料の前記層、前記トンネル材料の前記層、及び前記半導体材料の前記層の一部を除去して前記底部犠牲層を露出させ、前記ブロッキング材料の前記層、前記メモリ材料の前記層、前記トンネル材料の前記層、及び前記半導体材料の前記層を貫通する初期プラグ開口を形成して前記底部犠牲層を露出させることであって、前記初期プラグ開口の横方向寸法は、前記プラグ開口の横方向寸法よりも小さい、ドライエッチングプロセスを実行することと、
    ウェットエッチングプロセスを実行し、前記初期プラグ開口の前記横方向寸法及び垂直方向寸法を増加させ、前記ブロッキング材料の前記層、前記メモリ材料の前記層、前記トンネル材料の前記層、及び前記半導体材料の前記層の下部、並びに前記底部犠牲層の一部を除去して前記基板を露出させ、したがって、前記プラグ開口が前記メモリ材料の前記層、前記トンネル材料の前記層、及び前記半導体材料の前記層の下にあり、前記基板を露出させることと、
    を含む、請求項１１に記載の方法。
  13. 前記底部犠牲層を底部誘電体層と置き換えることは、
    ピラー開口を形成することと同じ工程で、前記誘電体デッキ及び前記底部犠牲層を貫通するスリット構造を形成し、前記基板を露出させることと、
    前記スリット構造の上に堆積された誘電体材料を除去して、前記底部犠牲層及び前記基板を露出させることと、
    前記底部犠牲層を除去することと、
    前記誘電体デッキと前記基板との間に底部誘電体層を形成することと、を含む、請求項９に記載の方法。
  14. 前記底部犠牲層の前記除去が、ウェットエッチングプロセスを含み、
    前記底部誘電体層の形成は、
    シリコンを含む前記基板を酸化することによって前記基板の自然酸化物を形成することと、
    酸素ガス及び水素ガスを使用してｉｎ－ｓｉｔｕ水蒸気生成酸化プロセスを実行することと、
    酸素ガス及びシランガスを使用してシラン酸化反応を実行することと、のうちの少なくとも１つを含む、請求項１３に記載の方法。
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