CN111883426B - 一种刻蚀方法以及三维存储器 - Google Patents

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Abstract

本发明实施例公开了一种刻蚀方法以及三维存储器，其中，所述方法包括：提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层；刻蚀所述帽盖层，以在所述帽盖层内形成第一开口，所述第一开口的顶端具有第一开口尺寸；在所述半导体结构上具有掩膜层，所述掩膜层内具有与所述第一开口对应设置的第二开口，所述第二开口的底端具有第二开口尺寸；所述第二开口尺寸小于所述第一开口尺寸；采用干法刻蚀工艺，沿所述第二开口和所述第一开口刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口加深的第三开口。

Description

一种刻蚀方法以及三维存储器
技术领域
本发明涉及半导体技术领域，尤其涉及一种刻蚀方法以及三维存储器。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
在3D NAND存储器的制备工艺中，深孔刻蚀和深槽刻蚀是一道非常重要的工艺，工艺流程为先刻蚀硬掩膜层，再深孔或深槽刻蚀。刻蚀形成的深孔或深槽的侧壁形貌直接影响后续工艺的进行；如果刻蚀工艺不能按照预期要求进行，将有可能影响最终制备的存储器件的工作性能。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种刻蚀方法以及三维存储器。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种刻蚀方法，所述方法包括：
提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层；
刻蚀所述帽盖层，以在所述帽盖层内形成第一开口，所述第一开口的顶端具有第一开口尺寸；
在所述半导体结构上具有掩膜层，所述掩膜层内具有与所述第一开口对应设置的第二开口，所述第二开口的底端具有第二开口尺寸；所述第二开口尺寸小于所述第一开口尺寸；
采用干法刻蚀工艺，沿所述第二开口和所述第一开口刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口加深的第三开口。
上述方案中，所述方法具体包括：
在刻蚀所述帽盖层前，在所述半导体结构上形成所述掩膜层；
刻蚀所述掩膜层，以形成所述第二开口；
所述刻蚀所述帽盖层，包括：通过所述第二开口刻蚀所述帽盖层，以在所述帽盖层内形成所述第一开口。
上述方案中，所述刻蚀所述帽盖层，采用湿法刻蚀工艺执行。
上述方案中，所述方法具体包括：
在刻蚀所述帽盖层后，在所述半导体结构上形成所述掩膜层，所述掩膜层覆盖所述第一开口；
刻蚀所述掩膜层，以在所述掩膜层上与所述第一开口对应的位置处形成所述第二开口。
上述方案中，所述第一开口的底端位于所述帽盖层内。
上述方案中，所述掩膜层包括硬掩膜层，所述硬掩膜层的材料包括无定型碳。
上述方案中，所述帽盖层为氧化硅层。
上述方案中，所述半导体结构还包括位于所述帽盖层下方的叠层结构，所述叠层结构包括交替层叠的介质层和牺牲层；所述帽盖层的厚度大于所述介质层的厚度；所述帽盖层的厚度大于所述牺牲层的厚度。
上述方案中，所述第三开口为孔形或沟槽形。
本发明实施例还提供了一种三维存储器，包括：衬底、位于所述衬底上的堆叠结构、位于所述堆叠结构上的帽盖层、以及贯穿所述帽盖层和所述堆叠结构的开口；
所述开口在所述帽盖层内任意位置处的开口尺寸大于在所述堆叠结构内任意位置处的开口尺寸。
本发明实施例所提供的刻蚀方法以及三维存储器，其中，所述方法包括：提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层；刻蚀所述帽盖层，以在所述帽盖层内形成第一开口，所述第一开口的顶端具有第一开口尺寸；在所述半导体结构上具有掩膜层，所述掩膜层内具有与所述第一开口对应设置的第二开口，所述第二开口的底端具有第二开口尺寸；所述第二开口尺寸小于所述第一开口尺寸；采用干法刻蚀工艺，沿所述第二开口和所述第一开口刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口加深的第三开口。如此，通过在执行干法刻蚀工艺以形成深入所述半导体结构内的所述第三开口之前，先在所述帽盖层内形成一具有较大开口尺寸的第一开口，从而在干法刻蚀工艺中，减弱甚至避免离子溅射对所述半导体结构顶部侧壁的轰击，保证了刻蚀工艺沿所需方向进行，形成的所述第三开口的侧壁形貌符合预期要求。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1a至1c为相关技术中刻蚀工艺进行过程中器件的结构剖面示意图；
图2为相关技术中形成的一种可能的侧壁形貌的放大示意图；
图3为相关技术中形成的另一种可能的侧壁形貌的放大示意图；
图4a和4b为相关技术中形成的开口结构的侧壁形貌的电镜图；
图5为本发明实施例提供的刻蚀方法的流程示意图；
图6a至6e为本发明实施例一提供的刻蚀方法在执行过程中的器件结构剖面示意图；
图7a至7f为本发明实施例二提供的刻蚀方法在执行过程中的器件结构剖面示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在3D NAND存储器的制备工艺中，需要用到深孔刻蚀(如刻蚀形成沟道通孔CH)和深槽刻蚀(如刻蚀形成栅缝隙GLS)。在实际刻蚀过程中，深孔或深槽的顶部区域因为离子溅射的原因容易造成侧壁弯曲(bow)，一旦弯曲的关键尺寸(CD)过大，将会造成孔与孔或槽与槽之间连通，并且不便于填充。
图1a至1c为相关技术中刻蚀工艺进行过程中器件的结构剖面示意图。实现，如图1a所示，提供待刻蚀的半导体结构，所述半导体结构可以包括衬底10以及依次位于所述衬底10上的叠层结构11和帽盖层113。为了形成贯穿所述叠层结构11、暴露所述衬底10的深孔或深槽，需要在所述帽盖层113上形成硬掩膜层12。在所述硬掩膜层12上还可以包括其他有利于刻蚀工艺进行的层结构，例如SiON层13、减反射层14等，这里不展开描述。在所述硬掩膜层12上形成图案化的光刻胶(PR)层15。接下来，请参考图1b，以所述图案化的PR层15为掩膜，刻蚀所述硬掩膜层12，以在所述硬掩膜层12内形成开口，所述开口暴露出所述帽盖层113。接下来，请参考图1c，以所述硬掩膜层12为掩膜，依次刻蚀所述帽盖层113和所述叠层结构11，以形成贯穿所述叠层结构11暴露出所述衬底10的深孔或深槽。
为了方便描述，下文一些位置处将采用“开口”概括所述深孔或所述深槽。
然而，在实际刻蚀过程中，刻蚀形成的开口在顶部位置处常常出现颈缩的现象。这里，可以参考图4a和4b中刻蚀形成的开口结构的侧壁形貌的电镜图。如图所示，开口的侧壁在顶部出现弯曲，开口的尺寸在顶部缩小。下面，分析产生这一现象的原因：刻蚀形成所述开口通常采用干法刻蚀工艺执行，在干法刻蚀工艺中，刻蚀离子的运动方向将直接影响刻蚀工艺的进行方向；作为刻蚀工艺进行的掩膜，所述硬掩膜层12往往具有较大的厚度，刻蚀离子在碰撞所述硬掩膜层12的侧壁时容易发生溅射，导致刻蚀离子的运动方向发生改变，从而造成非预期的刻蚀结果。
应当理解，在理想状态下，期望刻蚀离子的运动方向与硬掩膜层12中开口的侧壁的延伸方向相平行，即二者方向均垂直于衬底平面方向。然而，实际工艺中，一方面，刻蚀离子的运动方向可能发生倾斜；另一方面，硬掩膜层12中形成的开口具有顶部开口尺寸大于底部开口尺寸的形貌，即所述侧壁沿逐渐收紧的趋势倾斜；在这两方面的影响下，刻蚀离子的运动方向与硬掩膜层12中开口的侧壁的延伸方向难以实现完全平行。
图2和图3分别示出了两种可能的侧壁形貌。如图2所示，刻蚀离子沿垂直衬底平面的方向入射，碰撞到硬掩膜层12中开口的侧壁后，运动方向发生改变，撞击帽盖层113的侧壁。如果帽盖层113的侧壁均会受到这种碰撞，在帽盖层113中也能形成开口尺寸均匀的深孔或深槽；但在实际情况中，帽盖层113的顶部侧壁会受到硬掩膜层12的保护(图中虚线三角形区域被硬掩膜层保护住)，不容易被刻蚀，所以最终会在顶部形成一个缩口，不利于后续工艺的进行。图3示出了刻蚀离子沿不期望的偏斜方向入射的情形，如图所示，因为离子溅射的原因，最终造成开口的顶部区域侧壁弯曲(Bow)，一旦弯曲尺寸过大，会造成开口与开口之间的连通，导致产品良率下降；并且，即使弯曲尺寸在可接受的范围内，也会对后续开口内部的填充工艺造成影响。
深孔的顶部CD通常由硬掩膜层的底部CD大小决定。目前，通常使用增大硬掩膜层整体CD的方法来达到增大底部CD的效果，从而增大深孔的顶部CD。但是这种方法的缺点在于硬掩膜层的底部CD增大同时，其顶部CD同比例增大，造成顶部硬掩膜层损伤，不利于刻蚀工艺的进行。因此，本领域中丞需一种解决深开口(深孔或深槽)顶部缩口的方法。
基于此，本发明实施例提供了一种刻蚀方法；具体请参见图5。如图所示，所述方法包括以下步骤：
步骤501、提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层；
步骤502、刻蚀所述帽盖层，以在所述帽盖层内形成第一开口，所述第一开口的顶端具有第一开口尺寸；
步骤503、在所述半导体结构上具有掩膜层，所述掩膜层内具有与所述第一开口对应设置的第二开口，所述第二开口的底端具有第二开口尺寸；所述第二开口尺寸小于所述第一开口尺寸；采用干法刻蚀工艺，沿所述第二开口和所述第一开口刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口加深的第三开口。
应当理解，本发明实施例中，通过在执行干法刻蚀工艺以形成深入所述半导体结构内的所述第三开口之前，先在所述帽盖层内形成一具有较大开口尺寸的第一开口，从而在干法刻蚀工艺中，减弱甚至避免离子溅射对所述半导体结构顶部侧壁的轰击，保证了刻蚀工艺沿所需方向进行，形成的所述第三开口的侧壁形貌符合预期要求。
下面，结合6a至6e所对应的实施例一提供的刻蚀方法在执行过程中的器件结构剖面示意图，对本发明实施例提供的刻蚀方法作进一步详细的说明。
首先，请参考图6a。提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层613。
这里，所述半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。
所述半导体结构具体可以包括衬底(图中未示出)以及依次位于所述衬底上的叠层结构61和所述帽盖层613。
所述衬底例如为半导体衬底，其可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅晶圆。
所述叠层结构61位于所述帽盖层613的下方。在一些相关技术中，也可以认为所述帽盖层属于叠层结构的一部分；在本发明实施例中，为了对刻蚀过程进行更为清晰的描述，将二者区分开来。所述叠层结构61具体指包括若干交替层叠的介质层和牺牲层的结构；如图6a所示，所述叠层结构61包括若干交替层叠的介质层611和牺牲层612。所述介质层611的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料；在一实施例中，所述介质层611为二氧化硅层(SiO2)。所述牺牲层612，也可以称作伪栅极层，其材料包括但不限于硅氮化物(SiN)；在后续工艺中，去除所述牺牲层612，在所述牺牲层612的位置填充栅极金属，形成栅极层。在一实施例中，所述介质层611的材料为SiO2，所述牺牲层612的材料为SiN，从而形成的所述叠层结构61为NO叠层。
在所述叠层结构61上形成所述帽盖层613。
所述帽盖层613的厚度大于所述介质层611的厚度；所述帽盖层613的厚度大于所述牺牲层612的厚度。
在一具体实施例中，所述帽盖层613为氧化硅层。所述帽盖层613的材料可以与所述介质层611的材料相同，但所述帽盖层613的厚度与所述介质层611的厚度不同，所述帽盖层613的作用与所述介质层611的作用不同；所述帽盖层613的厚度较厚；所述帽盖层613覆盖NO叠层，为刻蚀工艺和/或平坦化工艺提供辅助作用；所述介质层611作为栅极间的介电层。
在本实施例中，在所述半导体结构上具有掩膜层、所述掩膜层内具有与所述第一开口对应设置的第二开口，将通过图6b和6c所对应的步骤实现。
请参考图6b。在所述半导体结构上形成掩膜层62。
这里，所述掩膜层62包括硬掩膜层，所述硬掩膜层的材料包括无定型碳。在具体应用中，所述掩膜层62可以为科迪亚克(Kodiak)无定型碳层。在所述掩膜层62上还可以依次包括SiON层、减反射层等(图中未示出)。
为了在所述掩膜层62上形成所述第二开口，可以先在所述掩膜层62上形成一层PR层，并通过曝光、显影形成图案化的PR层63。应当理解，在PR层63与掩膜层62之间可以包括上述SiON层和减反射层。
接下来，请参考图6c。刻蚀所述掩膜层62，以形成第二开口652。
这里，将以所述PR层63为掩膜，刻蚀所述掩膜层62，以将所述PR层63上的图案转移到所述掩膜层62上，形成第二开口652。
所述第二开口652的底端具有第二开口尺寸。
由于刻蚀工艺影响，所述第二开口652的顶端开口(上开口)尺寸大于底端开口(下开口)尺寸。
所述第二开口652可以暴露出所述帽盖层613；并且，可以在所述帽盖层613中形成一定的刻蚀深度。
刻蚀所述掩膜层62具体可以采用干法刻蚀工艺执行。
接下来，请参考图6d。刻蚀所述帽盖层613，以在所述帽盖层613内形成第一开口651，所述第一开口651的顶端具有第一开口尺寸。所述第二开口尺寸小于所述第一开口尺寸。
所述刻蚀所述帽盖层613，包括：通过所述第二开口652刻蚀所述帽盖层613，以在所述帽盖层613内形成所述第一开口651。
所述刻蚀所述帽盖层613，具体可以采用湿法刻蚀工艺执行。在实际工艺中，在硬掩膜层62刻蚀之后，采用含有HF的湿法刻蚀剂进行底部刻蚀，从而达到增大第一开口651的开口尺寸(增大后续形成的深孔或深槽的顶部尺寸)的作用。
在此次刻蚀工艺中，所述第一开口651的底端位于所述帽盖层613内。即，所述刻蚀工艺终止于所述帽盖层613内，所述第一开口651不暴露所述叠层结构61。
接下来，请参考图6e。采用干法刻蚀工艺，沿所述第二开口652和所述第一开口651刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口651加深的第三开口653。
这里，所述第三开口653基本垂直于衬底平面。
所述第三开口653是在所述第一开口651的基础上加深形成的，因而，形成的所述第三开口653应当理解为包含了原第一开口651。
由于在较深的第三开口653的刻蚀工艺前，对顶部帽盖层613进行了第一开口尺寸(大尺寸)的预先刻蚀，从而减弱了第三开口653刻蚀时，离子溅射对顶部侧壁的轰击，得到符合预期的开口形貌。通过本实施例提供的方法，得到的所述第三开口653在所述帽盖层613内任意位置处的开口尺寸大于在所述叠层结构61(后续工艺中牺牲层612将被栅极材料取代，从而形成堆叠结构)内任意位置处的开口尺寸。
本申请实施例适用于深孔刻蚀或深槽刻蚀。所述第三开口653可以为孔形或沟槽形；应当理解，所述第三开口653也可以为其它任何可能形状。
通过本发明实施例提供的刻蚀方法，可以有效的增大深孔或深槽的顶部CD，减弱离子溅射轰击；并且增大了最上层特征尺寸和最下层特征尺寸的比值(B/T ratio)，增大后续工艺窗口，对深孔或深槽底部的制成有很大帮助；此外，选择性对指定区域进行优化，有利于之后工艺的加工和器件的电学性能。
应当说明的是，所述半导体结构可以为三维存储器的一部分，具体例如为3D NAND存储器的一部分；所述刻蚀方法可以应用于三维存储器的制备工艺中。
图7a至7f为本发明实施例二提供的刻蚀方法在执行过程中的器件结构剖面示意图。本发明实施例二与上述实施例一的区别主要在于，提供以下结构的步骤不同：在所述半导体结构上具有掩膜层、所述掩膜层内具有与所述第一开口对应设置的第二开口。因此，实施例二提供的刻蚀方法中的其它步骤可以参考实施例一，这里不再赘述。
首先，请参考图7a。提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层713。
所述半导体结构具体可以包括衬底(图中未示出)以及依次位于所述衬底上的叠层结构71和所述帽盖层713。所述叠层结构71具体可以包括若干交替层叠的介质层711和牺牲层712。
接下来，请参考图7b。刻蚀所述帽盖层713，以在所述帽盖层713内形成第一开口751，所述第一开口751的顶端具有第一开口尺寸。
为了在所述帽盖层713上形成所述第一开口751，可以先在所述帽盖层713上形成一层PR层，并通过曝光、显影形成图案化的PR层73。
所述刻蚀所述帽盖层713，具体可以采用干法刻蚀工艺执行，例如反应离子刻蚀或高密度等离子体刻蚀等。在其他一些实施例中，也不排除采用湿法刻蚀工艺执行刻蚀所述帽盖层713的步骤的情况。
接下来，请参考图7c。在刻蚀所述帽盖层713后，在所述半导体结构上形成所述掩膜层72，所述掩膜层72覆盖所述第一开口751；刻蚀所述掩膜层72，以在所述掩膜层72上与所述第一开口751对应的位置处形成所述第二开口752。
所述第二开口752的底端具有第二开口尺寸；所述第二开口尺寸小于所述第一开口尺寸。实际工艺中，可以通过控制所述第二开口752的顶端开口尺寸而实现。
由于刻蚀工艺影响，所述第二开口752的顶端开口(上开口)尺寸大于底端开口(下开口)尺寸。
所述第二开口752形成在与所述第一开口751对应的位置处，可以理解为，所述第二开口752与所述第一开口751是在不同的结构层上形成的，即二者在半导体结构的高度方向上的形成位置不同；但是，在不同的结构层上的形成位置是一致的。具体地，所述第二开口752与所述第一开口751在半导体结构的下表面的垂直投影至少部分重合。进一步地，所述第二开口752的底端位于所述第一开口751的顶端内；更进一步地，所述第二开口752的中心轴与所述第一开口751的中心轴对准。在实际工艺中，可以通过控制两次刻蚀工艺中掩膜的定位，使得第二开口752的中心轴与所述第一开口751的中心轴对准。
这里，所述掩膜层72覆盖所述第一开口751，可以具体包括所述掩膜层72部分填充在所述第一开口751内，具体可以参考图7e。接下来，在刻蚀所述掩膜层72，形成所述第二开口752时，再次打开所述第一开口751，暴露出所述帽盖层713。此时，所述第一开口751的侧壁可能还有残留的部分掩膜层材料，具体可以参考图7f。应当说明的是，图7f中为了清晰示意出第一开口751的侧壁上覆盖的残留掩膜层材料，其中各结构的相对尺寸可能与实际不符，侧壁上的掩膜层材料的厚度可能被放大。在后续形成第三开口的干法刻蚀工艺中，侧壁上的掩膜层材料将被消耗掉。
接下来，请参考图7d。采用干法刻蚀工艺，沿所述第二开口752和所述第一开口751刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口751加深的第三开口753。
通过本发明实施例提供的刻蚀方法，可以有效的增大深孔或深槽的顶部CD，减弱离子溅射轰击；并且增大了最上层特征尺寸和最下层特征尺寸的比值(B/T ratio)，增大后续工艺窗口，对深孔或深槽底部的制成有很大帮助；此外，选择性对指定区域进行优化，有利于之后工艺的加工和器件的电学性能。
本发明实施例还提供了一种三维存储器，包括：衬底、位于所述衬底上的堆叠结构、位于所述堆叠结构上的帽盖层、以及贯穿所述帽盖层和所述堆叠结构的开口；所述开口在所述帽盖层内任意位置处的开口尺寸大于在所述堆叠结构内任意位置处的开口尺寸。
本发明实施例提供的三维存储器可以通过上述刻蚀方法实施例中的步骤制备形成；其中，所述“开口”对应于上述方法实施例中的“第三开口”。所述开口可以为三维存储器中的沟道通孔或者栅线隔槽。
需要说明的是，本发明提供的三维存储器实施例与刻蚀方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种刻蚀方法，其特征在于，所述方法包括：
提供待刻蚀的半导体结构，所述半导体结构包括位于顶层的帽盖层；
刻蚀所述帽盖层，以在所述帽盖层内形成第一开口，所述第一开口的顶端具有第一开口尺寸；
在所述半导体结构上具有掩膜层，所述掩膜层内具有与所述第一开口对应设置的第二开口，所述第二开口的底端具有第二开口尺寸；所述第二开口尺寸小于所述第一开口尺寸；
采用干法刻蚀工艺，沿所述第二开口和所述第一开口刻蚀所述半导体结构，以在所述半导体结构内形成沿所述第一开口加深的第三开口。
2.根据权利要求1所述的刻蚀方法，其特征在于，所述方法具体包括：
在刻蚀所述帽盖层前，在所述半导体结构上形成所述掩膜层；
刻蚀所述掩膜层，以形成所述第二开口；
所述刻蚀所述帽盖层，包括：通过所述第二开口刻蚀所述帽盖层，以在所述帽盖层内形成所述第一开口。
3.根据权利要求2所述的刻蚀方法，其特征在于，所述刻蚀所述帽盖层，采用湿法刻蚀工艺执行。
4.根据权利要求1所述的刻蚀方法，其特征在于，所述方法具体包括：
在刻蚀所述帽盖层后，在所述半导体结构上形成所述掩膜层，所述掩膜层覆盖所述第一开口；
刻蚀所述掩膜层，以在所述掩膜层上与所述第一开口对应的位置处形成所述第二开口。
5.根据权利要求1所述的刻蚀方法，其特征在于，所述第一开口的底端位于所述帽盖层内。
6.根据权利要求1所述的刻蚀方法，其特征在于，所述掩膜层包括硬掩膜层，所述硬掩膜层的材料包括无定型碳。
7.根据权利要求1所述的刻蚀方法，其特征在于，所述帽盖层为氧化硅层。
8.根据权利要求1所述的刻蚀方法，其特征在于，所述半导体结构还包括位于所述帽盖层下方的叠层结构，所述叠层结构包括交替层叠的介质层和牺牲层；所述帽盖层的厚度大于所述介质层的厚度；所述帽盖层的厚度大于所述牺牲层的厚度。
9.根据权利要求1所述的刻蚀方法，其特征在于，所述第三开口为孔形或沟槽形。
10.一种三维存储器，其特征在于，包括：衬底、位于所述衬底上的堆叠结构、位于所述堆叠结构上的帽盖层、以及贯穿所述帽盖层和所述堆叠结构的开口，所述开口被填充，其中，所述开口包括第一开口和沿所述第一开口加深的第三开口，所述第三开口垂直于衬底平面，所述第一开口位于所述帽盖层内，形成所述第一开口的刻蚀工艺终止于所述帽盖层内，所述第一开口不暴露所述堆叠结构；
所述开口在所述帽盖层内任意位置处的所述第一开口尺寸大于在所述堆叠结构内任意位置处的所述第三开口尺寸；在刻蚀形成所述第三开口时，通过所述第一开口能够减弱离子溅射对所述第三开口顶部侧壁的轰击，以形成垂直于衬底平面的所述第三开口。
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