CN109103190A - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 52
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000008367 deionised water Substances 0.000 claims abstract description 22
- 229910021641 deionized water Inorganic materials 0.000 claims abstract description 22
- 239000000126 substance Substances 0.000 claims abstract description 15
- 238000001039 wet etching Methods 0.000 claims abstract description 12
- 239000007788 liquid Substances 0.000 claims abstract description 6
- 238000002791 soaking Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000005406 washing Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000011010 flushing procedure Methods 0.000 claims description 3
- 238000007654 immersion Methods 0.000 claims description 3
- 238000005470 impregnation Methods 0.000 abstract 2
- 208000027418 Wounds and injury Diseases 0.000 abstract 1
- 230000007423 decrease Effects 0.000 abstract 1
- 208000014674 injury Diseases 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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Abstract
本发明涉及一种半导体结构的形成方法，包括：提供一衬底，所述衬底表面具有堆叠结构；形成贯穿堆叠结构的沟道孔；在沟道孔的内壁表面形成一材料层，材料层的厚度沿沟道孔底部至沟道孔顶部方向逐渐增大；对材料层进行湿法刻蚀，至少部分去除沟道孔底部的材料层而保留所述沟道孔侧壁表面部分厚度的材料层，湿法刻蚀包括：依次进行的化学液浸泡阶段和冲洗阶段；其中，化学液浸泡阶段包括：将形成有材料层的衬底浸泡于刻蚀溶液中；冲洗阶段包括：将形成有材料层的衬底从刻蚀溶液中取出，浸泡于去离子水中，使沟道孔内的刻蚀溶液浓度自沟道孔底部向顶部方向逐渐降低。所述半导体结构在后续工艺中能够保护沟道孔侧壁不受损伤。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在形成3D NAND存储器的过程中，需要在衬底表面形成牺牲层与绝缘层堆叠而成的堆叠结构，然后刻蚀所述堆叠结构形成沟道孔，在所述沟道孔内形成沟道孔结构，作为存储串。形成沟道孔结构的过程中，需要对沟道孔底部的衬底进行等离子体刻蚀，形成凹陷的开口，再在所述开口内形成外延层。在对所述衬底进行刻蚀过程中，容易对沟道孔的侧壁造成损伤，使得沟道孔的特征尺寸受到影响，并且容易在沟道孔底部造成杂质沉积，影响后续形成的外延层质量，从而影响形成的存储器的性能。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构的形成方法，提高存储器的性能。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供一衬底，所述衬底表面具有堆叠结构；形成贯穿所述堆叠结构的沟道孔；在所述沟道孔的内壁表面形成一材料层，所述材料层的厚度沿沟道孔底部至沟道孔顶部方向逐渐增大；对所述材料层进行湿法刻蚀，至少部分去除所述沟道孔底部的材料层而保留所述沟道孔侧壁表面部分厚度的材料层，所述湿法刻蚀包括：依次进行的化学液浸泡阶段和冲洗阶段；其中，所述化学液浸泡阶段包括：将形成有材料层的衬底浸泡于刻蚀溶液中；所述冲洗阶段包括：将形成有材料层的衬底从刻蚀溶液中取出，浸泡于去离子水中，使所述沟道孔内的刻蚀溶液浓度自沟道孔底部向顶部方向逐渐降低。
可选的，所述材料层的最大厚度为最小厚度的1.5～2倍。
可选的，采用原子层沉积工艺形成所述材料层，且在形成所述材料层的过程中，衬底进行旋转，将衬底的转速设置为2000转/秒～3500转/秒。
可选的，在形成所述材料层的过程中，将沉积气体自衬底上方喷向所述衬底。
可选的，所述材料层的材料包括氧化硅、氮氧化硅、氮化硅中的至少一种。
可选的，所述化学液浸泡阶段中，将形成有材料层的衬底浸泡于刻蚀溶液中30s～60s。
可选的，所述冲洗阶段包括：将去离子水在平行衬底表面方向进行流动冲洗，然后停止所述流动冲洗，保持所述衬底继续浸泡于所述去离子水中。
可选的，所述流动冲洗过程持续5s～10s；停止流动冲洗后，在去离子水中浸泡持续300s～600s。
可选的，所述湿法刻蚀包括多次循环的所述化学液浸泡阶段和所述冲洗阶段。
可选的，还包括：至少去除部分所述沟道孔底部的材料层之后，刻蚀所述沟道孔底部的衬底；去除所述沟道孔侧壁表面剩余的材料层；在所述沟道孔内形成沟道孔结构。
可选的，所述沟道孔结构包括：位于所述沟道孔底部的衬底表面的外延半导体层；覆盖所述沟道孔侧壁表面的功能侧墙、覆盖所述功能侧墙以及半导体外延层的沟道层、以及位于所述沟道层表面填充满所述沟道孔的沟道介质层。
本发明的半导体结构的形成方法，在沟道孔侧壁表面形成厚度自沟道孔底部向顶部逐渐增大的材料层，并采用包括化学液浸泡阶段和冲洗阶段的湿法刻蚀工艺，使所述沟道孔内的刻蚀溶液浓度自沟道孔底部向顶部方向逐渐降低，从而使得沟道孔底部的材料层被去除之后，所述沟道孔侧壁表面还具有部分厚度的材料层作为侧墙，在后续工艺中保护所述沟道孔的侧壁，避免沟道孔的特征尺寸在后续工艺中受到影响。
附图说明
图1至图7为本发明一具体实施方式的半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
请参考图1至图4，为本发明一具体实施方式的半导体结构的形成过程的结构示意图。
请参考图1，提供一衬底100，所述衬底100表面具有堆叠结构110；形成贯穿所述堆叠结构110的沟道孔130。
所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为所述衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。
所述堆叠结构110包括沿垂直衬底100表面方向相互堆叠的绝缘层111和牺牲层112。在一个具体实施方式中，所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。在另一具体实施方式中，所述堆叠结构110包括交替堆叠的导电层和绝缘层，例如所述导电层可以是控制栅极。
所述堆叠结构110顶部还具有一盖帽层120。该具体实施方式中，所述盖帽层120包括氧化硅层121和氮化硅层122构成的ONO结构层。所述盖帽层120用于保护所述堆叠结构110，也可以作为刻蚀堆叠结构110形成沟道孔130的掩膜层。在其他具体实施方式中，所述堆叠结构110顶部还可以不形成所述盖帽层120。
通过干法刻蚀工艺刻蚀所述盖帽层120和堆叠结构110至衬底100表面，形成沟道孔130。在实际刻蚀工艺中，由于所述沟道孔顶部130首先接触刻蚀气体，刻蚀速率较高，因此形成的所述沟道孔130具有倾斜侧壁。在其他具体实施方式中，也可以通过调整刻蚀工艺参数或者采用高深宽比刻蚀工艺等，形成侧壁垂直的沟道孔130。
由于具有过刻蚀现象，所述沟道孔130底部的衬底100被刻蚀部分深度。在其他具体实施方式中，可以通过控制刻蚀参数等，使得所述衬底100不被过刻蚀，所述沟道孔130的底部正好位于所述衬底100表面。
请参考图2，在所述沟道孔130的内壁表面形成一材料层200，所述材料层200的厚度沿沟道孔130底部至沟道孔130顶部方向逐渐增大。
所述材料层200的材料包括氧化硅、氮氧化硅、氮化硅中的至少一种。可以采用原子层沉积工艺、化学气相沉积工艺等形成所述材料层200，在沉积所述材料层200的过程中，使衬底100进行旋转，使得进入所述沟道孔130内的气体浓度自沟道孔130底部向上逐渐变大，因而形成自沟道孔130底部上相逐渐变厚的材料层。所述衬底100的转速越大，材料层200的最大厚度与最小厚度之差越大。在一个具体实施方式中，所述材料层200的最大厚度为最小厚度的1.5～2倍，使得后续刻蚀材料层200的过程中，沟道孔130底部的材料层200被去除后，沟道孔130侧壁还能够保留部分厚度的材料层200。
该具体实施方式中，所述材料层200的材料为氧化硅，采用原子层沉积工艺形成所述材料层200。在形成所述材料层的过程中，衬底100置于沉积腔室的晶圆基台表面，将沉积气体自衬底100上方喷向所述衬底100，且所述衬底100由晶圆基台带动进行旋转。可以将衬底100的转速设置为2000转/秒～3500转/秒，使得所述沟道孔130顶部与底部的材料层200具有足够的厚度差异。
在该具体实施方式中，所述堆叠结构110顶部的牺牲层112侧壁的材料层200厚度d1为堆叠结构110最底层的牺牲层112侧壁的材料层200厚度dn的1.7倍。
后续对所述材料层200进行湿法刻蚀，至少去除部分所述沟道孔130底部的材料层200，暴露沟道孔130底部的衬底100表面，同时保留所述沟道孔130侧壁表面部分厚度的材料层200，所述湿法刻蚀包括：依次进行的化学液浸泡阶段和冲洗阶段。
请参考图3，执行所述化学液浸泡阶段。
该具体实施方式中，将图2中的形成有材料层200的衬底100整体浸没于盛有刻蚀溶液301的刻蚀槽300内。所述刻蚀溶液301为氢氟酸。根据所述材料层200的材料不同，所述刻蚀溶液301还可以为其他溶液，例如磷酸等。
该具体实施方式中，将所述衬底100垂直于所述刻蚀槽300的槽底浸入，利于刻蚀溶液301进入所述沟道孔130(请参考图2)内，也有利于同时对多个上述结构进行批量处理。
所述化学液浸泡阶段时间较短，避免刻蚀溶液301将所述材料层200过刻蚀。在一个具体实施方式中，将形成有材料层200的衬底100浸泡于刻蚀溶液301中30s～60s，使得所述沟道孔130内进入刻蚀溶液。
请参考图4，执行冲洗阶段：将形成有材料层200的衬底100从刻蚀溶液301中取出，浸泡于去离子水401中，使所述沟道孔130内的刻蚀溶液浓度自沟道孔130底部向顶部方向逐渐降低。
该具体实施方式中，将形成有材料层200的衬底100整体浸没于盛有去离子水401的冲洗槽400内。在将衬底100从刻蚀槽300(请参考图3)中取出时，所述沟道孔130内还有刻蚀溶液301(请参考图3)。
由于所述沟道孔130的孔径尺寸较小，去离子水401进入所述沟道孔130内需要一段时间，去离子水401首先与沟道孔130顶部的材料层200接触，稀释沟道孔130顶部位置处的刻蚀溶液301浓度，然后逐渐进入沟道孔130内，与沟道孔130内部的刻蚀溶液301进行交换，使得沟道孔130内的刻蚀溶液301浓度自沟道孔130底部向顶部方向逐渐降低，从而提高位于沟道孔130底部的材料层200的刻蚀速率。在将底部的材料层200去除之后，在沟道孔130的侧壁表面还覆盖有侧墙201(请参考图5)。
该具体实施方式中，所述冲洗阶段包括：将去离子水401在平行衬底100表面方向进行流动冲洗，然后停止所述流动冲洗，保持所述衬底100继续浸泡于所述去离子水401中。
所述冲洗槽400底部可以设置有喷嘴，可以向各个方向喷水，以使得这个冲洗槽400内的去离子水进行流动。该具体实施方式中，将所述喷嘴垂直冲洗槽400的底部向上喷水，而衬底100垂直所述冲洗槽400底部放置，因此实现去离子水401在平行于衬底100表面方向流动冲洗，更快的带走沟道孔130顶部的刻蚀溶液，使得沟道孔130顶部的刻蚀溶液浓度快速下降。所述流动冲洗过程可以持续一较短时间，例如5s～10s，避免流动冲洗时间过长导致沟道孔130底部的刻蚀溶液401的浓度也被稀释至与沟道孔130顶部的刻蚀溶液浓度接近。在其他具体实施方式，也可以通过其他方式使得去离子水在平行于衬底100表面方向流动，实现流动冲洗。
在流动冲洗之后，停止喷嘴喷水，使冲洗槽400内的去离子水401流动逐渐缓慢至静止，减缓去离子水401与沟道孔130内的刻蚀溶液301的交换速率，使得沟道孔130内的刻蚀溶液浓度至沟道孔130的底部向顶部逐渐减小，从而使得对沟道孔130内壁的材料层200的刻蚀速率自沟道孔130的底部向顶部方向逐渐减小。使得将底部的材料层200去除之后，在沟道孔130的侧壁表面还覆盖有侧墙201(请参考图5)。
该具体实施方式中，停止流动冲洗后，在去离子水中浸泡持续300s～600s，直至去除沟道孔201底部的材料层200。在其他具体实施方式中，也可以根据材料层200的厚度，合理调整浸泡时间。
在其他具体实施方式中，也可以多次循环执行所述化学液浸泡阶段和所述冲洗阶段，直至至少去除部分沟道孔130底部的材料层200，暴露出衬底100的表面。
请参考图5，将衬底100自去离子水中取出后，进行干燥。
由于上述湿法刻蚀阶段，对沟道孔130底部的材料层200刻蚀速率较大，使得沟道孔130底部材料层200被去除后，沟道孔130侧壁表面还具有侧墙201。所述侧墙201能够对沟道孔130的侧壁起到保护作用，从而在后续刻蚀衬底100的过程中，不会对沟道孔130的侧壁造成损伤，也不会对沟道孔130的特征尺寸造成影响。所述侧墙201可以完整覆盖所述沟道130的侧壁，也可以暴露出靠近沟道孔130底面的部分侧壁。
请参考图6，该具体实施方式中，还包括：在去除所述沟道孔130底部的材料层200之后，刻蚀所述沟道孔130底部的衬底100，形成位于衬底100内的凹陷500。
可以采用等离子体刻蚀工艺对沿所述沟道孔130对衬底100进行刻蚀。由于所述沟道孔130侧壁表面具有侧墙201，因此，在刻蚀衬底100的过程中，不会对沟道孔130的侧壁造成损伤，也不会对沟道孔130的特征尺寸造成影响。
请参考图7，去除所述沟道130侧壁表面的侧墙201(请参考图6)；在所述沟道孔130(请参考图6)内形成沟道孔结构。
所述沟道孔结构包括：位于所述沟道孔130底部的衬底表面的外延半导体层601；覆盖所述沟道孔侧壁表面的功能侧墙602、覆盖所述功能侧墙602以及半导体外延层601的沟道层603、以及位于所述沟道层603表面填充满所述沟道孔130的沟道介质层604。一个具体实施方式中，所述功能侧墙602包括氧化硅阻挡层、氮化硅电荷捕获层以及氧化硅隧穿层。
请参考图5，本发明的具体实施方式还提供一种采用上述方法形成的半导体结构，包括：衬底100，所述衬底100表面具有堆叠结构110；贯穿所述堆叠结构110的沟道孔130；位于所述沟道孔130侧壁表面的侧墙201，所述侧墙210的厚度沿沟道孔130底部向上的方向逐渐增大。
所述堆叠结构110包括沿垂直衬底100表面方向相互堆叠的绝缘层111和牺牲层112；在一个具体实施方式中，所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。在另一具体实施方式中，所述堆叠结构110包括交替堆叠的导电层和绝缘层，例如所述导电层可以是控制栅极。
所述堆叠结构110顶部还具有一盖帽层120。该具体实施方式中，所述盖帽层120包括氧化硅层121和氮化硅层122构成的ONO结构层。在其他具体实施方式中，所述堆叠结构110顶部还可以不形成所述盖帽层120。
所述侧墙201的最大厚度为最小厚度的1.5～2倍。所述侧墙201的材料包括氧化硅、氮氧化硅、氮化硅中的至少一种。所述侧墙201用于在后续刻蚀衬底100的工艺中包括所述沟道孔130的侧壁，避免所述沟道孔130的侧壁被损耗而影响沟道孔130的特征尺寸。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种半导体结构的形成方法，其特征在于，包括：
提供一衬底，所述衬底表面具有堆叠结构；
形成贯穿所述堆叠结构的沟道孔；
在所述沟道孔的内壁表面形成一材料层，所述材料层的厚度沿沟道孔底部至沟道孔顶部方向逐渐增大；
对所述材料层进行湿法刻蚀，至少部分去除所述沟道孔底部的材料层而保留所述沟道孔侧壁表面部分厚度的材料层，所述湿法刻蚀包括：依次进行的化学液浸泡阶段和冲洗阶段；其中，
所述化学液浸泡阶段包括：将形成有材料层的衬底浸泡于刻蚀溶液中；
所述冲洗阶段包括：将形成有材料层的衬底从刻蚀溶液中取出，浸泡于去离子水中，使所述沟道孔内的刻蚀溶液浓度自沟道孔底部向顶部方向逐渐降低。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述材料层的最大厚度为最小厚度的1.5～2倍。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述材料层，且在形成所述材料层的过程中，衬底进行旋转，将衬底的转速设置为2000转/秒～3500转/秒。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，在形成所述材料层的过程中，将沉积气体自衬底上方喷向所述衬底。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述材料层的材料包括氧化硅、氮氧化硅、氮化硅中的至少一种。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述化学液浸泡阶段中，将形成有材料层的衬底浸泡于刻蚀溶液中30s～60s。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述冲洗阶段包括：将去离子水在平行衬底表面方向进行流动冲洗，然后停止所述流动冲洗，保持所述衬底继续浸泡于所述去离子水中。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述流动冲洗过程持续5s～10s；停止流动冲洗后，在去离子水中浸泡持续300s～600s。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀包括多次循环的所述化学液浸泡阶段和所述冲洗阶段。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：至少去除部分所述沟道孔底部的材料层之后，刻蚀所述沟道孔底部的衬底；去除所述沟道孔侧壁表面剩余的材料层；在所述沟道孔内形成沟道孔结构。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述沟道孔结构包括：位于所述沟道孔底部的衬底表面的外延半导体层；覆盖所述沟道孔侧壁表面的功能侧墙、覆盖所述功能侧墙以及半导体外延层的沟道层、以及位于所述沟道层表面填充满所述沟道孔的沟道介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| CN109103190A true CN109103190A (zh) | 2018-12-28 |
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| Country | Link |
|---|---|
| CN (1) | CN109103190B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111883426A (zh) * | 2020-08-03 | 2020-11-03 | 长江存储科技有限责任公司 | 一种刻蚀方法以及三维存储器 |
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| Publication number | Publication date |
|---|---|
| CN109103190B (zh) | 2020-12-11 |
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