JP2022000930A - メモリデバイスおよびメモリデバイスの形成方法 - Google Patents

メモリデバイスおよびメモリデバイスの形成方法 Download PDF

Info

Publication number
JP2022000930A
JP2022000930A JP2021165074A JP2021165074A JP2022000930A JP 2022000930 A JP2022000930 A JP 2022000930A JP 2021165074 A JP2021165074 A JP 2021165074A JP 2021165074 A JP2021165074 A JP 2021165074A JP 2022000930 A JP2022000930 A JP 2022000930A
Authority
JP
Japan
Prior art keywords
slit
region
memory device
width
staircase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021165074A
Other languages
English (en)
Other versions
JP7303271B2 (ja
Inventor
シュ・チャン
Qiang Xu
シア・ジリアン
Zhiliang Xia
ヤン・ピン
Ping Yan
リ・グアンジ
Guangji Li
フオ・ゾンリアン
Zongliang Huo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022000930A publication Critical patent/JP2022000930A/ja
Application granted granted Critical
Publication of JP7303271B2 publication Critical patent/JP7303271B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】ワード線構造間の短絡または漏れ電流を回避する。【解決手段】メモリデバイスは、基板と、基板の上でｘ軸方向に沿って延伸する複数のワード線であって、複数のワード線は、領域Ａ内で階段構造を形成する複数のワード線と、領域Ｂ内に形成され、複数のワード線を貫通する複数の半導体チャネル６２０と、領域Ａおよび領域Ｂ内に、ｘ軸方向に沿って形成されているゲート線スリットとを備える。ゲート線スリットは、領域Ａ内に形成され、領域Ａを分割するゲート線スリット６２１Ａ、および、領域Ｂ内に形成され、領域Ｂを分割するゲート線スリット６２１Ｂを含む。ｙ軸方向において測定されるゲート線スリット６２１Ａの第１の幅は、ｙ軸方向において測定されるゲート線スリット６２１Ｂの第２の幅よりも大きい。ゲート線スリット６２１Ａは、傾斜した側壁を含む。ゲート線スリット６２１Ｂは、垂直な側壁を含む。【選択図】図６

Description

本開示は、メモリデバイスおよびメモリデバイスの形成方法に関する。
［関連出願の相互参照］
本出願は、２０１７年３月７日に出願された中国特許出願第２０１７１０１３１７３８．５号の優先権を主張し、中国特許出願の内容全体は参照により本明細書に組み込まれる。
フラッシュメモリデバイスは急速に開発されている。フラッシュメモリデバイスは、電源を入れなくても相当に長い時間データを記憶することができ、高い集積レベル、高速アクセス、容易な消去、および書き換えなどの利点がある。したがって、フラッシュメモリデバイスは、自動化および制御などの様々な分野で広く使用されている。ビット密度をさらに改善し、コストを削減するために、三次元ＮＡＮＤフラッシュメモリデバイスが開発された。
三次元ＮＡＮＤフラッシュメモリデバイスは多くの場合、基板の上に配置されたゲート電極のスタックを含み、複数の半導体チャネルがワード線を通り、ワード線を基板に交差させている。下部ゲート電極は、下部選択ゲートとして機能する。上部ゲート電極は、上部選択ゲートとして機能する。上部選択ゲート電極と下部ゲート電極との間のワード線／ゲート電極は、ワード線として機能する。ワード線と半導体チャネルとの交点がメモリセルを形成する。上部選択ゲートは行選択のためにワード線に接続され、下部選択ゲートは列選択のためにビット線に接続される。
本明細書では、３Ｄメモリアーキテクチャおよび３Ｄメモリアーキテクチャの製造方法の実施形態が開示される。
いくつかの実施形態では、メモリデバイスは、基板と、前記基板の上で第１の方向に沿って延伸する複数のワード線であって、前記複数のワード線は、第１の領域内で階段構造を形成する複数のワード線と、第２の領域内に形成され、前記複数のワード線を貫通する複数のチャネルであって、前記第２の領域は、領域境界において前記第１の領域に隣接する、複数のチャネルと、前記第１の領域および前記第２の領域内に、前記第１の方向に沿って形成されている絶縁スリットとを備え、前記絶縁スリットは、前記第１の領域内に形成され、前記第１の領域を分割する第１の絶縁スリット、および、前記第２の領域内に形成され、前記第２の領域を分割する第２の絶縁スリットを含み、第２の方向において測定される前記第１の絶縁スリットの第１の幅は、前記第２の方向において測定される前記第２の絶縁スリットの第２の幅よりも大きく、前記第１の絶縁スリットは、傾斜した側壁を含み、前記第２の絶縁スリットは、垂直な側壁を含む。
いくつかの実施形態では、メモリデバイスは、第１の方向に沿って延伸するワード線階段領域と、領域境界において前記ワード線階段領域に隣接するアレイ領域と、複数のスリット構造とを備え、前記複数のスリット構造の各々は、前記ワード線階段領域内に形成され、前記ワード線階段領域を分割する第１のスリット構造、および、前記アレイ領域内に形成され、前記アレイ領域を分割する第２のスリット構造を含み、前記第１のスリット構造の幅は、前記第２のスリット構造の幅より大きく、前記第１のスリット構造は、傾斜した側壁を含み、前記第２のスリット構造は、垂直な側壁を含む。
いくつかの実施形態では、メモリデバイスを形成するための方法は、ワード線階段領域および領域境界において前記ワード線階段領域に隣接するアレイ領域を備える基板を提供することと、前記ワード線階段領域内に前記ワード線階段領域を分割するワード線階段スリットを形成するために、前記基板をエッチングすることと、前記アレイ領域内に前記アレイ領域を分割するアレイスリットを形成するために、前記基板をエッチングすることとを含み、前記ワード線階段スリットの幅は、前記アレイスリットの幅よりも大きく、前記ワード線階段スリットは、傾斜した側壁を含み、前記アレイスリットは、垂直な側壁を含む。
上記の開示によれば、本開示は、スリット構造レイアウト、半導体構造、および半導体構造を作製する方法を説明する。ワード線階段スリットの幅は、アレイスリットの幅よりも大きい。スリット開口部の幅は、スリット長さの方向に垂直な方向に沿って測定される。ワード線階段スリット開口部の幅の増大により、ワード線階段スリット開口部の底部幅も増大する。幅が増大したワード線階段スリット内に配置された金属材料は、金属をより均一に配置することを可能にし、金属材料の凝集を回避することができる。これにより、少なくとも、異なる階層からワード線構造を効果的に分離し、ワード線構造間の短絡または漏れ電流を回避するという利点が得られる。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、本明細書とともに、さらに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのに役立つ。
典型的な三次元メモリデバイスを示す図である。 いくつかの実施形態による、三次元メモリ構造の上面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の上面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の上面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の断面図である。 いくつかの実施形態による、三次元メモリ構造の上面図である。 いくつかの実施形態による、三次元メモリ構造の上面図である。 いくつかの実施形態による、三次元メモリ構造の上面図である。 いくつかの実施形態による、三次元メモリ構造を形成するための典型的な製造プロセスの図である。
特定の構成および配置について説明するが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用することができることを認識するであろう。本開示を様々な他の用途でも使用することができることが、当業者には明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているか否かに関係なく、他の実施形態に関連してそのような特徴、構造、または特性がもたらされることは、当業者の知識の範囲内であろう。
一般に、用語は少なくとも部分的に文脈の中での使用から理解され得る。例えば、本明細書において使用される場合、「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で記載するために使用されている場合があり、または複数の意味で特徴、構造または特性の組み合わせを記載するために使用されている場合がある。同様に、「ａ」、「ａｎ」、「ｔｈｅ」などの用語は、同じく、文脈に少なくとも部分的に依存して、単数形の使用法を伝達するか、または複数形の使用法を伝達すると理解され得る。
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「〜の上（ｏｖｅｒ）」の意味するところは、「上」が何かの「直上」にあることを意味するだけでなく、中間の特徴または層を挟んで何かの「上」にあることも意味するように、また、「上方」または「〜の上」が、何かの「上方」または何か「の上」にあることを意味するだけでなく、中間の特徴または層を挟まずに何かの「上方」または何か「の上」にある（すなわち、何かの直上にある）ことも意味するように、最も広義に解釈されるべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、本明細書においては、図に示されているような、ある要素または特徴の別の要素（複数可）または特徴（複数可）との関係を説明するために、説明を容易にするために使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は他の方向に向けられ（９０度または他の向きに回転され）てもよく、本明細書で使用される空間的に相対的な記述語もそれに応じて解釈され得る。
本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングすることができる。基板の上部に追加される材料は、パターニングすることもでき、またはパターニングしないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどのような幅広い半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製されうる。
本明細書で使用される場合、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、均一または不均一な連続構造のうちの、当該連続構造の厚さよりも薄い厚さを有する領域であり得る。例えば、層は、連続構造の上面と底面との間の任意の水平面対の間に、または上面および底面に位置することができる。層は、水平に、垂直に、かつ／またはテーパ面に沿って延在することができる。基板は、層であり得、基板の中に１つもしくは複数の層を含み得、ならびに／または基板の上、上方、および／もしくは下方に１つもしくは複数の層を有し得る。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（相互接続層の中に接点、相互接続線、および／またはビアが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用する場合、「公称／公称的に」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値の上および／または下の値の範囲とともに参照する。値の範囲は、製造プロセスまたは許容誤差のわずかな変動に起因する可能性がある。本明細書で使用される場合、「約」という用語は、主題の半導体デバイスに関連付けられた特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する特定の量の値を示すことができる。
本明細書で使用される場合、「三次元メモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延伸するように、横向きの基板上にあるメモリセルトランジスタの垂直配向ストリング（ＮＡＮＤストリングなど、本明細書において「メモリストリング」として参照される）を有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直方向に」という用語は、基板の外側面に対して公称的に垂直であることを意味する。
三次元ＮＡＮＤメモリ業界のトレンドは、デバイス寸法の縮小および製造プロセスの簡素化を含む。三次元ＮＡＮＤメモリデバイスでは、データを格納するためのメモリセルが、ワード線（制御ゲート電極）のスタック、および、スタックを通して形成されている半導体チャネルに埋め込まれている。各ワード線は金属コンタクトビアに別個に接続され、金属コンタクトビアはさらに金属相互接続および外部回路（例えば、制御回路）に接続される。これにより、メモリセルにおけるデータの書き込みおよび消去を外部回路から制御することができる。したがって、金属コンタクトビアの数は、多くの場合ワード線の数に等しい。記憶容量の需要が増大するにつれて、増大した数のワード線および半導体チャネルにより形成される多数のメモリセルが、ＮＡＮＤメモリデバイス内に形成されうる。
ワード線または制御ゲート電極の隣接するスタックはゲート線スリットによって分離され、ゲート線スリットは、スタックを通じて垂直に形成され、絶縁材料で充填された深いトレンチである。ゲート線スリットは、アレイ領域およびワード線階段領域を通じて延伸することができる。したがって、より多くのワード線の必要性が増すにつれて、ワード線層のスタック高さが増大しうり、より高いアスペクト比（トレンチ高さをトレンチ幅で除算した）のゲート線スリットがもたらされる。アスペクト比の高いトレンチは、トレンチ内での均一な配置および／またはエッチングが困難なため、デバイス製造プロセスにとって困難な場合がある。例えば、アレイ領域とワード線階段領域とは通常、異なる材料から形成される。ゲート線スリットが両方の領域を通じて延伸しているため、異なる材料での異なるエッチング性能により、エッチングプロファイルが変化する可能性がある。エッチングプロファイルの変動は、トレンチアスペクト比の増大によって悪化する可能性があり、結果、配置された金属のエッチバックによってゲート電極が分離された後、トレンチの底部に追加の金属が残る可能性がある。また、残留金属によって引き起こされる隣接するゲート電極間の電流漏れまたは短絡が、デバイスの故障につながる可能性がある。
本開示は、ゲート線スリットの幅が、アレイ領域におけるゲート線スリットの幅と比較してワード線階段領域において増大している三次元ＮＡＮＤメモリデバイスを説明している。開示されている方法および構造は、いかなる追加の製造ステップまたは追加のマスクを追加することなく、三次元ＮＡＮＤメモリデバイスの設計および製造に組み込むことができる。ワード線階段領域の上面においてゲート線スリット幅を増大すると、ゲート線スリットの下部において幅が増大し得る。とりわけ、ワード線階段領域のゲート線スリット幅を増大する利点は、均一な金属の配置を容易にし、ゲート線スリットの底部での金属の凝集を回避する。ゲート線スリット内に均一に金属を配置することによって、均一なゲート電極材料エッチバックが実現し、隣接するゲート電極間の電流漏れまたは短絡が防止される。
本開示では、説明を容易にするために、「階層」は、垂直方向に沿って実質的に同じ高さにある要素を指すために使用される。例えば、ワード線およびワード線の下にあるゲート誘電体層は「階層」として参照することができ、犠牲層および犠牲層の下にある絶縁層はともに「階層」として参照することができ、ワード線およびワード線の下にある絶縁層はともに「階層」として参照することができ、実質的に同じ高さにあるワード線は「ワード線の階層」などとして参照することができる、などである。
図１は、三次元ＮＡＮＤフラッシュメモリデバイスのブロック１００を示している。フラッシュメモリデバイスは、基板１０１、基板１０１の上の絶縁層１０３、絶縁層１０３の上の下部選択ゲート電極１０４の階層、および下部選択ゲート電極１０４の上部に積層された制御ゲート電極１０７の複数の階層（例えば、１０７−１，１０７−２，および１０７−３）を含む。フラッシュメモリデバイス１００はまた、制御ゲート電極１０７のスタックの上の上部選択ゲート電極１０９の階層、隣接する下部選択ゲート電極１０４間の基板１０１の部分のドープソース線領域１２０、ならびに、上部選択ゲート電極１０９、制御ゲート電極１０７、下部選択ゲート電極１０４、および絶縁層１０３を通る半導体チャネル１１４も含む。半導体チャネル１１４（破線の楕円によって示す）は、半導体チャネル１１４の内面の上のメモリ膜１１３と、半導体チャネル１１４内のメモリ膜１１３に囲まれたコア充填膜１１５とを含む。フラッシュメモリデバイス１００は、上部選択ゲート電極１０９の上で半導体チャネル１１４上に配置され半導体チャネル１１４に接続される複数のビット線１１１をさらに含む。複数の金属相互接続１１９は、複数の金属コンタクト１１７を介してゲート電極（例えば、１０４、１０７、および１０９）に接続される。ゲート電極の隣接する階層の間の絶縁層は図１には示されていないが、メモリ技術の当業者には明らかであろう。ゲート電極はワード線としても参照され、上部選択ゲート電極１０９、制御ゲート電極１０７、および下部選択ゲート電極１０４を含む。
図１では、例示の目的で、３階層の制御ゲート電極１０７‐１、１０７‐２、および１０７‐３が、１階層の上部選択ゲート電極１０９および１階層の下部選択ゲート電極１０４とともに示されている。ゲート電極の各階層は、基板１０１の上で実質的に同じ高さを有する。各階層のゲート電極は、ゲート電極のスタックを通るゲート線スリット１０８−１および１０８−２によって分離されている。同じ階層の各ゲート電極は、金属コンタクトビア１１７を通じて金属相互接続１１９に導電的に接続されている。すなわち、ゲート電極上に形成される金属コンタクトの数は、ゲート電極の数（すなわち、すべての上部選択ゲート電極１０９、制御ゲート電極１０７、および下部選択ゲート電極１０４の合計）に等しい。さらに、各金属コンタクトビア１１７に接続するために、同じ数の金属相互接続が形成される。
説明のために、三次元ＮＡＮＤデバイスの類似または同じ部品には同じ参照符号を使用してラベル付けしている。ただし、参照符号は、発明を実施するための形態の関連部分を区別するために使用されているに過ぎず、機能、構成、または位置の何らかの類似性または相違を示すものではない。図２Ａ〜図８に示す構造２００〜８００は、各々、三次元ＮＡＮＤメモリデバイスの一部分である。メモリデバイスの他の部分は、説明を容易にするために示されていない。一例として三次元ＮＡＮＤデバイスを使用しているが、様々な用途および設計において、開示された構造は、例えば、隣接するワード線間の漏れ電流を減らすために、同様のまたは異なる半導体デバイスに適用することもできる。開示された構造の特定の用途は、本開示の実施形態によって限定されるべきではない。例示の目的で、ワード線およびゲート電極は、本開示を説明するために交換可能に使用される。様々な実施形態において、層の数、これらの層を形成する方法、およびこれらの層を形成する特定の順序は、異なる設計に応じて異なり得、本開示の実施形態によって限定されるべきではない。これらの図に示されている「ｘ」および「ｙ」の方向は明確にするためのものであり、限定するものではないことに留意されたい。図２Ａ〜図８に示される典型的な構造は、三次元メモリデバイスの一部であり得、三次元メモリデバイスは、例えば、正のｙ方向、負のｙ方向、正のｘ方向、負のｘ方向、および／または任意の適切な方向のような任意の適切な方向に延伸するワード線階段領域を含み得る。
図２Ａおよび図２Ｂは、いくつかの実施形態による、三次元メモリ構造を形成するための典型的な基板２００を示す。図２Ａは、構造２００の上面図２０１であり、図２Ｂは、２‐２’方向に沿った構造２００の断面図２０２である。いくつかの実施形態では、基板２００は、ベース基板２１０と、基板２１０の上の材料層２４０とを含む。ベース基板２１０は、後続の構造を形成するためのプラットフォームを提供することができる。材料層２４０は、交互に配置された第１の材料／要素２１１’および第２の材料／要素２１２を有する交互スタック（例えば、誘電体層の対／スタック）を含むことができる。材料層２４０を使用して、ベース基板２１０上に後続のワード線を形成することができる。説明のために、本開示を説明するために、第１の材料２１１／第２の材料２１２の４つの階層／対が示されている。様々な用途および設計において、材料層２４０は、三次元メモリデバイスの設計に応じて、任意の適切な数の、ともに積層されている第１の材料／第２の材料の階層／対を含むことができる。例えば、材料層２４０は、引き続いて、三次元メモリデバイス内の６４階層のワード線を形成する、ともに積層された第１の材料／第２の材料の６４階層／対を含むことができる。
いくつかの実施形態では、ベース基板２１０は、三次元メモリ構造を形成するための任意の適切な材料を含む。例えば、ベース基板２１０は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ−Ｖ族化合物を含むことができる。
いくつかの実施形態では、材料層２４０は、ベース基板２１０の上に垂直に（ｚ軸に沿って）配置されている、絶縁層２１１（すなわち、第１の要素または第１の材料）および犠牲層２１２（すなわち、第２の要素または第２の材料）の交互スタックを含む。例示を目的として、絶縁層２１１および対応する絶縁層の下の犠牲層２１２は、同じ階層の要素対または材料対として参照される。いくつかの実施形態において、犠牲層２１２は、ワード線を形成するためのゲート材料を配置するために引き続いて除去される。いくつかの実施形態では、犠牲層２１２は、絶縁層２１１とは異なる任意の適切な材料を含む。例えば、犠牲層２１２は、多結晶シリコン、窒化ケイ素、多結晶ゲルマニウム、および／または多結晶ゲルマニウムシリコンを含むことができる。いくつかの実施形態では、犠牲層２１２は窒化ケイ素を含む。絶縁層２１１は、例えば酸化ケイ素など、任意の適切な絶縁材料を含むことができる。材料層２４０は、ベース基板２１０の上に絶縁層２１１および犠牲層２１２を交互に配置することにより形成することができる。例えば、絶縁層２１１をベース基板２１０上に配置することができ、犠牲層２１２を絶縁層２１１上に配置することができ、以下同様に繰り返すことができる。絶縁層２１１および犠牲層２１２の配置は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、金属有機化合物化学気相成長（ＭＯＣＶＤ）、および／または原子層成長（ＡＬＤ）などの任意の適切な方法を含むことができる。いくつかの実施形態では、絶縁層２１１および犠牲層２１２は各々、ＣＶＤによって形成される。例示を目的として、基板２００は２つの領域、すなわち領域ＡおよびＢに分割される。三次元メモリ構造の後続の製造において、ワード線（ゲート電極）は基板２００の上面に実質的に平行な水平方向（例えば、ｘ軸）に沿って領域ＡおよびＢを通って形成される。以下に説明する後続の製造ステップの後、ワード線階段構造が実質的に領域Ａ内に形成され、半導体チャネルが実質的に領域Ｂ内に形成される。領域ＡとＢは説明を容易にすることのみを目的としており、基板２００の物理的分割または基板２００の寸法を示すようには意図されていない。
図３Ａおよび図３Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造３００を示す。図３Ａは、構造３００の上面図３０１であり、図３Ｂは、３‐３’方向に沿った構造３００の断面図３０２である。図３Ａおよび図３Ｂによって示される構造は、「階段構造」または「ステップ状空洞構造」として参照され得る。用語「階段構造」、「ステップ状空洞構造」などは、ステップ状表面を有する構造を指す。本開示において、「ステップ状表面」は、第１の水平面および第２の水平面の各々が、第１の水平面の第１の辺から上向きに延伸する第１の垂直面に隣接し、第２の水平面が、第２の水平面の第２の辺から下向きに延伸する第２の垂直面にも隣接するような、少なくとも２つの水平面（例えば、ｘｙ平面に沿った）および少なくとも２つの（例えば、第１のおよび第２の）垂直面（例えば、ｚ軸に沿った）を含む表面のセットを指す。「ステップ」または「階段」とは、隣接する表面のセットの高さの垂直方向のシフトを指す。
階段構造は、図３Ａおよび３Ｂを参照すると、階段構造の水平断面形状が構造３００の上面（すなわち、構造３００の上面）からの垂直距離の関数としてステップ状に変化するように、様々なステップ状表面を有することができる。いくつかの実施形態において、構造３００は、マスクを使用して、例えば垂直方向（すなわち、ｚ軸）に沿って、材料層２４０の絶縁層２１１および犠牲層２１２を繰り返しエッチングすることにより、構造２００から形成される。例示を目的として、材料層２４０をエッチングすることにより形成される構造は、ベース基板２１０の上のスタック２４０’として参照される。したがって、図３Ａおよび図３Ｂに示されるように、構造３００は、複数の絶縁層（例えば、２１１‐１〜２１１‐４）および複数の犠牲層（例えば、２１２‐１〜２１２‐３）を有することができる。下部絶縁層２１１−４を除いて、各絶縁層２１１は、ｙ軸に沿って実質的に同じ長さ／形状を有する隣接する絶縁層の下の犠牲層と対または階層を形成することができる。例えば、絶縁層２１１‐１および犠牲層２１２‐１は第１の階層を形成し、絶縁層２１１‐２および犠牲層２１２‐２は第２の階層を形成し、以下同様である。各対の絶縁層および犠牲層のエッチングは、１つのエッチングプロセスまたは異なるエッチングプロセスで実行することができる。エッチングプロセスは、例えば、酸素ベースのプラズマを使用する反応性イオンエッチング（ＲＩＥ）プロセスなどのプラズマプロセスであり得る。いくつかの実施形態では、ＲＩＥエッチングプロセスは、例えば、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、フルオロホルム（ＣＨＦ３）、および／または他の適切なガスなどのエッチングガスを含み得る。他の多くのエッチング方法も適切であり得る。ステップ状表面の形成後、マスクを、例えばアッシングによって、または、フォトレジスト剥離剤を使用することにより除去することができる。いくつかの実施形態では、ステップ状表面を形成するために、複数のフォトレジスト層および／または複数のエッチングプロセスが使用される。図３Ａに示すように、構造３００では、各階層の絶縁層（すなわち、２１１‐１〜２１１‐４）がｚ軸に沿って露出している。
図４Ａ〜図４Ｄは、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造４００を示す。図４Ａは、構造４００の上面図４０１であり、図４Ｂは、４ａ‐４ａ’方向に沿った構造４００の断面図４０２である。図４Ｃは、４ｂ‐４ｂ’方向に沿った構造４００の断面図４０３である。図４Ｄは、４ｃ‐４ｃ’方向に沿った構造４００の断面図４０４である。いくつかの実施形態では、構造４００は、領域Ｂ内に形成された複数の半導体チャネル２２０を含む。半導体チャネル２２０は、ｙ軸に沿ったアレイとして分布することができ、各アレイは、適切な距離によって分離される。距離は、三次元メモリデバイスの設計／レイアウトに応じた任意の適切な距離とすることができる。半導体チャネル２２０の各アレイは、同じ数または異なる数の半導体チャネル２２０を有することができる。例示を目的として、図４Ａを参照すると、本開示では、各アレイは５つの半導体チャネル２２０を含み、３＋２アレイ配列を形成する。半導体チャネル２２０は、三次元メモリデバイスのソースおよび／またはドレインの後続の形成のために、実質的にｚ軸に沿ってスタック２４０を通じてベース基板２１０へと形成することができる。半導体チャネル２２０および引き続いて形成されるワード線は、例えば、データを記憶するための三次元メモリデバイスのメモリセルを形成することができる。
各半導体チャネル２２０は、実質的に、ｚ軸に沿った柱の形状を有することができ、互いを取り囲む複数の層を含むことができる（本開示の図には示されていない）。例えば、半導体チャネル２２０は、ｚ軸に沿って、半導体チャネル２２０の実質的に中心に位置決めされた誘電体コアを含むことができる。誘電体コアは、半導体チャネル膜で囲むことができる。半導体チャネル膜は、メモリ膜で囲むことができる。誘電体コア、半導体チャネル膜、およびメモリ膜は各々、１つまたは複数の層を含むことができ、ともにチャネル孔を充填して半導体チャネル２２０を形成することができる。いくつかの実施形態では、マスクを使用してスタック２４０’をパターニングし、ドライエッチングおよび／またはウェットエッチングなどの適切なエッチングプロセスを使用して、パターニングされたマスクによって露出されるスタック２４０の部分をエッチングすることにより、チャネル孔を形成することができる。チャネル孔は、スタック２４０を貫通し、実質的にベース基板２１０に入ることができる。マスクは、チャネル孔が形成された後に除去することができる。
例えば、メモリ膜は、チャネル孔の側壁の上に形成され、側壁に接触することができる。いくつかの実施形態では、メモリ膜は、チャネル孔を囲むスタック２４０’からチャネル孔内の他の層を絶縁するために、チャネル孔の側壁の上に１つまたは複数のブロック誘電体層を含むことができる。メモリ膜はまた、電荷をトラップし、ｚ軸に沿って複数の電荷蓄積領域を形成するために、ブロック誘電体層の上に、ブロック誘電体に囲まれたストレージユニット層（メモリ層）を含むこともできる。メモリ膜はまた、メモリ層の上に、メモリ層に囲まれたトンネル層（例えば、トンネル誘電体）を含むこともできる。適切な電気バイアスの下でトンネリング層を通じて電荷トンネリングを実行することができる。いくつかの実施形態では、三次元メモリデバイスの動作に応じて、ホットキャリア注入を通じて、またはファウラー・ノルドハイムトンネリングにより誘起される電荷移動によって、電荷トンネリングを実行することができる。
１つまたは複数のブロック誘電体層は、比較的高い誘電率を有する誘電体金属酸化物層を含む第１のブロック層を含むことができる。「金属酸化物」という用語は、金属元素、ならびに、酸素、窒素、および他の適切な元素などの非金属元素を含むことができる。例えば、誘電体金属酸化物層は、酸化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム、酸化タンタル、ケイ酸塩、窒素ドープ化合物、合金などを含むことができる。第１のブロック層は、例えばＣＶＤ、ＡＬＤ、パルスレーザ蒸着（ＰＬＤ）、液体ソースミスト化学蒸着、および／または他の適切な配置方法によって配置することができる。
１つまたは複数のブロック誘電体層はまた、誘電体金属酸化物の上に別の誘電体層を含む第２のブロック層も含むことができる。他の誘電体層は、誘電体金属酸化物層と異なっていてもよい。他の誘電体層は、酸化ケイ素、第１のブロック層とは異なる組成を有する誘電体金属酸化物、酸窒化ケイ素、窒化ケイ素、および／または他の適切な誘電体材料を含むことができる。第２のブロック層は、例えば、低圧化学気相成長（ＬＰＣＶＤ）、ＡＬＤ、ＣＶＤ、および／または他の適切な配置方法によって配置され得る。いくつかの実施形態では、１つまたは複数のブロック誘電体層は、ＣＶＤにより形成される酸化ケイ素を含む。
ストレージユニット層は、１つまたは複数のブロック誘電体層の上に連続的に形成され得る。ストレージユニット層は、電荷トラップ材料、例えば、誘電体電荷トラップ材料（例えば、窒化ケイ素）および／または導電性材料（例えば、ドープされたポリシリコン）を含むことができる。いくつかの実施形態では、誘電体電荷トラップ材料は窒化ケイ素を含み、ＣＶＤ、ＡＬＤ、ＰＶＤ、および／または他の適切な方法によって形成することができる。
トンネル層は、メモリ層の上に連続的に形成することができる。トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、誘電体金属酸化物、誘電体金属酸窒化物、誘電体金属ケイ酸塩、合金、および／または他の適切な材料を含むことができる。トンネル層は、ＣＶＤ、ＡＬＤ、ＰＶＤ、および／または他の適切な方法により形成することができる。いくつかの実施形態では、トンネル層は、ＣＶＤによって形成される酸化ケイ素を含む。
半導体チャネル膜は、トンネル層の上に連続的に形成することができる。半導体チャネル膜は、シリコン、シリコンゲルマニウム、ゲルマニウム、ＩＩＩ−Ｖ族化合物材料、ＩＩ−ＶＩ族化合物材料、有機半導体材料、および／または他の適切な半導体材料などの任意の適切な半導体材料の１つまたは複数の層を含むことができる。半導体チャネル膜は、有機金属化学気相成長（ＭＯＣＶＤ）、ＬＰＣＶＤ、ＣＶＤ、および／または他の適切な方法などの適切な方法によって形成することができる。いくつかの実施形態において、半導体チャネル膜は、ＣＶＤを使用してアモルファスシリコンの層を堆積させ、続いて、アモルファスシリコンが単結晶シリコンに変換されるようにアニールプロセスを行うことによって形成される。いくつかの実施形態では、他のアモルファス材料をアニーリングして結晶化し、半導体チャネル膜を形成することができる。
誘電体コアは、半導体チャネル膜の上に形成され、チャネル孔の中心のスペースを充填することができる。誘電体コアは、酸化ケイ素および／または有機ケイ酸塩ガラスなどの適切な誘電体材料を含むことができる。誘電体コアは、適切な共形方法（例えば、ＬＰＣＶＤ）および／または自己平坦化方法（例えば、スピンコーティング）により形成することができる。いくつかの実施形態では、誘電体コアは酸化ケイ素を含み、ＬＰＣＶＤによって形成される。
絶縁材料４１３は、半導体構造４００を形成されることができる。例えば、絶縁材料４１３は、領域Ａ上に形成され得、絶縁材料４１３の上面は、絶縁層２１１‐１の上面と同一平面上にあり得る。いくつかの実施形態では、絶縁材料４１３は絶縁層２１１‐１上に形成することもでき、チャネル２２０は絶縁材料４１３をも貫通する。絶縁材料４１３は、例えば酸化ケイ素など、任意の適切な絶縁材料を含むことができる。絶縁材料４１３の配置は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、スパッタリング、ＭＯＣＶＤ、および／またはＡＬＤなどの任意の適切な方法を含むことができる。いくつかの実施形態では、絶縁材料４１３はＣＶＤにより形成される。例えば、化学機械研磨（ＣＭＰ）などの平坦化方法を使用して、絶縁材料４１３の上面を平坦化することができる。
構造４００は、スタック２４０’を複数のフィンガに分割するために、各々が実質的にｘ軸に沿って半導体チャネル２２０の２つのアレイの間に形成される、複数の絶縁トレンチまたは垂直トレンチをさらに含み、各フィンガは実質的にｘ軸に沿って延伸する。本開示において、「垂直」という用語は、「ｚ軸に沿っている」または「ｘ‐ｙ平面に実質的に垂直である」ことなどを指す。引き続いて、各フィンガ内にワード線を形成することができる。垂直トレンチは、ｘ軸に沿った１つまたは複数の開口部を含むことができる。いくつかの実施形態では、犠牲層２１２を金属ゲート電極材料で置き換えるために、垂直トレンチを使用することができる。例えば、隣接する犠牲層２１２の間にゲート電極材料を配置してワード線構造を形成した後、エッチバックプロセスを使用して、トレンチ内から余剰金属ゲート電極材料を除去し、結果、異なる階層のワード線を電気的に絶縁することができる。続いて、トレンチに適切な絶縁材料を充填して、絶縁スペーサまたは絶縁スリットとしても参照されるゲート線スリットを形成することができる。すなわち、隣接するフィンガ内に引き続いて形成されるワード線は、絶縁材料で充填された位置において絶縁される。
例示を目的として、２つの隣接する垂直トレンチ２２１および２２２が本開示の図４Ａ〜図４Ｄに示されている。垂直トレンチ２２１は、領域ＡおよびＢ内にそれぞれ形成された垂直トレンチ２２１Ａおよび２２１Ｂを含む。同様に、垂直トレンチ２２２は、領域ＡおよびＢ内にそれぞれ形成された垂直トレンチ２２２Ａおよび２２２Ｂを含む。２つの隣接する垂直トレンチ２２１および２２２は、構造４００をフィンガ１、２、および３に分割し、各フィンガは、半導体チャネル２２０のアレイを含む。垂直トレンチ２２１Ａおよび２２２Ａは、引き続いて形成されるワード線を異なるフィンガに分割するために使用され、一方で、垂直トレンチの２２１Ｂおよび２２２Ｂは領域Ｂに形成されて、半導体チャネル２２０のアレイをｘ軸に沿って異なるフィンガに分割する。半導体チャネル２２０のアレイは、ワード線がフィンガ１、２、および３内に継続して形成されるメモリセルをそれぞれ形成することができる。
スタック２４０’の上にマスク層を形成し、例えばフォトリソグラフィを使用してマスクをパターニングして、パターニングされたマスク層内に垂直トレンチに対応する開口部を形成することにより、垂直トレンチ（例えば、２２１および２２２）を形成することができる。適切なエッチングプロセス、例えば、ドライエッチングおよび／またはウェットエッチングを実行して、垂直トレンチがベース基板２１０を露出させるまで、開口部によって露出されたスタック２４０’の部分を除去することができる。エッチングプロセスは、例えば、酸素ベースのプラズマを使用するＲＩＥプロセスなどのプラズマプロセスであり得る。いくつかの実施形態では、ＲＩＥエッチングプロセスは、例えば、ＣＦ４、ＳＦ６、ＣＨＦ３、および／または他の適切なガスなどのエッチングガスを含み得る。他の多くのエッチング方法も適切であり得る。マスク層は、垂直トレンチの形成後に除去することができる。いくつかの実施形態では、垂直トレンチは、スタック２４０’内の各階層を通り、スタック２４０’をｘ軸に沿って複数のフィンガに分割する。垂直トレンチは、各階層内の隣接するフィンガの犠牲層／絶縁層が、フィンガの間の垂直トレンチの開口部（複数可）を通して接続することができるように、ｘ軸に沿って上記の１つまたは複数の開口部を含むことができる。
図４Ｃおよび図４Ｄは、それぞれ領域ＢおよびＡの断面図を表す、線４ｂ‐４ｂ’および４ｃ‐４ｃ’からのそれぞれの断面図である。図４Ｃに示されるように、垂直トレンチ２２１Ｂおよび２２２Ｂは、半導体チャネルが形成される領域Ｂに形成され、したがって、絶縁層２１１‐１〜２１１‐４および犠牲層２１２‐１〜２１２‐３の交互の誘電体スタックを介して形成される。上述のエッチングプロセスは、トレンチが基板２１０に到達するまで継続することができる。領域ＡとＢとの間の材料組成の違いにより、エッチングプロセスはこれらの領域内で異なるエッチングプロファイルを生成する。例えば、領域Ａ内のトレンチ２２１Ａおよび２２２Ａは実質的に、絶縁材料および１つまたは複数の階段構造を通して形成され、トレンチ２２１Ｂおよび２２２Ｂの方は、交互になった誘電材料のスタックを通して形成される。上述のように、いくつかの実施形態では、絶縁層２１１および絶縁層４１３は酸化ケイ素を含むことができる。いくつかの実施形態では、犠牲層２１２は窒化ケイ素を含む。エッチングプロセスは、窒化ケイ素材料に対してより異方性のエッチングプロファイル性能をもたらすことができるウェットエッチングプロセスであり得る。窒化ケイ素ウェットエッチングプロセスのためのエッチング液は、窒化ケイ素材料と反応し、エッチング中に側壁を横方向のエッチングから保護するポリマー材料の層を、側壁上に生成することができる。対照的に、酸化ケイ素ウェットエッチングプロセス中に形成されるポリマー材料はより少なく、より多くの横方向のエッチングが観察され得、酸化ケイ素材料に対する異方性エッチングプロファイルがより少なくなる。結果として、領域Ａ内のトレンチは、傾斜した側壁を含むエッチングプロファイルを形成し、結果、トレンチ上部のトレンチ幅が、トレンチの底部のトレンチ幅よりも大きくなる。対照的に、領域Ｂ内のエッチングプロファイルは、実質的に垂直な側壁を示し、上部のトレンチ幅が下部のトレンチ幅に実質的に等しいことを示す。
図５Ａおよび図５Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための構造５００を示す。図５Ａおよび５Ｂは、犠牲材料を金属ゲート電極材料に置き換え、エッチバックプロセスを実行してゲート電極材料の各層を分離し、ワード線５３２−１〜５３２−３を形成した後の、図４Ａおよび４Ｂに示す構造を示す。いくつかの実施形態において、犠牲層は、例えば、ドライエッチングプロセス、ウェットエッチングプロセス、任意の他の適切なエッチングプロセス、および／またはそれらの組み合わせなどの任意の適切なエッチングプロセスによって除去することができる。犠牲層が除去された後、絶縁層の間に水平トレンチが形成され、犠牲層の場所および水平トレンチ内にゲート電極材料が配置される。例えば、構造５００の各階層は、それぞれの絶縁層２１１の上にゲート金属材料層を含む。いくつかの実施形態において、構造５００は、犠牲層２１２を適切なゲート電極金属材料で充填し置き換えることにより、図４Ａ〜図４Ｄに示される構造４００から形成され得る。ゲート電極金属材料は、ｘ−ｙ平面に沿って各水平トレンチを充填し、それぞれの絶縁層２１１を被覆することができる。ゲート金属材料層は、エッチバックプロセスの後に引き続いて形成されるワード線（すなわち、ゲート電極）５３２−１〜５３２−３のベース材料を提供することができる。いくつかの実施形態において、ゲート電極材料は、垂直トレンチおよび水平トレンチを適切な導電性材料で充填することにより形成され得る。例えば、ＡＬＤなどの適切な配置方法を使用することができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、他の適切な方法、および／またはそれらの組み合わせを利用して、ゲート電極材料を堆積することができる。
ゲート電極材料が垂直および水平トレンチ内に配置された後、エッチバックプロセスを実行して、余剰ゲート電極材料を垂直トレンチから除去することができ、結果、異なる階層からのワード線を電気的に絶縁することができる。領域Ｂ内の垂直トレンチのエッチングプロファイルは、実質的に垂直な側壁を示し、側壁は、均一な金属配置を促進し、トレンチの高さ全体を通じてゲート電極材料の均一なエッチバックを提供する。例えば、図５Ａに示すように、エッチバックプロセス後に形成された、形成されているワード線５３２−１〜５３２−３の各層は、垂直トレンチ２２１Ｂおよび２２２Ｂの側壁から余剰ゲート電極材料が除去されているため、互いに電気的に絶縁される。対照的に、領域Ａ内のトレンチは、傾斜した側壁を含むエッチングプロファイルを形成し、結果、トレンチ上部のトレンチ幅が、トレンチの底部のトレンチ幅よりも大きくなる。テーパ状プロファイルにより、ゲート電極材料がトレンチ２２１Ａおよび２２２Ａに不均一に配置される。例えば、ゲート電極材料は、トレンチ２２１Ａおよび２２２Ａの底部に凝集する傾向があり、エッチバックプロセスは、トレンチの底部においてトレンチ側壁から余剰ゲート電極材料を完全に除去しない場合がある。トレンチ側壁上の残りのゲート電極材料（破線の円５４０で示されている）は、ワード線構造の階層の間で短絡または電流漏れを引き起こす可能性がある。例えば、図５Ｂに示すように、ワード線５３２‐２は、エッチバックプロセス後に側壁上に余剰ゲート電極材料が残っているため、ワード線５３２‐３に電気的に接続されている。
典型的な構造上にさらなる構造が形成されて三次元ＮＡＮＤメモリデバイスが完成し、説明を容易にするために、他の構造の形成の詳細は本開示では省略されている。例えば、各階層のワード線を外部回路に接続するために、各階層の上に金属コンタクトビアを形成することができる。いくつかの実施形態において、金属コンタクトビアは、誘電体スタックをパターニングして、各階層のコンタクト領域を露出させる複数のコンタクト開口部を形成し、コンタクト開口部を適切な導電性材料で充填して金属コンタクトビアを形成することにより形成される。パターニングプロセスには、誘電体スタック上にマスクを形成すること、フォトリソグラフィプロセスを実行してマスク内にコンタクト開口部を画定することと、ワード線階段領域の所望のコンタクト領域が露出するまでコンタクト開口部内の材料を除去することとを含むことができる。各階層のコンタクト領域は、１つまたは複数のワード線上にあることができる。さらに、コンタクト開口部は、例えばタングステン、アルミニウム、および／または銅などの適切な導電性材料で充填することができる。
図６〜図８は、ゲート線スリットの幅が、アレイ領域におけるゲート線スリットの幅と比較してワード線階段領域において増大している三次元ＮＡＮＤメモリデバイスの上面図を示す。ワード線階段領域の上面においてゲート線スリット幅を増大すると、ゲート線スリットの下部において幅が増大し得る。とりわけ、ワード線階段領域のゲート線スリット幅を増大する利点は、均一な金属の配置を容易にし、ゲート線スリットの底部での金属の凝集を回避することである。ゲート線スリット内に均一に金属を配置することによって、均一なゲート電極材料エッチバックが実現し、隣接するゲート電極間の電流漏れまたは短絡が防止される。様々な設計および用途において、ゲート線スリットの設計および位置は、異なる設計規則に従って変化する可能性があり、本開示の実施形態によって限定されるべきではない。
図６は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造６００を示す。図６は、ワード線階段領域Ａおよびアレイ領域Ｂを含む典型的な構造６００の上面図６０１である。領域ＡおよびＢは、点線によってマークされた領域境界６０２において互いに隣接する。半導体チャネル６２０のアレイが領域Ｂ内に形成され、金属コンタクトビア６２４のアレイが領域Ａ内に形成される。半導体チャネルおよび金属コンタクトビアは、一対のゲート線スリット６２１および６２２の間に形成される。ゲート線スリット６２１は、領域Ａ内に形成されたゲート線スリット６２１Ａおよび領域Ｂ内に形成されたゲート線スリット６２１Ｂを含む。同様に、ゲート線スリット６２２は、それぞれ領域ＡおよびＢ内に形成されたゲート線スリット６２２Ａおよび６２２Ｂを含む。ゲート線スリット６２１Ａ、６２１Ｂ、６２２Ａ、および６２２Ｂは各々、上面図６０１のように長方形の形状を有することができる。典型的な構造６００は、他の構造および／または特徴も含み、単純化および明瞭化のために図６には示されていない。
垂直トレンチの底部でのゲート電極材料の凝集を低減するために、ワード線階段領域内のゲート線スリットは、アレイ領域よりも幅を広くすることができる。例えば、ゲート線スリット６２１Ｂおよび６２２Ｂは幅ａを有し、ゲート線スリット６２１Ａおよび６２２Ａは幅ａよりも大きくありうる幅ｂを有する。ワード線階段領域内のゲート線スリットの幅を増大させることで、ウェット／ドライエッチングプロセスの化学反応物または反応性イオンをトレンチの底部に簡単にアクセスできるようにすることによって、トレンチの底部でのエッチングレートを改善することができる。したがって、開口部が広くなる結果として、垂直トレンチの底部において開口部を広くすることができ、トレンチ底部において金属が凝集することなく、均一なゲート電極材料の配置が容易になる。後続のエッチバックプロセス中に、ワード線階段構造にゲート電極材料が均一に配置される結果として、トレンチの側壁上でエッチバックレートを均一にすることができ、ワード線を異なる階層から電気的に絶縁することができる。
図６に示される典型的な構造６００の上面図は、長方形の開口部を有するゲート線スリット６２１Ａおよび６２２Ａを示す。ｙ方向において測定されるゲート線スリット６２１Ａおよび６２２Ａの幅「ｂ」は異なり得る。例えば、幅「ｂ」は、様々な要因によって決定される公称量だけ幅「ａ」よりも大きくすることができる。例えば、幅の最小の増大は、トレンチ底部での幅の増大の最小の増大をもたらす可能性が高く、したがって、提供される利点は限定される。一方、ゲート線スリットは半導体チャネルおよび金属コンタクトビアに隣接して形成されるため、幅を増大させることによってまた、ゲート線スリットとスリットに隣接する構造との間の間隔も低減し、結果、分離を貫通してエッチングされ、ゲート線スリットと隣接する構造との間に望ましくない電気接触が形成される危険性が増大する。さらに、ゲート線スリットを増大することによってまた、より多くのデバイス空間が占有され、結果、デバイス密度に影響を与える。ゲート線スリットの設計では、特定のデバイスの公称設計を提供するために、少なくとも上記の要因を考慮し、検討する必要がある。いくつかの実施形態では、幅ｂは、幅ａよりも約１０ｎｍ〜約５０ｎｍの間の量だけ大きくすることができる。例えば、幅ｂは、約２０ｎｍだけ幅ａよりも大きくすることができる。いくつかの実施形態では、ゲート線スリット６２１Ａおよび６２２Ａは、実質的に同じ幅を有することができる。いくつかの実施形態では、ゲート線スリット６２１Ａおよび６２２Ａは、デバイスのニーズおよび設計に応じて、異なる幅を有することができる。いくつかの実施形態では、誘電体材料スタックの材料組成に応じて、幅「ａ」は幅「ｂ」よりも大きくして、金属凝集を低減することもできる。
図７は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造７００を示す。図７は、ワード線階段領域Ａおよびアレイ領域Ｂを含む典型的な構造７００の上面図７０１である。領域ＡおよびＢは、点線によってマークされた領域境界７０２において互いに隣接する。図６の典型的な構造６００と同様に、半導体チャネル７２０のアレイが領域Ｂ内に形成され、金属コンタクトビア７２４のアレイが領域Ａ内に形成される。半導体チャネルおよび金属コンタクトビアは、一対のゲート線スリット７２１および７２２の間に形成される。ゲート線スリット７２１は、領域Ａ内に形成されたゲート線スリット７２１Ａおよび領域Ｂ内に形成されたゲート線スリット７２１Ｂを含む。同様に、ゲート線スリット７２２は、それぞれ領域ＡおよびＢ内に形成されたゲート線スリット７２２Ａおよび７２２Ｂを含む。典型的な構造７００は、他の構造および／または特徴も含み、単純化および明瞭化のために図７には示されていない。
図７に示される典型的な構造７００の上面図は、ｘ方向において延伸する湾曲した端部を有する長方形の開口部を有するゲート線スリット７２１Ａおよび７２２Ａを示す。長方形のスリットの角（すなわち、互いに垂直な側壁の接合部）に配置されたゲート電極材料は、均一な配置およびエッチバックを達成するのがより困難である。金属の凝集は、密な空間（例えば、互いに９０°に配置された２つの側壁間の角に形成された空間）内に形成される。これは、両方の側壁上の配置が実質的に同じ領域に蓄積し、金属の凝集を引き起こす可能性があるためである。湾曲した端部は凝集を低減し、均一な配置およびエッチバックをさらに改善することができ、結果、隣接するワード線構造が効果的に分離されるという利点が得られる。いくつかの実施形態では、ゲート線スリット７２１Ａおよび７２２Ａのそれぞれの湾曲した端部７３１および７３２は、幅ｂを直径ｂとして使用して、ゲート線スリットの両側（図７に示す上側および下側）を接続する半円であり得る。いくつかの実施形態において、湾曲した端部は、特定のデバイスのニーズおよび設計目標に適した湾曲設計または湾曲度を有する任意の構造であり得る。例えば、湾曲した端部は弧状構造を含むことができ、弧の半径は任意の適切な値にすることができる。いくつかの実施形態では、湾曲した端部７３１および７３２は、実質的に同じ湾曲設計を有することができる。いくつかの実施形態では、湾曲した端部は異なる湾曲設計を有することができる。図６において上述した実施形態と同様に、いくつかの実施形態によれば、誘電体材料スタックの材料組成に応じて、幅「ａ」は幅「ｂ」よりも大きくして、金属凝集を低減することもできる。
図８は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な構造８００を示す。図８は、ワード線階段領域Ａおよびアレイ領域Ｂを含む典型的な構造８００の上面図８０１である。領域ＡおよびＢは、点線によってマークされた領域境界８０２において互いに隣接する。図６の典型的な構造６００および図７の典型的な構造７００と同様に、半導体チャネル８２０のアレイが領域Ｂ内に形成され、金属コンタクトビア８２４のアレイが領域Ａ内に形成される。半導体チャネルおよび金属コンタクトビアは、一対のゲート線スリット８２１および８２２の間に形成される。ゲート線スリット８２１は、領域Ａ内に形成されたゲート線スリット８２１Ａおよび領域Ｂ内に形成されたゲート線スリット８２１Ｂを含む。同様に、ゲート線スリット８２２は、それぞれ領域ＡおよびＢ内に形成されたゲート線スリット８２２Ａおよび８２２Ｂを含む。典型的な構造８００は、他の構造および／または特徴も含み、単純化および明瞭化のために図８には示されていない。
図８に示される典型的な構造８００の上面図は、湾曲した端部を有する漸進的に増大する開口部を有するゲート線スリット８２１Ａおよび８２２Ａを示す。ゲート線スリットの幅は、ｘ方向に延伸するにつれて増大する。図８に示されるように、ゲート線スリット８２１Ａおよび８２２Ａは、領域Ａと領域Ｂとの間の境界においてそれぞれゲート線スリット８２１Ｂおよび８２２Ｂに隣接し、半導体チャネル８２０に近く接近することができる。したがって、ゲート線スリット８２１Ａおよび８２２Ａの幅を均一に増大させるのではなく漸進的に増大させると、望ましくない短絡を引き起こしまたは半導体チャネル８２０の形状に影響を与える可能性を減らすことにより、半導体チャネル８２０に影響を与えるリスクを減らすことができる。図４Ａ〜図４Ｄに上に示すように、領域Ａが領域Ａと領域Ｂとの境界から正のｘ方向に延伸するにつれて、下にあるワード線階段構造の数は減少し、絶縁材料４１３の深さは漸進的に増大する。図８に示される典型的な構造８００は、三次元メモリデバイスの一部であり得、三次元メモリデバイスは、例えば、負のｙ方向、正および／もしくは負のｘ方向、ならびに／または任意の適切な方向のような他の方向に延伸するワード線階段領域を含み得る。漸進的に増大するゲート線スリット開口部は、ｘ方向に沿ったトレンチ内の均一な配置およびエッチバックレートを提供するために絶縁材料４１３の増大する深さに適合するように設計することができ、金属凝集がさらに防止される。図７において上述した湾曲した端部と同様に、湾曲した端部は凝集を低減し、均一な配置およびエッチバックをさらに改善することができ、結果、隣接するワード線構造が効果的に分離されるという利点が得られる。いくつかの実施形態では、ゲート線スリット８２１Ａおよび８２２Ａのそれぞれの湾曲した端部８３１および８３２は、図７において上述したそれぞれの湾曲した端部７３１および７３２と同様とすることができる。いくつかの実施形態では、湾曲した端部８３１および８３２は、実質的に同じ湾曲設計を有することができる。湾曲した端部は弧状構造を含むことができ、弧の半径は任意の適切な値にすることができる。いくつかの実施形態では、湾曲した端部は異なる湾曲設計を有することができる。いくつかの実施形態では、ゲート線スリット８２１Ａおよび８２２Ａの端部（すなわち、ｘ方向において領域境界から最も遠いゲート線スリットの部分）と、最後の金属コンタクトビア（ｘ方向において領域境界から最も遠い金属コンタクトビア）の端部（ｘ方向において領域境界から最も遠い金属コンタクトビアの部分）との間の水平距離「ｃ」（ｘ方向において測定される）は約０．５μｍと約２μｍとの間である。いくつかの実施形態では、水平距離は約１．５μｍであり得る。図６において上述した実施形態と同様に、いくつかの実施形態によれば、誘電体材料スタックの材料組成に応じて、幅「ａ」は幅「ｂ」よりも大きくして、金属凝集を低減することもできる。
図９は、いくつかの実施形態による、三次元メモリデバイスを形成するための典型的な方法９００の図である。説明のために、方法９００に示される動作は、図２Ａ〜図８の文脈で説明される。本開示の様々な実施形態において、方法９００の動作は、異なる順序で実行されてもよく、および／または変化してもよい。
動作９０２において、基板を提供することができる。図２Ａおよび図２Ｂは、この動作における典型的な基板を示している。基板は、ベース基板および基板の上の材料層を含むことができる。ベース基板は、三次元構造を形成するための任意の適切な材料を含むことができる。例えば、ベース基板は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ−Ｖ族化合物を含むことができる。いくつかの実施形態では、材料層は、ベース基板の上に垂直方向に沿って配置された絶縁層と犠牲層との交互スタックを含むことができる。いくつかの実施形態では、犠牲層は窒化ケイ素を含み、絶縁層は酸化ケイ素を含む。
動作９０４において、階段構造を有する交互する誘電体材料スタックを、動作９０２において提供された基板から形成することができる。図２Ａ〜図２Ｂを参照すると、複数の交互に積層された絶縁層／犠牲層の対をスタック内に形成することができる。図３Ａ〜図３Ｂを参照すると、交互する誘電体材料スタック上に階段構造を形成することができる。さらに、図４Ａおよび図４Ｂに示されるように、複数の半導体チャネルを、スタックを通じて実質的にベース基板へと形成することができる。半導体チャネルは各々、少なくとも誘電体コア、半導体チャネル膜、およびメモリ膜を含むことができる。半導体チャネルは、適切な方法を使用して、メモリ膜、半導体チャネル膜、および誘電体コアを連続的に堆積することにより形成することができる。
動作９０６において、トレンチを開けて犠牲層を除去し、続いてゲート電極材料を堆積しエッチバックすることにより、スタックを通るゲート線スリットを形成することができる。さらに、図４Ａ〜図４Ｂを参照すると、スタックを複数のフィンガに分割するために、スタックを通るゲート線スリットを垂直トレンチから水平方向に沿って形成することができる。ゲート線スリットの少なくとも１つは、同じ階層の隣接するフィンガの犠牲層／絶縁層の対を接続するために、水平方向に沿って１つまたは複数の開口部を含む。垂直トレンチは、スタックの上にマスクをパターニングし、マスクによって露出されたスタックの部分をエッチングすることにより形成することができる。誘電体材料が配置された後、リセスエッチングおよび／またはＣＭＰプロセスを使用して、スタックの上面を平坦化することができる。ワード線上に金属コンタクトビアを形成することができる。接続されたワード線を外部回路と導電的に接続するために、接続されたワード線上に１つまたは複数の金属コンタクトビアを形成することができる。
さらに、図６〜図８を参照すると、誘電体スタック構造におけるエッチングプロセスは、ｘ方向に沿って異なる幅を有するゲート線スリットを形成することができる。いくつかの実施形態では、ワード線階段領域内のゲート線スリットの幅は、アレイ領域内のゲート線スリットの幅よりも大きい。ワード線階段領域内のゲート線スリットの幅の増大は、誘電体スタック構造内の材料組成によって決定することができ、ウェット／ドライエッチングプロセスの化学反応物または反応性イオンをトレンチの底部に簡単にアクセスできるようにすることによって、トレンチの底部でのエッチングレートを改善するように設計することができる。したがって、開口部が広くなる結果として、垂直トレンチの底部において開口部を広くすることができ、トレンチ底部において金属が凝集することなく、均一なゲート電極材料の配置が容易になる。後続のエッチバックプロセス中に、ワード線階段構造にゲート電極材料が均一に配置される結果として、トレンチの側壁上でエッチバックレートを均一にすることができ、ワード線を異なる階層から電気的に絶縁することができる。幅は、例えば、ワード線階段領域およびアレイ領域内の材料組成、ゲート線スリット幅の増大が半導体チャネルに影響を与えるリスク、およびゲート線スリット幅を広げるために必要なスペースに起因するデバイス密度への影響など、多くの要因を検討することによって決定することができる。
図６を参照すると、ワード線階段領域内のゲート線スリットは、ｙ方向において測定される幅をアレイ領域内のゲート線スリットの幅より大きくすることができる長方形の開口部を有することができる。いくつかの実施形態では、ワード線階段領域内のゲート線スリット幅は、約１０ｎｍと約５０ｎｍとの間の量だけアレイ領域内のゲート線スリット幅より大きくすることができる。例えば、幅の差は約２０ｎｍとすることができる。いくつかの実施形態では、ワード線階段領域内のゲート線スリットは、実質的に同じ幅を有することができる。一部の実施形態では、ワード線階段領域内のゲート線スリットは、デバイスのニーズおよび設計に応じて異なる幅を有することができる。
図７を参照すると、ゲート線スリットは、湾曲した端部を有する長方形の開口部を有することができる。湾曲した端部はゲート線スリットの底部における凝集を低減し、均一な配置およびエッチバックをさらに改善することができ、結果、隣接するワード線構造が効果的に分離されるという利点が得られる。いくつかの実施形態では、ゲート線スリットの湾曲した端部は、ゲート線スリット幅を直径として使用して、（上から見たときに）ゲート線スリットの上側と下側の両方を接続する半円であり得る。いくつかの実施形態において、湾曲した端部は、特定のデバイスのニーズおよび設計に適した湾曲設計または湾曲度を有する任意の構造であり得る。いくつかの実施形態では、ワード線階段領域内に形成されるゲート線スリットの湾曲した端部は、実質的に同じ湾曲設計を有することができる。いくつかの実施形態では、湾曲した端部は異なる湾曲設計を有することができる。
図８を参照すると、ワード線階段領域内のゲート線スリットは、湾曲した端部を有する、漸進的に増大する開口部を有することができる。ゲート線スリットの幅は、ｘ方向に延伸するにつれて増大する。ゲート線スリットの幅を漸進的に増大させると、望ましくない短絡を引き起こす、または半導体チャネルの形状に影響を与える可能性を減らすことにより、半導体チャネルに影響を与えるリスクを減らすことができる。加えて、漸進的に増大するゲート線スリット開口部は、ワード線階段領域内に形成される絶縁材料の増大する深さに適合し、ｘ方向に沿ったトレンチ内の均一な配置およびエッチバックレートを提供するように設計することができ、金属凝集がさらに防止される。さらに、ワード線階段領域内のゲート線スリットの端部の湾曲した端部は、凝集を低減することができ、均一な配置およびエッチバックをさらに改善し、結果、隣接するワード線構造が効果的に分離されるという利点が得られる。いくつかの実施形態では、ワード線階段構造内のゲート線スリットの湾曲した端部は、実質的に同様の設計を有することができる。いくつかの実施形態では、湾曲した端部は異なる湾曲設計を有することができる。いくつかの実施形態では、ゲート線スリットの端部（領域境界から最も遠い湾曲した端部上の点）と、最後の金属コンタクトビア（すなわち、領域境界から最も遠い）との間の水平距離は約０．５μｍと約２μｍとの間である。いくつかの実施形態では、水平距離は約１．５μｍであり得る。
本開示は、ゲート線スリットが、アレイ領域内の幅と比較してワード線階段領域内でより大きな幅を有することができる三次元ＮＡＮＤメモリデバイスを説明する。ワード線階段領域の上面においてゲート線スリット幅を増大すると、ゲート線スリットの下部において幅が増大し得る。とりわけ、ワード線階段領域のゲート線スリット幅を増大する利点は、均一な金属の堆積を容易にし、ゲート線スリットの底部での金属の凝集を回避することである。ゲート線スリット内に均一に金属を堆積することによって、均一なゲート電極材料エッチバックが実現し、隣接するゲート電極間の電流漏れまたは短絡が防止される。
いくつかの実施形態において、メモリデバイスは、基板と、基板の上で第１の方向に沿って延伸する複数のワード線とを含む。第１の方向はｘ方向に沿っている。複数のワード線は、第１の領域内で階段構造を形成する。複数のチャネルが、第２の領域内に形成され、複数のワード線を貫通する。第２の領域は、領域境界において第１の領域に隣接する。メモリデバイスは、第２の領域内に形成された複数のコンタクト構造をさらに含む。複数のコンタクト構造の各１つのコンタクト構造は、複数のワード線のうちの少なくとも１つのワード線に電気的に接続されている。メモリデバイスはまた、第１の領域および第２の領域内に、第１の方向に沿って形成された絶縁スリットをも含む。第２の方向において測定される第１の領域内の絶縁スリットの第１の幅は、第２の方向において測定される第２の領域内の絶縁スリットの第２の幅よりも大きい。
いくつかの実施形態では、メモリデバイスは、第１の方向に沿って延伸するワード線階段領域を含む。メモリデバイスはアレイ領域も含む。メモリデバイスは、複数のスリット構造の隣接するスリット構造間に形成された複数のチャネルをさらに含む。メモリデバイスは、複数のスリット構造も含み、各スリット構造は、それぞれワード線階段領域およびアレイ領域内に形成された第１のスリット構造および第２のスリット構造を含む。第１のスリット構造および第２のスリット構造の幅は異なる。
いくつかの実施形態では、半導体デバイスは、基板と、基板内に形成されたスリットとを含む。スリットは、アレイスリットに隣接するワード線階段スリットを含む。ワード線階段スリットおよびアレイスリットは、それぞれワード線階段領域およびアレイ領域内に形成される。ワード線階段スリットの幅は、アレイスリットの幅よりも大きい。
特定の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするため、当業者は、当該技術分野の技能の範囲内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に変更し、および／または、当該実施形態を様々な用途に適合させることができる。したがって、そのような適合および変更は、本明細書に提示された教示および案内に基づいて、開示された実施形態の等価物の意味および範囲内にあることを意図している。本明細書の語法または用語は説明のためのものであり、限定するものではなく、結果、本明細書の用語または語法は、教示および案内に照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、特定の機能の実施態様および特定の機能の実施態様の関係を示す機能的構成要素を用いて上記で説明されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書において任意最良で画定されている。指定された機能と指定された機能の関係が適切に実行される限り、代替の境界が画定されてもよい。
概要および要約のセクションは、発明者（複数可）によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載し得、したがって、本開示および添付の特許請求の範囲を限定することは決して意図されていない。
本開示の広さおよび範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、添付の特許請求の範囲およびそれらの等価物に従ってのみ定義されるべきである。

Claims (20)

  1. メモリデバイスであって、
    基板と、
    前記基板の上で第１の方向に沿って延伸する複数のワード線であって、前記複数のワード線は、第１の領域内で階段構造を形成する複数のワード線と、
    第２の領域内に形成され、前記複数のワード線を貫通する複数のチャネルであって、前記第２の領域は、領域境界において前記第１の領域に隣接する、複数のチャネルと、
    前記第１の領域および前記第２の領域内に、前記第１の方向に沿って形成されている絶縁スリットと
    を備え、
    前記絶縁スリットは、前記第１の領域内に形成され、前記第１の領域を分割する第１の絶縁スリット、および、前記第２の領域内に形成され、前記第２の領域を分割する第２の絶縁スリットを含み、
    第２の方向において測定される前記第１の絶縁スリットの第１の幅は、前記第２の方向において測定される前記第２の絶縁スリットの第２の幅よりも大きく、
    前記第１の絶縁スリットは、傾斜した側壁を含み、
    前記第２の絶縁スリットは、垂直な側壁を含む、
    メモリデバイス。
  2. 前記第１の方向は、前記基板の上面に平行である、
    請求項１に記載のメモリデバイス。
  3. 前記第２の方向は、前記第１の方向に垂直である、
    請求項１または２に記載のメモリデバイス。
  4. 前記第１の幅は、前記第１の方向に沿って均一である、
    請求項１〜３のいずれか１項に記載のメモリデバイス。
  5. 前記第１の幅は、前記第２の幅よりも約１０ｎｍ〜約５０ｎｍ大きい、
    請求項１〜４のいずれか１項に記載のメモリデバイス。
  6. 前記第１の幅は、前記第１の方向に沿って、前記領域境界から離れるに従って増大する、
    請求項１〜５のいずれか１項に記載のメモリデバイス。
  7. 前記第１の絶縁スリットは、長方形の形状を含む、
    請求項１〜５のいずれか１項に記載のメモリデバイス。
  8. 前記第１の絶縁スリットは、湾曲端部構造を含む、
    請求項１〜６のいずれか１項に記載のメモリデバイス。
  9. 前記湾曲端部構造は、弧状構造を含む、
    請求項８に記載のメモリデバイス。
  10. 前記弧状構造は、前記第１の幅を直径とする半円である、
    請求項９に記載のメモリデバイス。
  11. 前記メモリデバイスは、前記第１の領域内に形成された複数のコンタクト構造をさらに備え、前記複数のコンタクト構造の各コンタクト構造は、前記複数のワード線のうちの少なくとも１つのワード線に電気的に接続され、前記領域境界から最も遠い、前記複数のコンタクト構造のコンタクト構造、および前記湾曲端部構造のそれぞれの部分は、前記第１の方向において約０．５μｍ〜約２μｍ離れている、
    請求項８〜１０のいずれか１項に記載のメモリデバイス。
  12. メモリデバイスであって、
    第１の方向に沿って延伸するワード線階段領域と、
    領域境界において前記ワード線階段領域に隣接するアレイ領域と、
    複数のスリット構造と
    を備え、
    前記複数のスリット構造の各々は、前記ワード線階段領域内に形成され、前記ワード線階段領域を分割する第１のスリット構造、および、前記アレイ領域内に形成され、前記アレイ領域を分割する第２のスリット構造を含み、
    前記第１のスリット構造の幅は、前記第２のスリット構造の幅より大きく、
    前記第１のスリット構造は、傾斜した側壁を含み、
    前記第２のスリット構造は、垂直な側壁を含む、
    メモリデバイス。
  13. 前記複数のスリット構造は、前記第１の方向に沿って延在し、前記幅は、前記第１の方向に垂直な第２の方向において測定される、
    請求項１２に記載のメモリデバイス。
  14. 前記第１のスリット構造の幅は、前記第１の方向に沿って均一である、
    請求項１２または１３に記載のメモリデバイス。
  15. 前記第１のスリット構造の幅は、前記第２のスリット構造の幅よりも約１０ｎｍ〜約５０ｎｍ大きい、
    請求項１２〜１４のいずれか１項に記載のメモリデバイス。
  16. 前記第１のスリット構造の幅は、前記第１の方向に沿って漸進的に増大する、
    請求項１２〜１５のいずれか１項に記載のメモリデバイス。
  17. 前記複数のスリット構造のスリット構造は、長方形の形状を含む、
    請求項１２〜１５のいずれか１項に記載のメモリデバイス。
  18. 前記複数のスリット構造のスリット構造は、湾曲端部構造を含む、
    請求項１２〜１６のいずれか１項に記載のメモリデバイス。
  19. 前記湾曲端部構造は、弧状構造を含む、
    請求項１８に記載のメモリデバイス。
  20. メモリデバイスを形成するための方法であって、
    ワード線階段領域および領域境界において前記ワード線階段領域に隣接するアレイ領域を備える基板を提供することと、
    前記ワード線階段領域内に前記ワード線階段領域を分割するワード線階段スリットを形成するために、前記基板をエッチングすることと、
    前記アレイ領域内に前記アレイ領域を分割するアレイスリットを形成するために、前記基板をエッチングすることと
    を含み、
    前記ワード線階段スリットの幅は、前記アレイスリットの幅よりも大きく、
    前記ワード線階段スリットは、傾斜した側壁を含み、
    前記アレイスリットは、垂直な側壁を含む、
    方法。
JP2021165074A 2017-03-07 2021-10-06 メモリデバイスおよびメモリデバイスの形成方法 Active JP7303271B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710131738.5 2017-03-07
CN201710131738.5A CN106876391B (zh) 2017-03-07 2017-03-07 一种沟槽版图结构、半导体器件及其制作方法
JP2019548935A JP6987876B2 (ja) 2017-03-07 2018-03-01 メモリデバイスおよび方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019548935A Division JP6987876B2 (ja) 2017-03-07 2018-03-01 メモリデバイスおよび方法

Publications (2)

Publication Number Publication Date
JP2022000930A true JP2022000930A (ja) 2022-01-04
JP7303271B2 JP7303271B2 (ja) 2023-07-04

Family

ID=59171134

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019548935A Active JP6987876B2 (ja) 2017-03-07 2018-03-01 メモリデバイスおよび方法
JP2021165074A Active JP7303271B2 (ja) 2017-03-07 2021-10-06 メモリデバイスおよびメモリデバイスの形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019548935A Active JP6987876B2 (ja) 2017-03-07 2018-03-01 メモリデバイスおよび方法

Country Status (6)

Country Link
US (4) US10727245B2 (ja)
JP (2) JP6987876B2 (ja)
KR (4) KR102549996B1 (ja)
CN (3) CN106876391B (ja)
TW (1) TWI666761B (ja)
WO (1) WO2018161832A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876391B (zh) 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
US10998331B2 (en) * 2018-06-27 2021-05-04 Sandisk Technologies Llc Three-dimensional inverse flat NAND memory device containing partially discrete charge storage elements and methods of making the same
JP2020047819A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
CN112002696B (zh) * 2018-10-26 2023-08-04 长江存储科技有限责任公司 3dnand存储器件的结构及其形成方法
AU2018451633B2 (en) 2018-12-07 2022-06-30 Yangtze Memory Technologies Co., Ltd. Novel 3D NAND memory device and method of forming the same
US10854616B2 (en) * 2019-04-22 2020-12-01 Macronix International Co., Ltd. Semiconductor structure and method forming the same
JP2021048302A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210034749A (ko) 2019-09-20 2021-03-31 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN110676256B (zh) * 2019-10-14 2023-08-08 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2021150392A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及びその製造方法
WO2021184357A1 (en) * 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN113555370A (zh) * 2020-04-24 2021-10-26 长江存储科技有限责任公司 具有漏极选择栅切割结构的三维存储器件及其形成方法
CN111540747B (zh) * 2020-04-27 2021-07-16 长江存储科技有限责任公司 3d存储器件的制造方法
CN111708249B (zh) * 2020-05-29 2021-11-02 长江存储科技有限责任公司 光掩膜、三维存储器及其制备方法
US11856781B2 (en) 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN111883417B (zh) * 2020-07-27 2021-07-06 长江存储科技有限责任公司 一种三维存储器的制造方法
CN112997309B (zh) 2020-09-04 2023-04-04 长江存储科技有限责任公司 具有用于源选择栅极线的隔离结构的三维存储器件及用于形成其的方法
WO2022047723A1 (en) 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
JP2022043893A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
CN112219278A (zh) * 2020-09-11 2021-01-12 长江存储科技有限责任公司 三维存储器件及其制作方法
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112786608B (zh) * 2021-01-18 2024-04-09 长江存储科技有限责任公司 三维存储器及其制造方法
CN112909021B (zh) * 2021-01-25 2024-05-14 京东方科技集团股份有限公司 显示装置、显示面板及其制造方法
CN115411051A (zh) * 2021-03-26 2022-11-29 长江存储科技有限责任公司 三维存储器及其制备方法
KR20220145124A (ko) 2021-04-21 2022-10-28 삼성전자주식회사 집적회로 장치 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114113A (ja) * 2008-11-04 2010-05-20 Toshiba Corp 半導体記憶装置
US20120170368A1 (en) * 2010-12-31 2012-07-05 Lee Ki-Hong Nonvolatile memory device and method for fabricating the same
JP2013021319A (ja) * 2011-07-08 2013-01-31 Sk Hynix Inc 半導体装置及びその製造方法
US20140035024A1 (en) * 2012-08-02 2014-02-06 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US20170025438A1 (en) * 2012-06-04 2017-01-26 SK Hynix Inc. Semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448601B1 (en) * 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
KR100796758B1 (ko) * 2001-11-14 2008-01-22 삼성전자주식회사 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
KR20080010600A (ko) * 2006-07-27 2008-01-31 삼성전자주식회사 비휘발성 메모리 소자
JP2009049230A (ja) * 2007-08-21 2009-03-05 Panasonic Corp 半導体記憶装置及びその製造方法
US8288293B2 (en) * 2009-04-20 2012-10-16 Sandisk Technologies Inc. Integrated circuit fabrication using sidewall nitridation processes
JP2011003600A (ja) * 2009-06-16 2011-01-06 Panasonic Corp 半導体記憶装置の製造方法
JP4922370B2 (ja) * 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2012028537A (ja) * 2010-07-22 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5606347B2 (ja) * 2011-01-27 2014-10-15 株式会社東芝 半導体装置およびその製造方法
KR101857681B1 (ko) * 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
KR101843580B1 (ko) * 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130083248A (ko) * 2012-01-12 2013-07-22 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP5789654B2 (ja) * 2013-12-13 2015-10-07 スパンション エルエルシー 半導体装置およびその製造方法
KR20160025866A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160315097A1 (en) * 2015-03-26 2016-10-27 NEO Semiconductor, Inc. Three-dimensional double density nand flash memory
CN106469732B (zh) * 2015-08-18 2019-05-31 旺宏电子股份有限公司 三维存储器
KR20180005033A (ko) 2016-07-05 2018-01-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106876391B (zh) * 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114113A (ja) * 2008-11-04 2010-05-20 Toshiba Corp 半導体記憶装置
US20120170368A1 (en) * 2010-12-31 2012-07-05 Lee Ki-Hong Nonvolatile memory device and method for fabricating the same
JP2013021319A (ja) * 2011-07-08 2013-01-31 Sk Hynix Inc 半導体装置及びその製造方法
US20170025438A1 (en) * 2012-06-04 2017-01-26 SK Hynix Inc. Semiconductor device
US20140035024A1 (en) * 2012-08-02 2014-02-06 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP2020510313A (ja) 2020-04-02
US20190081059A1 (en) 2019-03-14
KR20230042545A (ko) 2023-03-28
KR20210040475A (ko) 2021-04-13
KR20190122821A (ko) 2019-10-30
TW201834215A (zh) 2018-09-16
JP7303271B2 (ja) 2023-07-04
CN110168724A (zh) 2019-08-23
TWI666761B (zh) 2019-07-21
KR102238791B1 (ko) 2021-04-09
KR102359019B1 (ko) 2022-02-08
CN106876391A (zh) 2017-06-20
US11205656B2 (en) 2021-12-21
CN110168724B (zh) 2020-10-30
WO2018161832A1 (en) 2018-09-13
JP6987876B2 (ja) 2022-01-05
CN112117272A (zh) 2020-12-22
US11729971B2 (en) 2023-08-15
KR102514968B1 (ko) 2023-03-27
CN106876391B (zh) 2018-11-13
CN112117272B (zh) 2024-04-26
US20200335514A1 (en) 2020-10-22
US20220115395A1 (en) 2022-04-14
US10727245B2 (en) 2020-07-28
US20230284445A1 (en) 2023-09-07
KR20220019850A (ko) 2022-02-17
KR102549996B1 (ko) 2023-06-29

Similar Documents

Publication Publication Date Title
JP6987876B2 (ja) メモリデバイスおよび方法
US11222903B2 (en) Word line structure of three-dimensional memory device
US10867983B2 (en) Three-dimensional memory device and fabrication method thereof
KR102585801B1 (ko) 다중 스택 3 차원 메모리 장치 및 이의 제조 방법
US11903195B2 (en) Openings layout of three-dimensional memory device
WO2020154997A1 (en) Staircase formation in three-dimensional memory device
KR20210102980A (ko) 삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법
US20220123010A1 (en) Three-dimensional memory devices with channel structures having plum blossom shape

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211006

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230622

R150 Certificate of patent or registration of utility model

Ref document number: 7303271

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150