JP2019106535A - ３次元半導体メモリ装置 - Google Patents

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Abstract

【課題】信頼性及び集積度がより向上された３次元半導体メモリ装置を提供する。【解決手段】本発明に係る３次元半導体メモリ装置は半導体層上に垂直的に積層された電極を含む電極構造体と、前記電極構造体を貫通して前記半導体層と連結される垂直半導体パターンと、前記電極構造体と前記垂直半導体パターンとの間に配置される垂直絶縁パターンと、を含み、前記垂直絶縁パターンは前記電極構造体の側壁を覆う側壁部及び前記側壁部から延長されて前記半導体層の上面一部を覆う突出部を含み、前記垂直半導体パターンは第１厚さに前記垂直絶縁パターンの前記側壁部を覆う垂直チャネル部と、前記垂直チャネル部から延長されて前記垂直絶縁パターンの前記突出部及び前記半導体層の上面をコンフォーマルに覆い、前記第１厚さより大きい第２厚さを有するコンタクト部と、を含む。【選択図】図５

Description

本発明は３次元半導体メモリ装置に係り、さらに詳細には信頼性及び集積度がより向上された３次元半導体メモリ装置に係る。
消費者が要求する優れた性能及び低廉な価格を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備が必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず限定的である。従って、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許公開第２０１６／０２７６３５３号明細書
本発明が解決しようとする課題は信頼性及び集積度がより向上された３次元半導体メモリ装置を提供することにある。
本発明が解決しようとする課題は信頼性及び集積度をより向上できる３次元半導体メモリ装置の製造方法を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、半導体層上に垂直的に積層された電極を含む電極構造体と、前記電極構造体を貫通して前記半導体層と連結される垂直半導体パターンと、前記電極構造体と前記垂直半導体パターンとの間に配置される垂直絶縁パターンと、を含み、前記垂直絶縁パターンは前記電極構造体の側壁を覆う側壁部及び前記側壁部から延長されて前記半導体層の上面一部を覆う突出部を含み、前記垂直半導体パターンは第１厚さに前記垂直絶縁パターンの前記側壁部を覆う垂直チャネル部と、前記垂直チャネル部から延長されて前記垂直絶縁パターンの前記突出部及び前記半導体層の上面をコンフォーマルに覆い、前記第１厚さより大きい第２厚さを有するコンタクト部と、を含む。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、第１領域及び第２領域を含む基板と、前記基板上に垂直的に積層された電極を含む電極構造体と、前記第１領域で前記電極構造体を貫通し、第１幅を有する複数の第１垂直構造体と、前記第２領域で前記電極構造体を貫通し、前記第１幅より大きい第２幅を有する第２垂直構造体と、を含み、前記第１及び第２垂直構造体の各々は、前記基板と連結される下部半導体パターン、前記下部半導体パターンと連結される垂直半導体パターン、及び前記下部半導体パターン上で前記電極構造体と前記垂直半導体パターンとの間に配置された垂直絶縁パターンを含み、前記垂直絶縁パターンは前記電極構造体の側壁を覆う側壁部及び前記下部半導体パターンの上面一部を覆う突出部を含む。ここで、前記垂直半導体パターンは前記垂直絶縁パターンの側壁部上で第１厚さを有する垂直チャネル部及び前記垂直絶縁パターンの前記突出部の側壁上で前記第１厚さより大きい第２厚さを有するコンタクト部を含む。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態によれば、垂直チャネルとして使用される垂直半導体パターンで下部半導体パターンと連結されるコンタクト部の厚さを電極構造体の側壁上よりも厚く形成するので、垂直絶縁パターンの突出部と隣接する領域で垂直半導体パターンが切断されることを防止できる。
また、垂直半導体パターンの側壁部の厚さは垂直絶縁パターンの厚さより薄く形成できるので、半導体物質からなされた垂直半導体パターンで粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）を減少できる。従って、垂直半導体パターンを通じた抵抗値を低減できる。
さらに、垂直半導体パターンは下部半導体パターンの上面に局所半導体膜を選択的に蒸着した後に、垂直ホール内壁に垂直半導体膜を蒸着できる。従って、垂直半導体膜の厚さを最適化するための等方性蝕刻工程の時、垂直半導体膜が垂直絶縁パターンの突出部の隣接する領域で切断されることを防止できる。
本発明の実施形態に係る３次元半導体メモリ装置のセルアレイの回路図である。 本発明の実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の一部分を示す図面であって、図４のＰ１及びＰ２部分を拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の一部分を示す図面であって、図４のＰ１及びＰ２部分を拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の一部分を示す図面であって、図４のＰ１及びＰ２部分を拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の一部分を示す図面であって、図４のＰ１及びＰ２部分を拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の一部分を示す図面であって、図４のＰ１及びＰ２部分を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 図１０のＰ３及びＰ４部分を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係るチャネル半導体パターンの製造方法で局所半導体膜を形成する方法を説明するための順序図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で局所半導体膜の製造方法を説明するための図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で局所半導体膜の製造方法を説明するための図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。
図１は本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。
図１を参照すれば、本発明の実施形態に係る半導体メモリ装置のセルアレイは共通ソースラインＣＳＬ、複数のビットラインＢＬ（以下、ＢＬ０−ＢＬ２、という）、及び共通ソースラインＣＳＬとビットラインＢＬとの間に配置される複数のセルストリングＣＳＴＲを含む。
ビットラインＢＬは第１方向Ｄ１に互いに離隔され、第２方向Ｄ２に延長される。セルストリングＣＳＴＲは第１及び第２方向Ｄ１、Ｄ２に沿って伸張された平面上に、第３方向Ｄ３に沿って延長される。ビットラインＢＬ０−ＢＬ２の各々に複数のセルストリングＣＳＴＲが並列に連結される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。
セルストリングＣＳＴＲの各々は、直列連結された第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２、直列連結されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴから構成される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬ０−ＢＬ２に接続され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに接続される。メモリセルＭＣＴは第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列連結される。さらに、セルストリングＣＳＴＲの各々は第１ストリング選択トランジスタＳＳＴ１とメモリセルＭＣＴとの間に連結されたダミーセルＤＭＣをさらに含む。
図２及び図３は本発明の実施形態に係る３次元半導体メモリ装置の平面図である。図４は本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。図５、図６、図７、図８、及び図９は本発明の多様な実施形態に係る３次元半導体メモリ装置の一部分を示す図面であって、図４のＰ１及びＰ２部分を拡大した図面である。
図２、図３、及び図４を参照すれば、基板１０はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。基板１０は半導体特性を有する物質（例えば、シリコンウエハ）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１０は第１導電形を有するシリコンウエハである。
電極構造体ＳＴが基板１０上でセルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って延長される。電極構造体ＳＴは基板１０上に複数個提供され、第２方向Ｄ２に沿って互いに離隔されて配置される。ここで、第１方向Ｄ１及び第２方向Ｄ２は基板１０の上面に対して実質的に平行である水平方向である。バッファ絶縁膜１１が電極構造体ＳＴと基板１０との間に介在され、シリコン酸化膜を含む。
電極構造体ＳＴは基板１０の上面に対して垂直である第３方向Ｄ３（即ち、垂直方向）に沿って交互に繰り返して積層された電極ＥＬ及び絶縁膜ＩＬＤを含む。電極ＥＬの厚さは実質的に同一であり、絶縁膜ＩＬＤの厚さは半導体メモリ素子の特性によって変化できる。また、電極ＥＬ間の各絶縁膜ＩＬＤの厚さは各電極ＥＬの厚さより薄く、絶縁膜ＩＬＤの中で何れか少なくとも１つ（図４の実施形態では、最上層と最下層）は電極ＥＬより厚い。電極ＥＬは、例えばドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）等から選択された少なくとも１つを含む。絶縁膜ＩＬＤは、例えばシリコン酸化膜又は低誘電膜を含む。
電極構造体ＳＴは連結領域ＣＮＲで階段式構造を有する。詳細に、電極ＥＬは基板１０から遠くなるほど、第１方向Ｄ１への長さが減少し、電極構造体ＳＴの高さはセルアレイ領域ＣＡＲから遠くなるほど、減少される。また、連結領域ＣＮＲで、電極ＥＬの一側壁は第１方向Ｄ１に沿って一定間隔に離隔されて配置される。
電極ＥＬの各々は連結領域ＣＮＲでパッド部を有し、電極ＥＬのパッド部は水平的に及び垂直的に互いに異なる位置に位置する。さらに、電極ＥＬの中で最上層に位置する電極は第１方向Ｄ１に延長されるライン形状を有し、分離絶縁パターン４０によって互いに離隔される。
実施形態によれば、３次元半導体メモリ装置は垂直型ＮＡＮＤフラッシュメモリ装置であり、この場合、電極構造体ＳＴの電極ＥＬはメモリセルトランジスタ（図１のＭＣＴ）の制御ゲート電極として使用される。例えば、電極ＥＬは図１を参照して説明された接地選択ラインＧＳＬ（以下、ＧＳＬ０−ＧＳＬ２、ともいう）、ワードラインＷＬ（以下、ＷＬ０−ＷＬｎ、ともいう）、ダミーワードラインＤＷＬ、及びストリング選択ラインＳＳＬ１、ＳＳＬ２として使用される。
平坦化絶縁膜５０が基板１０上で電極構造体ＳＴを覆う。平坦化絶縁膜５０は実質的に平坦な上面を有し、連結領域ＣＮＲで電極構造体ＳＴの階段式構造を覆う。平坦絶縁膜化５０は、１つの絶縁膜又は積層された複数の絶縁膜を含み、例えばシリコン酸化膜及び／又は低誘電膜を含む。
複数の第１垂直構造体ＶＳ１がセルアレイ領域ＣＡＲで電極構造体ＳＴを貫通し、複数の第２垂直構造体ＶＳ２が連結領域ＣＮＲで平坦化絶縁膜５０及び電極構造体ＳＴを貫通する。
複数の第１垂直構造体ＶＳ１は平面視で、マトリックス状に配列されるか、或いはジグザグ形状に配列されることができる。第１垂直構造体ＶＳ１は円型の上面を有する。第２垂直構造体ＶＳ２は第１垂直構造体ＶＳ１より大きい幅を有する。第２垂直構造体ＶＳ２の断面形状は図２に図示されたように実質的に円型形状を有し、若しくは、これと異なり、図３に図示されたように楕円形状又はバー（ｂａｒ）形状を有する。第２垂直構造体ＶＳ２の上面は第１垂直構造体ＶＳ１の上面と実質的に同一のレベルに位置する。複数の第２垂直構造体ＶＳ２は各電極ＥＬのパッド部を貫通する。第２垂直構造体ＶＳ２はセルアレイ領域ＣＡＲから遠くなるほど、第２垂直構造体ＶＳ２が貫通する電極ＥＬの数が減少する。各電極ＥＬのパッド部を貫通する複数の第２垂直構造体ＶＳ２は、平面視で各々のセルコンタクトプラグＣＰＬＧを囲むように配置される。
また、第２垂直構造体ＶＳ２の中で一部は、平面視で垂直的に隣接する電極ＥＬの境界を貫通する。実施形態で、第２垂直構造体VＳ２の配置は多様に変形できる。さらに、第１垂直構造体ＶＳ１の上端、即ち、第１垂直半導体パターンＵＳＰ１の上端にビットラインコンタクトプラグＢＰＬＧと接続される導電パッドＰＡＤが位置できる。同様に、第２垂直構造体ＶＳ２の上端にも導電パッドＰＡＤが位置できる。
実施形態によれば、基板１０と第１垂直構造体ＶＳ１との間に第１下部半導体パターンＬＳＰ１が配置され、基板１０と第２垂直構造体ＶＳ２との間に第２下部半導体パターンＬＳＰ２が配置されることができる。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は基板１０と直接接触し、基板１０から成長された柱（ｐｉｌｌａｒ）形状のエピタキシァル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は単結晶シリコン（Ｓｉ）からなされ、若しくは、これと異なり、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ族半導体化合物、又はＩＩ−ＶＩ族半導体化合物を含む。第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は不純物がアンドープされたパターンであるか、或いは基板１０の導電形と同一の不純物がドーピングされたパターンである。
より詳細には、図４及び図５を参照すれば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は電極構造体ＳＴの下部部分を貫通し、より詳細には、最下層電極ＥＬを貫通する。
第１下部半導体パターンＬＳＰ１は第３方向Ｄ３に第１高さＨ１を有し、第１下部幅Ｗ１を有する。第１下部半導体パターンＬＳＰ１の第１高さＨ１は最下層電極ＥＬの厚さより大きい。第１下部半導体パターンＬＳＰ１の上面は最下層電極ＥＬの上面より上に位置し、最下層電極ＥＬ上に配置された最下層絶縁膜ＩＬＤの上面より下に位置する。
第２下部半導体パターンＬＳＰ２は第３方向Ｄ３に第１下部半導体パターンＬＳＰ１の第１高さＨ１より小さい第２高さＨ２を有する。第２下部半導体パターンＬＳＰ２は第１下部半導体パターンＬＳＰ１の第１幅Ｗ１より大きい第２幅Ｗ２を有する。第２下部半導体パターンＬＳＰ２の上面は電極構造体ＳＴの最下層電極ＥＬの上面より上に位置する。若しくは、これと異なり、第２下部半導体パターンＬＳＰ２の上面は電極構造体ＳＴの最下層電極ＥＬの上面より低いレベルに位置する。その他の例として、第２下部半導体パターンＬＳＰ２の高さはセルアレイ領域ＣＡＲから遠くなるほど、減少できる。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の側壁上にゲート絶縁膜１５が配置される。ゲート絶縁膜１５は最下層電極ＥＬと第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２との間に配置される。ゲート絶縁膜１５はシリコン酸化膜（例えば、熱酸化膜）を含む。ゲート絶縁膜１５はラウンドされた側壁を有する。
図５を参照すれば、第１垂直構造体ＶＳ１の各々は第１垂直絶縁パターンＶＰ１、第１垂直半導体パターンＵＳＰ１、第１埋め込み絶縁パターンＶＩ１を含む。第２垂直構造体ＶＳ２の各々は第２垂直絶縁パターンＶＰ２、第２垂直半導体パターンＵＳＰ２、第２埋め込み絶縁パターンＶＩ２を含む。
第１垂直絶縁パターンＶＰ１は電極構造体ＳＴと第１垂直半導体パターンＵＳＰ１との間に配置され、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。具体的に、第１垂直絶縁パターンＶＰ１は第３方向Ｄ３に沿って延長されて電極構造体ＳＴの側壁を覆う側壁部及び側壁部の下部から水平方向に延長されて第１下部半導体パターンＬＳＰ１の一部を覆う突出部ＰＰを含む。
第２垂直絶縁パターンＶＰ２は電極構造体ＳＴと第２垂直半導体パターンＵＳＰ２との間に配置され、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。第２垂直絶縁パターンＶＰ２は、第１垂直絶縁パターンＶＰ１のように、第３方向Ｄ３に沿って延長される側壁部及び側壁部の下部から水平方向に延長されて第１下部半導体パターンＬＳＰ１の一部を覆う突出部ＰＰを含む。
第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２は電極構造体ＳＴの側壁を均一な厚さＴ３に覆う。第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２は複数の薄膜で構成される。実施形態で、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２は半導体メモリ装置のデータ格納要素を含む。一例として、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２はＮＡＮＤフラッシュメモリ装置のデータ格納膜として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。若しくは、これと異なり、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２は相変化メモリのための薄膜又は可変抵抗メモリのための薄膜を含み得る。
実施形態で、トンネル絶縁膜ＴＩＬは第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２と直接接触し、トンネル絶縁膜ＴＩＬとブロッキング絶縁膜ＢＩＬとの間に電荷格納膜ＣＩＬが配置される。例えば、電荷格納膜ＣＩＬはトラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏｄｏｔｓ）を含む絶縁膜である。さらに具体的に、電荷格納膜ＣＩＬはシリコン窒化膜、シリコン酸化窒化膜、シリコン豊富窒化膜（Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＩＬは電荷格納膜ＣＩＬより大きいバンドギャップを有する物質の中の１つであり、ブロッキング絶縁膜ＢＬＫはアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜である。
第１垂直半導体パターンＵＳＰ１は第１下部半導体パターンＬＳＰ１と直接接触し、下端が閉じたパイプ形状又はＵ字形状である。第１垂直半導体パターンＵＳＰ１は第１垂直絶縁パターンＶＰ１の内側壁と直接接触する。第１垂直半導体パターンＵＳＰ１の内部は絶縁物質を含む第１埋め込み絶縁パターンＶＩ１で満たされる。
第１垂直半導体パターンＵＳＰ１はアンドープされた状態であるか、或いは基板１０と同一の導電形を有する不純物でドーピングされた半導体物質を含む。第１垂直半導体パターンＵＳＰ１は第１下部半導体パターンＬＳＰ１と異なる結晶構造を有し、例えば、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中で選択された少なくとも何れか１つである。
第１垂直半導体パターンＵＳＰ１の底面は第１下部半導体パターンＬＳＰ１の上面より低いレベルに位置する。即ち、第１垂直半導体パターンＵＳＰ１は第１下部半導体パターンＬＳＰ１に挿入された構造を有する。また、第１垂直半導体パターンＵＳＰ１の底面は最下層電極ＥＬの上面より高いレベルに位置する。
より詳細に、第１垂直半導体パターンＵＳＰ１は第３方向Ｄ３に延長されて第１垂直絶縁パターンＶＰ１の側壁部を覆う第１垂直チャネル部ＶＣＰ１、及び第１垂直チャネル部ＶＣＰ１から延長され、第１下部半導体パターンＬＳＰ１の上面と接触する第１コンタクト部ＣＰ１を含む。ここで、第１垂直チャネル部ＶＣＰ１は第１垂直絶縁パターンＶＰ１の突出部ＰＰの上面に配置され、第１コンタクト部ＣＰ１は第１垂直絶縁パターンＶＰ１の突出部ＰＰの側壁を覆う。第１垂直チャネル部ＶＣＰ１は第１垂直絶縁パターンＶＰ１の側壁部上で水平方向に第１厚さＴ１を有し、第１コンタクト部ＣＰ１は第１垂直絶縁パターンＶＰ１の突出部ＰＰの側壁上で水平方向に第１厚さＴ１より大きい第２厚さＴ２を有する。ここで、第１垂直チャネル部ＶＣＰ１の第１厚さＴ１は第１垂直絶縁パターンＶＰ１の厚さＴ３より小さい。
実施形態で、第１垂直半導体パターンＵＳＰ１は第１垂直チャネル部ＶＣＰ１より厚い第１コンタクト部ＣＰ１を含むので、第１垂直絶縁パターンＶＰ１の突出部ＰＰ覆う領域で第１垂直半導体パターンＵＳＰ１が切断されることを防止できる。また、第１垂直半導体パターンＵＳＰ１の第１垂直チャネル部ＶＣＰ１の第１厚さＴ１は第１垂直絶縁パターンＶＰ１の厚さＴ３より薄く形成されるので、半導体物質からなされた第１垂直半導体パターンＵＳＰ１で粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）が減少されることができる。従って、３次元半導体メモリ装置の動作の時、チャネルとして使用される第１垂直半導体パターンＵＳＰ１で電流流れを向上できる。
第２垂直半導体パターンＵＳＰ２は第２下部半導体パターンＬＳＰ２と直接接触し、下端が閉じたパイプ形状又はＵ字形状である。第２垂直半導体パターンＵＳＰ２は第２垂直絶縁パターンＶＰ２の内側壁と直接接触する。第２垂直半導体パターンＵＳＰ２の内部は絶縁物質を含む第２埋め込み絶縁パターンＶＩ２で満たされる。
第２埋め込み絶縁パターンＶＩ２の底面は第２垂直絶縁パターンＶＰ２の底面又は第２下部半導体パターンＬＳＰ２の上面より低いレベルに位置する。実施形態で、第２埋め込み絶縁パターンＶＩ２の幅は第１埋め込み絶縁パターンＶＩ１の幅より大きい。
第２垂直半導体パターンＵＳＰ２は第１垂直半導体パターンＵＳＰ１と同一の半導体物質を含む。第２垂直半導体パターンＵＳＰ２の底面は第１垂直半導体パターンＵＳＰ１の底面より低いレベルに位置し、第２下部半導体パターンＬＳＰ２の上面より低いレベルに位置する。
より詳細に、第２垂直半導体パターンＵＳＰ２は第３方向Ｄ３に延長されて第２垂直絶縁パターンＶＰ２の側壁部を覆う第２垂直チャネル部ＶＣＰ２、及び第２垂直チャネル部ＶＣＰ２から延長され、第２下部半導体パターンＬＳＰ２の上面と接触する第２コンタクト部ＣＰ２を含む。実施形態で、第２垂直半導体パターンＵＳＰ２の第２垂直チャネル部ＶＣＰ２の厚さＴ１は第１垂直半導体パターンＵＳＰ１の第１垂直チャネル部ＶＣＰ１の第１厚さＴ１と実質的に同一である。同様に、第２垂直半導体パターンＵＳＰ２の第２コンタクト部ＣＰ２の厚さＴ２は第１垂直半導体パターンＵＳＰ１の第１コンタクト部ＣＰ１の第２厚さＴ２と実質的に同一である。また、第２垂直チャネル部ＶＣＰ２の厚さＴ１は第２垂直絶縁パターンＶＰ２の厚さＴ３より小さい。
図５及び図６に図示された実施形態によれば、第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２はラウンドされた底面を有し、第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２の第１及び第２コンタクト部ＣＰ１、ＣＰ２は、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上面を第２厚さＴ２に均一に覆う。また、第１及び第２埋め込み絶縁パターンＶＩ１、ＶＩ２は第１及び第２コンタクト部ＣＰ１、ＣＰ２を覆う下部部分と第１及び第２垂直チャネル部ＶＣＰ１、ＶＣＰ２を覆う上部部分を含み、下部部分の幅が上部部分の幅より小さい。
ここで、図５に図示された実施形態によれば、第１埋め込み絶縁パターンＶＩ１の底面は、第１垂直絶縁パターンＶＰ１の底面又は第１下部半導体パターンＬＳＰ１の上面より下に位置する。同様に、第２埋め込み絶縁パターンＶＩ２の底面は第２垂直絶縁パターンＶＰ２の底面又は第２下部半導体パターンＬＳＰ２の上面より低いレベルに位置する。一方、これと異なり、図６に図示された実施形態によれば、第１埋め込み絶縁パターンＶＩ１の底面（即ち、最低点）は、第１垂直絶縁パターンＶＰ１の底面より上に位置する。同様に、第２埋め込み絶縁パターンＶＩ２の底面（即ち、最低点）は、第２垂直絶縁パターンＶＰ２の底面より上に位置する。
図７に図示された実施形態によれば、第１下部半導体パターンＬＳＰ１は基板１０の上面に対して傾いた側壁によって定義された第１リセス領域を有する。第１垂直半導体パターンＵＳＰ１の第１コンタクト部ＣＰ１が第１下部半導体パターンＬＳＰ１の第１リセス領域を第２厚さＴ２にコンフォーマルに覆う。第１垂直半導体パターンＵＳＰ１の第１コンタクト部ＣＰ１は楔形状を有する。
第２下部半導体パターンＬＳＰ２は基板１０の上面に対して傾いた側壁によって定義された第２リセス領域を有する。ここで、第２リセス領域の最大幅は第１リセス領域の最大幅より大きい。第２リセス領域は実質的に六角形状（又はシグマ形状）を有する。第２垂直半導体パターンＵＳＰ２の第２コンタクト部ＣＰ２は第２下部半導体パターンＬＳＰ２の第２リセス領域を第２厚さＴ２にコンフォーマルに覆い、最下層電極ＥＬに向かって水平方向に突出した部分を含む。第２埋め込み絶縁パターンＶＩ２の底面は最下層電極ＥＬの上面より下に位置する。
図８に図示された実施形態によれば、第１下部半導体パターンＬＳＰ１は斜方形状の第１リセス領域を有し、第１垂直半導体パターンＵＳＰ１の第１コンタクト部ＣＰ１が第１リセス領域をコンフォーマルに覆う。
図９に図示された実施形態によれば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は実質的に六角形状の第１及び第２リセス領域を各々有する。第１垂直半導体パターンＵＳＰ１の第１コンタクト部ＣＰ１が第１リセス領域をコンフォーマルに覆い、第１埋め込み絶縁パターンＶＩ１の一部は、第１垂直半導体パターンＵＳＰ１が形成された第１リセス領域を満たす。同様に、第２垂直半導体パターンＵＳＰ２の第２コンタクト部ＣＰ２が第２リセス領域をコンフォーマルに覆い、第２埋め込み絶縁パターンＶＩ２の一部は、第２垂直半導体パターンＵＳＰ２が形成された第２リセス領域を満たす。
さらに、図５乃至図９を参照すれば、水平絶縁パターンＨＰが電極ＥＬと第１及び第２垂直構造体ＶＳ１、ＶＳ２との間で電極ＥＬの上面及び下面に延長される。水平絶縁パターンＨＰの一部分は第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の側壁上に配置されたゲート絶縁膜１５と最下層電極ＥＬの側壁との間に最下層電極ＥＬの上面及び下面から延長される。水平絶縁パターンＨＰはＮＡＮＤフラッシュメモリ装置のデータ格納膜の一部として電荷格納膜及びブロッキング絶縁膜を含む。これと異なり、水平絶縁パターンＨＰはブロッキング絶縁膜を含むことができる。
再び、図２及び図４を参照すれば、共通ソース領域ＣＳＲが複数の電極構造体ＳＴの間の下方にあって第１方向Ｄ１に延長され、基板１０内に第２導電形の不純物をドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ形の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
共通ソースプラグＣＳＰが複数の電極構造体ＳＴの間にあって、下方において共通ソース領域ＣＳＲに接続される。一実施形態として、共通ソースプラグＣＳＰは実質的に均一な上部幅を有し、第１方向Ｄ１に並行して延長される。即ち、共通ソースプラグＣＳＰと電極構造体ＳＴの両側壁との間に絶縁スペーサＳＰが介在される。或いは、これと異なり、共通ソースプラグＣＳＰが絶縁スペーサＳＰを貫通して共通ソース領域ＣＳＲと局所的に接続されることができる。
第１層間絶縁膜６０が平坦化絶縁膜５０上に配置され、第１垂直構造体ＶＳ１の上面及び第２垂直構造体ＶＳ２の上面を覆う。第２層間絶縁膜７０が第１層間絶縁膜６０上に配置され、共通ソースプラグＣＳＰの上面を覆う。
セルコンタクトプラグＣＰＬＧは第１及び第２層間絶縁膜６０、７０及び平坦化絶縁膜５０を貫通して電極ＥＬのパッド部に各々接続される。コンタクトプラグＣＰＬＧの垂直長さはセルアレイ領域ＣＡＲに隣接するほど、減少する。そして、セルコンタクトプラグＣＰＬＧの上面は実質的に共面をなす。セルコンタクトプラグＣＰＬＧの各々は、平面視で第２垂直構造体ＶＳ２によって囲まれる。言い換えれば、各セルコンタクトプラグＣＰＬＧは互いに隣接する第２垂直構造体ＶＳ２の間に位置する。
サブビットラインＳＢＬがセルアレイ領域ＣＡＲの第２層間絶縁膜７０上に配置され、ビットラインコンタクトプラグＢＰＬＧを通じて互いに隣接する第１垂直構造体ＶＳ１に電気的に連結される。連結配線ＣＬが連結領域ＣＮＲの第２層間絶縁膜７０上に配置され、セルコンタクトプラグＣＰＬＧに接続される。第３層間絶縁膜８０が第２層間絶縁膜７０上に配置され、サブビットラインＳＢＬ及び連結配線ＣＬを覆う。
ビットラインＢＬが第３層間絶縁膜８０上に配置され、電極構造体ＳＴを横切って第２方向Ｄ２に延長される。ビットラインＢＬはコンタクトプラグＣＴを通じてサブビットラインＳＢＬに接続される。
図１０は本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。図１１は図５のＰ３及びＰ４部分を拡大した図面である。
図１０及び図１１に図示された実施形態によれば、先に図２、図３、及び図４を参照して説明した実施形態における第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が省略される。
第１垂直構造体ＶＳ１の各々は第１垂直絶縁パターンＶＰ１、第１垂直半導体パターンＵＳＰ１、第１埋め込み絶縁パターンＶＩ１を含む。第２垂直構造体ＶＳ２の各々は第２垂直絶縁パターンＶＰ２、第２垂直半導体パターンＵＳＰ２、第２埋め込み絶縁パターンＶＩ２を含む。
第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の各々は先に説明したように、垂直方向に延長されて電極構造体ＳＴの側壁を覆う側壁部及び側壁部の下部から水平方向に延長されて基板１０の上面一部を覆う突出部ＰＰを含む。第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２の各々は、垂直方向に延長される垂直チャネル部ＶＣＰ１、ＶＣＰ２及び基板１０の上面と直接接触するコンタクト部ＣＰ１、ＣＰ２を含む。先に説明したように、垂直チャネル部ＶＣＰ１、ＶＣＰ２は第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の厚さＴ３より小さい第１厚さＴ１を有し、コンタクト部ＣＰ１、ＣＰ２は第１厚さＴ１より大きい第２厚さＴ２を有する。ここで、第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２のコンタクト部ＣＰ１、ＣＰ２は先に図５乃至図９を参照して説明したように、多様な形状を有することができる。
図１２は本発明の実施形態に係る３次元半導体メモリ装置の平面図である。
図１２を参照すれば、３次元半導体メモリ装置は周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳを含み、周辺ロジック構造体ＰＳの上にセルアレイ構造体ＣＳが積層される。即ち、周辺ロジック構造体ＰＳとセルアレイ構造体ＣＳとが、平面視でオーバーラップされる。
基板１０上に周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳが順に積層される。つまり、周辺ロジック構造体ＰＳは、垂直に見た時、基板１０とセルアレイ構造体ＣＳとの間に配置される。即ち、周辺ロジック構造体ＰＳとセルアレイ構造体ＣＳとが、平面視でオーバーラップされる。
基板１０は半導体物質から形成された半導体基板である。基板１０はｎ形不純物がドーピングされたｎウェル領域ＮＷとｐ形不純物がドーピングされたｐウェル領域ＰＷとを含む。ｎウェル領域ＮＷとｐウェル領域ＰＷには素子分離膜１２によって活性領域が定義される。
周辺ロジック構造体ＰＳは、高電圧及び低電圧トランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）を含む。詳細に、周辺ロジック構造体ＰＳは周辺ゲート電極ＰＧ、周辺ゲート電極ＰＧの両側のソース及びドレーン不純物領域、周辺回路プラグＰＣＰ、周辺回路配線ＩＣＬ、及び周辺回路を覆う下部埋め込み絶縁膜９０を含む。より詳細に、ｎウェル領域ＮＷの上にＰＭＯＳトランジスタが形成され、ｐウェル領域ＰＷの上にＮＭＯＳトランジスタが形成される。周辺回路配線ＩＣＬは周辺回路プラグＰＣＰを通じて周辺回路と電気的に連結される。例えば、ＮＭＯＳ及びＰＭＯＳトランジスタには周辺回路プラグＰＣＰ及び周辺回路配線ＩＣＬが接続される。
下部埋め込み絶縁膜９０は周辺回路、周辺回路プラグＰＣＰ、及び周辺回路配線ＩＣＬを覆う。下部埋め込み絶縁膜９０は多層に積層された絶縁膜を含む。
セルアレイ構造体ＣＳは下部埋め込み絶縁膜９０上に配置され、水平半導体層１００、電極構造体ＳＴ、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２、及び第１及び第２垂直構造体ＶＳ１、ＶＳ２を含む。
水平半導体層１００は周辺回路を覆う下部埋め込み絶縁膜９０の上面に形成される。即ち、水平半導体層１００は下部埋め込み絶縁膜９０と接触する。水平半導体層１００は図２、図３、及び図４を参照して説明したように、セルアレイ領域ＣＡＲ及びセルアレイ領域ＣＡＲに隣接して配置された連結領域ＣＮＲを含む。
水平半導体層１００は半導体物質から形成され、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、又はこれらの混合物の中で少なくとも１つを含む。また、水平半導体層１００は第１導電形の不純物がドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。また、水平半導体層１００は単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくとも何れか１つを含む結晶構造を有する。
さらに、水平半導体層１００上に先に説明した電極構造体ＳＴ、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２、第１及び第２垂直構造体ＶＳ１、ＶＳ２、ビットラインＢＬ、及び連結ラインＣＬが提供される。
電極構造体ＳＴは、図４を参照して説明したように、水平半導体層１００上で第１方向Ｄ１に並列して延長され、第２方向Ｄ２に互いに離隔して配列される。電極構造体ＳＴの各々は水平半導体層１００の上に垂直的に積層された電極ＥＬとこれらの間に介在された絶縁膜ＩＬＤとを含む。電極構造体ＳＴは電極ＥＬと周辺ロジック構造体ＰＳとの間を電気的に連結するために、先に説明したように、連結領域ＣＮＲで階段式構造を有する。階段式構造を有する電極ＥＬ１、ＥＬ２の端部を覆う平坦化絶縁膜５０が水平半導体層１００上に配置される。第１及び第２垂直構造体ＶＳ１、ＶＳ２は先に図５乃至図９を参照して説明した技術的特徴を含む。
階段式構造を有する電極構造体ＳＴの終端にセルアレイ構造体ＣＳと周辺ロジック構造体ＰＳとを電気的に連結するための配線構造体が提供される。配線構造体は平坦化絶縁膜５０を貫通して電極ＥＬの終端に接続されるセルコンタクトプラグＣＰＬＧ、平坦化絶縁膜５０上でセルコンタクトプラグＣＰＬＧに接続される連結配線ＣＬ、及び平坦化絶縁膜５０及び水平半導体層１００を貫通して周辺ロジック構造体ＰＳの周辺回路配線ＩＣＬに接続される連結コンタクトプラグＰＬＧを含む。
図１３乃至図１９は本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、何れも図２及び図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図である。
図２及び図１３を参照すれば、基板１０上にモールド構造体１１０が形成される。モールド構造体１１０は垂直的に交互に積層された犠牲膜ＳＬ及び絶縁膜ＩＬＤを含む。モールド構造体１１０はセルアレイ領域ＣＡＲから連結領域ＣＮＲに延長される。
モールド構造体１１０において、犠牲膜ＳＬは絶縁膜ＩＬＤに対して蝕刻選択性を有し、蝕刻される物質で形成される。一例として、犠牲膜ＳＬは絶縁膜ＩＬＤと異なる絶縁物質からなされる。例えば、犠牲膜ＳＬはシリコン窒化膜で形成され、絶縁膜ＩＬＤはシリコン酸化膜で形成される。犠牲膜ＳＬは実質的に同一の厚さを有し、絶縁膜ＩＬＤは一部領域で厚さが異なる。
より詳細に、モールド構造体１１０を形成することは、基板１０の全面上に犠牲膜ＳＬ及び絶縁膜ＩＬＤが垂直的に交互に積層された薄膜構造体を形成すること、及び薄膜構造体に対するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行することを含む。ここで、トリミング工程はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲで薄膜構造体を覆うマスクパターン（図示せず）を形成する工程、薄膜構造体の一部分を蝕刻する工程、マスクパターンの水平的面積を縮小させる工程を含むが、薄膜構造体の一部分を蝕刻する工程とマスクパターンの水平的面積を縮小させる工程とが交互に繰り返される。トリミング工程によってモールド構造体１１０は連結領域ＣＮＲで周辺回路領域ＰＣＲに向かって下がる形状の階段式構造を有する。
図２及び図１４を参照すれば、モールド構造体１１０を形成した後、基板１０の全面上に上部平坦化絶縁膜５０が形成される。平坦化絶縁膜５０は犠牲膜ＳＬに対して蝕刻選択性を有する物質で形成される。平坦化絶縁膜５０は基板１０の全面にモールド構造体１１０より厚い埋め込み絶縁膜を形成した後、平坦化工程、例えば化学的機械的研磨ＣＭＰ工程を遂行して形成される。
平坦化絶縁膜５０を形成した後、セルアレイ領域ＣＡＲでモールド構造体１１０を貫通する第１垂直ホールＶＨ１及び連結領域ＣＮＲで平坦化絶縁膜５０、モールド構造体１１０を貫通する第２垂直ホールＶＨ２が形成される。
第１及び第２垂直ホールＶＨ１、ＶＨ２を形成することは、モールド構造体１１０及び平坦化絶縁膜５０上にマスクパターン（図示せず）を形成し、マスクパターン（図示せず）を蝕刻マスクとして利用してモールド構造体１１０及び平坦化絶縁膜５０を異方性蝕刻することによって形成される。第１及び第２垂直ホールＶＨ１、ＶＨ２はモールド構造体１１０の側壁を露出させ、第１及び第２垂直ホールＶＨ２の中で一部は平坦化絶縁膜５０の一部を露出させる。第１及び第２垂直ホールＶＨ１、ＶＨ２を形成する異方性蝕刻工程で基板１０の上面まで過度蝕刻（ｏｖｅｒ−ｅｔｃｈ）され、これによって、第１及び第２垂直ホールＶＨ１、ＶＨ２に露出された基板１０の上部面は所定の深さにリセスされる。
第１垂直ホールVＨ１は、平面視で一方向に配列されるか、或いはジグザグ形状に配列される。第２垂直ホールVＨ２は、平面視で一方向に沿って配列され、連結領域ＣＮＲで犠牲膜ＳＬの端部を貫通する。第１垂直ホールＶＨ１は第１幅Ｗ１を有し、第２垂直ホールＶＨ２は第１幅Ｗ１より大きい第２幅Ｗ２を有する。また、第１及び第２垂直ホールＶＨ１、ＶＨ２の各々は上部幅より小さい下部幅を有する。
図２及び図１５を参照すれば、第１及び第２垂直ホールＶＨ１、ＶＨ２の下部部分を満たす第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が形成される。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は第１及び第２垂直ホールＶＨ１、ＶＨ２に露出された基板１０をシード層（ｓｅｅｄ ｌａｙｅｒ）として使用する選択的エピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ；ＳＥＧ）工程を遂行して形成される。従って、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は第１及び第２垂直ホールＶＨ１、ＶＨ２の下部部分を満たす柱（ｐｉｌｌａｒ）形状に形成され、第２下部半導体パターンＬＳＰ２の幅が第１下部半導体パターンＬＳＰ１の幅より大きい。
実施形態によれば、選択的エピタキシァル成長（ＳＥＧ）工程を遂行する間に、平坦化絶縁膜５０から不純物ガス（例えば、水素、炭素、又は窒素）が発生し、第２垂直ホールＶＨ２を通じて排出（ｏｕｔｇａｓ）される。このような不純物ガスは第２垂直ホールＶＨ２の下で第２下部半導体パターンＬＳＰ２の成長を抑制できる。従って、第２下部半導体パターンＬＳＰ２の高さは第１下部半導体パターンＬＳＰ１の高さより小さい。
さらに、連結領域ＣＮＲで平坦化絶縁膜５０の厚さはセルアレイ領域ＣＡＲから遠くなるほど、増加するので、選択的エピタキシァル成長工程の時、第２垂直ホールＶＨ２がセルアレイ領域ＣＡＲから遠くなるほど、第２垂直ホールＶＨ２を通じて排出される不純物ガスの量が増加する。これによって、第２垂直ホールＶＨ２がセルアレイ領域ＣＡＲから遠くなるほど、第２下部半導体パターンＬＳＰ２の高さが徐々に減少できる。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は同時に形成されるので、同一の半導体物質からなされる。ここで、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２のための半導体物質はシリコンであるが、これに限定されない。例えば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は炭素ナノ構造物、有機半導体物質、及び化合物半導体から形成できる。
第１下部半導体パターンＬＳＰ１の上面は最下層犠牲膜ＳＬの上面より高いレベルに位置し、第１下部半導体パターンＬＳＰ１の側壁の一部分は最下層犠牲膜ＳＬと直接接触する。第２下部半導体パターンＬＳＰ２の上面は最下層犠牲膜ＳＬの上面より高いレベルに位置し、第２下部半導体パターンＬＳＰ２の側壁の一部分は最下層犠牲膜ＳＬと直接接触する。これと異なり、第２下部半導体パターンＬＳＰ２の上面は最下層犠牲膜ＳＬの上面より低いレベルに位置し、最下層犠牲膜ＳＬの側壁の一部分が第２下部半導体パターンＬＳＰ２と直接接触することもできる。
図２及び図１６を参照すれば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が形成された第１及び第２垂直ホール内に第１及び第２垂直構造体ＶＳ１、ＶＳ２が形成される。
第１垂直構造体ＶＳ１の各々は第１垂直絶縁パターンＶＰ１、第１垂直半導体パターンＵＳＰ１、及び第１埋め込み絶縁パターンＶＩ１を含む。第２垂直構造体の各々は第２垂直絶縁パターンＶＰ２、第２垂直半導体パターンＵＳＰ２、及び第２埋め込み絶縁パターンＶＩ２を含む。第１及び第２垂直構造体を形成する方法に対して図２０乃至図２３、図２７、及び図２８を参照してより詳細に説明する。さらに、第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２の上端に導電パッドＰＡＤが形成される。導電パッドＰＡＤは不純物がドーピングされた不純物領域であるか、或いは導電物質から形成される。
第１及び第２垂直構造体ＶＳ１、ＶＳ２を形成した後、第１層間絶縁膜６０が平坦化絶縁膜５０上に形成され、第１及び第２垂直構造体ＶＳ１、ＶＳ２の上面を覆う。
図２及び図１７を参照すれば、第１層間絶縁膜６０を形成した後、犠牲膜ＳＬを電極ＥＬにより代替（ｒｅｐｌａｃｅ）する工程が遂行される。詳細に、電極ＥＬにより代替する工程は、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで第１層間絶縁膜６０、平坦化絶縁膜５０、及びモールド構造体１１０を貫通して基板１０を露出させるトレンチ（未図示）を形成すること、トレンチにより露出された犠牲膜ＳＬを制御（蝕刻）して、絶縁膜の間にゲート予定領域ＧＲを形成すること、及びゲート予定領域ＧＲ内に電極ＥＬを各々形成することを含む。ここで、トレンチは第１方向Ｄ１に延長され、第１方向Ｄ１と交差する第２方向Ｄ２に互いに離隔される。トレンチは第１及び第２垂直構造体ＶＳ１、ＶＳ２と離隔され、犠牲膜ＳＬ及び絶縁膜ＩＬＤの側壁を露出させる。
ゲート予定領域ＧＲを形成することは、平坦化絶縁膜５０、絶縁膜ＩＬＤ、第１及び第２垂直構造体ＶＳ１、ＶＳ２、及び基板１０に対して蝕刻選択性を有する蝕刻レシピを使用して犠牲膜ＳＬを等方性蝕刻することを含む。
実施形態によれば、ゲート予定領域ＧＲは、第１及び第２垂直構造体ＶＳ１、ＶＳ２の側壁の一部分を露出させ、特に最下層ゲート予定領域ＧＲは、セルアレイ領域ＣＡＲでは第１下部半導体パターンＬＳＰ１の側壁の一部分を露出させ、連結領域ＣＮＲでは第２下部半導体パターンＬＳＰ２の側壁の一部分を露出させる。
続いて、図１７を参照すれば、最下層ゲート予定領域ＧＲに露出された第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の側壁上にゲート絶縁膜１５が形成される。ゲート絶縁膜１５は酸素原子を含むガス雰囲気で熱処理工程を通じて形成される。これによって、ゲート予定領域ＧＲに露出された第１下部半導体パターンＬＳＰ１の側壁が熱酸化されてゲート絶縁膜１５が形成される。
図２及び図１８を参照すれば、このようにしてモールド構造体１１０に形成されたゲート予定領域ＧＲの内壁上に順に水平絶縁膜、バリアー金属膜及び金属膜を蒸着し、トレンチ内壁に蒸着されたバリアー金属膜及び金属膜を異方性蝕刻することによって、ゲート予定領域ＧＲ内に各々電極ＥＬが形成される。ここで、水平絶縁膜はデータ格納膜の一部として、シリコン酸化膜及び／又は高誘電膜を含む。バリアー金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜から形成される。そして、金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質から形成される。このように、モールド構造体１１０の犠牲膜ＳＬを電極ＥＬにより代替することによって、図５乃至９を参照して説明したように、垂直的に交互に積層された電極ＥＬ及び絶縁膜ＩＬＤを含む電極構造体ＳＴが形成される。
図２及び図１９を参照すれば、基板１０内に共通ソース領域ＣＳＲが形成される。共通ソース領域ＣＳＲは第１方向Ｄ１に並行して延長され、第２方向Ｄ２に互いに離隔されて配置される。共通ソース領域ＣＳＲは基板１０と異なるタイプの不純物を基板１０内にドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ形の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
電極構造体ＳＴを形成した後、電極構造体ＳＴの側壁を覆う絶縁スペーサＳＰが形成される。絶縁スペーサＳＰは絶縁物質で形成され、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は低い誘電常数（ｌｏｗ−ｋ）を有する物質で形成される。
絶縁スペーサＳＰが形成された各トレンチＴ内に共通ソースプラグＣＳＰが形成される。共通ソースプラグＣＳＰが共通ソース領域ＣＳＲに接続される。共通ソースプラグＣＳＰは電極ＥＬと並行して延長され、共通ソースプラグＣＳＰの上面は第１及び第２垂直構造体ＶＳ１、ＶＳ２の上部面より上に位置する。
第１層間絶縁膜６０上に共通ソースプラグＣＳＰの上部面を覆う第２層間絶縁膜７０が形成される。続いて、セルアレイ領域ＣＡＲで第１及び第２層間絶縁膜６０、７０を貫通して第１垂直構造体ＶＳ１の各々に接続されるビットラインコンタクトプラグＢＰＬＧが形成される。連結領域ＣＮＲで電極ＥＬの端部に各々接続されるセルコンタクトプラグＣＰＬＧが形成される。以後、第２層間絶縁膜７０上に図５乃至９を参照して説明したように、ビットラインＢＬ及び連結ラインＣＬが形成される。
図２０乃至図２３、図２７、及び図２８は、本発明の実施形態に係る３次元半導体メモリ装置の製造方法において、第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。
図２０を参照すれば、第１及び第２垂直ホールＶＨ１、ＶＨ２の下部部分内に第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が形成される。先に図１５を参照して説明したように、第１下部半導体パターンＬＳＰ１の高さＨ１は第２下部半導体パターンＬＳＰ２の高さＨ２より大きく、第１下部半導体パターンＬＳＰ１の幅Ｗ１は第２下部半導体パターンＬＳＰ２の幅Ｗ２より小さい。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が形成された第１及び第２垂直ホールＶＨ１、ＶＨ２内に垂直絶縁層ＶＬ及び第１半導体層ＳＰ１が順に形成される。垂直絶縁層ＶＬ及び第１半導体層ＳＰ１は第１及び第２垂直ホールの内壁及び第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上面上に均一な厚さに形成される。垂直絶縁層ＶＬ及び第１半導体層ＳＰ１の厚さの合計は第１垂直ホールの上部幅の約１／２より小さい。即ち、第１及び第２垂直ホールは垂直絶縁層ＶＬ及び第１半導体層ＳＰ１によって完全に満たされず、垂直絶縁層ＶＬ及び第１半導体層ＳＰ１によって第１及び第２垂直ホールＶＨ１、ＶＨ２内にギャップ領域Ｇ１、Ｇ２が各々定義される。
垂直絶縁層ＶＬは１つの薄膜又は複数の薄膜から構成される。実施形態によれば、垂直絶縁層ＶＬは垂直型ＮＡＮＤフラッシュメモリ装置でデータ格納膜として利用されるトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。第１半導体層ＳＰ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はこれらの混合物を含み、一例として、第１半導体層ＳＰ１は多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）シリコン膜である。
図２１を参照すれば、垂直絶縁層ＶＬ及び第１半導体層ＳＰ１を異方性蝕刻して第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２を露出させる第１、第２貫通ホールＴＨ１、ＴＨ２が形成される。第１及び第２貫通ホールＴＨ１、ＴＨ２を形成することは第１半導体層の内側壁を覆うバッファスペーサＳＳを蝕刻マスクとして利用して第１半導体層ＳＰ１及び垂直絶縁層ＶＬの低部分をプラズマ乾式蝕刻して形成される。第１及び第２貫通ホールＴＨ１、ＴＨ２を形成することに応じて第１垂直絶縁パターンＶＰ１及び第１半導体パターンＳＰ１ａが形成され、第２垂直絶縁パターンＶＰ２及び第１ダミー半導体パターンＳＰ１ｂが形成される。
異方性蝕刻工程の間に、第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂの下に位置する垂直絶縁層の一部分は蝕刻されないので、従って第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２は第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂの底面と第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上面との間に介在する突出部を有する。
さらに、異方性蝕刻工程によって第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が露出される。異方性蝕刻工程の時、過度蝕刻によって第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上面がリセスされる。ここで、第１及び第２ギャップ領域Ｇ１、Ｇ２の幅及び長さが異なるので、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上面のリセスの深さが互いに異なる。
続いて、第１及び第２貫通ホールＴＨ１、ＴＨ２内に露出された第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂを除去する工程が遂行される。従って、図２２に図示されたように、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の内側壁が露出される。
第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂを除去する工程で乾式又は湿式蝕刻工程が遂行され、第１及び２垂直絶縁パターンＶＰ１、ＶＰ２に対して蝕刻選択性を有する蝕刻レシピが利用される。
第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂを除去する蝕刻工程は、反応性イオン蝕刻（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）のような化学的物理的蝕刻方法、エッチャント（ｅｔｃｈａｎｔ）を利用する湿式蝕刻方法、化学的熱分解蝕刻方法（例えば、気相蝕刻（ＧＰＥ；ｇａｓ−ｐｈａｓｅ ｅｔｃｈｉｎｇ）及び前記方法を組合した方法が利用される。一例として、第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂに対する等方性蝕刻又は気相蝕刻（ｇａｓ−ｐｈａｓｅ ｅｔｃｈｉｎｇ）工程が遂行され、等方性蝕刻工程の時、脱イオン水の混合液（ＳＣ１：ｓｔａｎｄａｒｄ ｃｌｅａｎ １）又はクロリン（ｃｈｌｏｒｉｎｅ）系列（例えば、Ｃｌ２）を含む気相エッチャント（ｇａｓ−ｐｈａｓｅ ｅｔｃｈａｎｔ）が使用される。
第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂを除去する蝕刻工程の時、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上面が蝕刻される。一例として、アンモニア水（ＮＨ４ＯＨ）を利用する蝕刻工程が遂行され、このような場合、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２に基板１０の上面に対して傾いた側壁を有するリセス領域ＲＳ１、ＲＳ２が形成される。より詳細に、アンモニア水を利用する蝕刻工程の時、シリコンの結晶面及び結晶方向に沿って蝕刻速度が異なることができる。第１下部半導体パターンＬＳＰ１の第１リセス領域ＲＳ１は２つの傾斜面によって鋭い楔形状を有する。第２下部半導体パターンＬＳＰ２の第２リセス領域ＲＳ２は水平に及び垂直に蝕刻されて六角形状を有する。このような場合、第２下部半導体パターンＬＳＰ２は最下層犠牲膜ＳＬの側壁上で第２下部半導体パターンＬＳＰ２の厚さが減少することもできる。
図２３を参照すれば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２のリセス領域ＲＳ１、ＲＳ２に選択的に第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂが形成される。第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂは選択的蒸着（ｓｅｌｅｃｔｉｖｅ ｄｅｐｏｓｉｔｉｏｎ）工程を遂行して形成される。ここで、選択的蒸着工程は下部膜質に応じて蒸着率が異なる蒸着工程及び蝕刻工程が交互に繰り返される。選択的蒸着工程に対して図２４、図２５、及び図２６を参照してより詳細に説明する。
図２４を参照すれば、選択的蒸着工程は工程チェンバをパージ（ｐｕｒｇｅ）する段階（Ｓ１０）、自然酸化膜を除去する段階（Ｓ２０）、シリコンソースガスを供給する段階（Ｓ３０）、及び蝕刻ガスを供給する段階（Ｓ４０）を含み、シリコンソースの供給及び蝕刻ガス供給は交互に繰り返される。ここで、シリコンソースガスとしてはＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉＨ３Ｃｌ、ＳｉＨ２Ｃｌ６、ＳｉＣｌ４、ＤＣＳ（ＤｉＣｈｌｏｒｏＳｉｌａｎｅ）、ＴＣＳ（ＴｒｉＣｈｌｏｒｏＳｉｌａｎｅ）、ＨＣＳ（ＨｅｘａＣｈｌｏｒｏＳｉｌａｎｅ）等が利用される。また、シリコンソースガスはキャリヤガスが共に供給される。例えば、キャリヤガスは水素ガス、ヘリウムガス、窒素ガス、及びアルゴンガスの中で少なくとも何れか１つのガスである。選択的蝕刻ガスはシリコン原子と反応するハロゲン元素を含み、例えば、Ｆ２、ＣＬ２、ＨＢｒ、ＨＣｌ又はこれらの組合が使用されることができる。このような選択的蒸着工程は約３００乃至６００℃の温度範囲で遂行される。
図２５を参照すれば、第１及び第２貫通ホールに提供されたシリコンソースガスは絶縁物質から形成された第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２においてよりも、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２においてより厚く蒸着される。また、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２表面に蒸着されたシリコン膜は第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の表面に蒸着されたシリコン膜と異なる結晶構造を有する。即ち、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の表面に蒸着されたシリコン膜は非晶質シリコン（ａＳｉ）膜であり、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の表面に蒸着されたシリコン膜ＳＰ２ａ、ＳＰ２ｂは結晶質シリコン膜である。
図２６を参照すれば、シリコン膜を蒸着した後、ハロゲン元素を含む蝕刻ガスを供給して第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の表面に蒸着されたシリコン膜（ａＳｉ）に対する蝕刻工程が遂行される。シリコン膜は第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２上でと第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２上で互いに異なる結晶構造を有するので、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の表面に蒸着されたシリコン膜（ａＳｉ）を選択的に蝕刻できる。
以後、シリコンソースガス供給段階と選択的蝕刻ガス供給段階とが繰り返されれば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の上には所定厚さのシリコン膜が続いて残留し、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２上のみでシリコン膜が除去される。従って、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２上に第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂが選択的に蒸着される。第２局所半導体膜ＳＰ２ｂを形成することによって第１ダミー半導体パターンＳＰ１ｂを除去する間に、最下層犠牲膜ＳＬの側壁上における半導体膜の厚さを増加できる。従って、先に図１７を参照して説明したように、第２下部半導体パターンＬＳＰ２を熱酸化してゲート絶縁膜１５を形成する時、第２局所半導体膜ＳＰ２が追加的なシリコンソースとして使用される。
図２７を参照すれば、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の内側壁及び第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂの表面をコンフォーマルに覆う第２半導体層ＳＰ３が形成される。第２半導体層ＳＰ３は第１及び第２貫通ホールを完全に埋め込まれない厚さに蒸着される。第２半導体層ＳＰ３は、例えば多結晶シリコン膜、単結晶シリコン膜、又は非晶質シリコン膜である。
続いて第２半導体層ＳＰ３に対する熱処理工程が遂行され、熱処理工程によって第２半導体層ＳＰ３は再結晶化される。従って、第２半導体層ＳＰ３内の粒界を減少できる。熱処理工程は水素又は重水素を含むガス雰囲気で遂行される水素アニーリング工程を含む。
続いて、図２８を参照すれば、第２半導体層ＳＰ３の厚さを減少させる等方性蝕刻工程が遂行される。等方性蝕刻工程の時、蝕刻溶液としてＮＨ４ＯＨ、ＳＣ１、ＨＣＬ等が使用される。等方性蝕刻工程によって厚さが減少された第２半導体層ＳＰ３ａ、ＳＰ３ｂの表面はラウンドされる。第２半導体層ＳＰ３ａ、ＳＰ３ｂの厚さを減少させても、厚さが減少された第２半導体層ＳＰ３ａ、ＳＰ３ｂは第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂと連結される。即ち、厚さが減少された第２半導体層ＳＰ３ａ、ＳＰ３ｂは第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂを通じて第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２と連結される。即ち、第１及び第２垂直絶縁パターンＶＰ１、ＶＰ２の下部部分で厚さが減少された第２半導体層ＳＰ３ａ、ＳＰ３ｂと第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２との間の連結が切断される現象を防止できる。
図面には第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂと第２半導体層ＳＰ３ａ、ＳＰ３ｂが境界面を有すると図示したが、第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂと第２半導体層ＳＰ３ａ、ＳＰ３ｂとの境界は事実上存在しない。即ち、第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂと第２半導体層ＳＰ３ａ、ＳＰ３ｂとは先に説明された第１及び第２垂直半導体パターンＵＳＰ１、ＵＳＰ２を構成する。以後、第２半導体層ＳＰ３ａ、ＳＰ３ｂが形成された第１及び第２貫通ホールを満たす第１及び第２埋め込み絶縁パターンＶＩ１、ＶＩ２が形成される。
図２９、図３０、及び図３１は本発明の実施形態に係る３次元半導体メモリ装置の製造方法で第１及び第２垂直構造体を形成する方法を説明するための図面であって、図１６のＰ５及びＰ６を拡大した図面である。
図２９を参照すれば、図２２を参照して説明したように、第１半導体パターンＳＰ１ａ及び第１ダミー半導体パターンＳＰ１ｂを除去する工程で気相蝕刻工程が遂行される。このような場合、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２にラウンドされた上面を有するリセス領域ＲＳ１、ＲＳ２が形成される。
以後、図２４、図２５、及び図２６を参照して説明したように、ラウンドされたリセス領域ＲＳ１、ＲＳ２表面に第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂが形成される。第１及び第２局所半導体膜ＳＰ２ａ、ＳＰ２ｂは選択的蒸着工程によってリセス領域ＲＳ１、ＲＳ２と実質的に同一のプロフィールを有し、蒸着される。
続いて図３１を参照すれば、先に図２７及び図２８を参照して説明したように、第３半導体層を蒸着し、熱処理工程の後、第３半導体層に対する等方性蝕刻工程が遂行される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者ならば、本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態において実施できることを理解するべきである。従って、以上で記述した実施形態は全ての面で例示的であって、限定的ではないと理解されなければならない。
１０ 基板
１１ バッファ絶縁膜
１２ 素子分離膜
１５ ゲート絶縁膜
４０ 分離絶縁パターン
５０ 平坦化絶縁膜
６０ 第１層間絶縁膜
７０ 第２層間絶縁膜
８０ 第３層間絶縁膜
９０ 下部埋め込み絶縁膜
１１０ モールド構造体
ＢＬ（ＢＬ０−ＢＬ２） ビットライン
ＢＬＫ ブロッキング絶縁膜
ＢＰＬＧ ビットラインコンタクトプラグ
ＣＡＲ セルアレイ領域
ＣＩＬ 電荷格納膜
ＣＬ 連結配線
ＣＮＲ 連結領域
ＣＰ１ 第１コンタクト部
ＣＰ２ 第２コンタクト部
ＣＰＬＧ セルコンタクトプラグ
ＣＳ セルアレイ構造体
ＣＳＬ 共通ソースライン
ＣＳＰ 共通ソースプラグ
ＣＳＲ 共通ソース領域
ＣＳＴＲ セルストリング
ＣＴ コンタクトプラグ
Ｄ１、Ｄ２、Ｄ３ 第１、第２、第３方向
ＤＭＣ ダミーセル
ＤＷＬ ダミーワードライン
ＥＬ 電極
Ｇ１、Ｇ２ ギャップ領域
ＧＲ ゲート予定領域
ＧＳＴ 接地選択トランジスタ
ＨＰ 水平絶縁パターン
ＩＣＬ 周辺回路配線
ＩＬＤ 絶縁膜
ＬＳＰ１、ＬＳＰ２ 第１、第２下部半導体パターン
ＭＣＴ メモリセルトランジスタ
ＮＷ ｎウェル領域
ＰＡＤ 導電パッド
ＰＣＰ 周辺回路プラグ
ＰＧ 周辺ゲート電極
ＰＰ 突出部
ＰＳ 周辺ロジック構造体
ＰＷ ｐウェル領域
ＲＳ１、ＲＳ２ リセス領域
ＳＢＬ サブビットライン
ＳＬ 犠牲膜
ＳＰ 絶縁スペーサ
ＳＰ１ａ、ＳＰ１ｂ 第１半導体パターン、第１ダミー半導体パターン
ＳＰ２ａ、ＳＰ２ｂ 第１、第２局所半導体膜
ＳＰ３ａ、ＳＰ３ｂ 第２半導体層
ＳＳ 第１及び第２垂直ホールＶＨ１、ＶＨ２
ＳＳＴ１、ＳＳＴ２ 第１、第２ストリング選択トランジスタ
ＳＴ 電極構造体
ＴＨ１、ＴＨ２ 第１、第２貫通ホール
ＴＩＬ トンネル絶縁膜
ＵＳＰ１ 第１垂直半導体パターン
ＵＳＰ２ 第２垂直半導体パターン
ＶＣＰ１ 第１垂直チャネル部
ＶＣＰ２ 第２垂直チャネル部
ＶＨ１，ＶＨ２ 第１、第２垂直ホールＶＩ１ 第１埋め込み絶縁パターン
ＶＩ２ 第２埋め込み絶縁パターン
ＶＬ 垂直絶縁層
ＶＰ１ 第１垂直絶縁パターン
ＶＰ２ 第２垂直絶縁パターン
ＶＳ１ 第１垂直構造体
ＶＳ２ 第２垂直構造体

Claims (25)

  1. 半導体層上に垂直的に積層された電極を含む電極構造体と、
    前記電極構造体を貫通して前記半導体層と連結される垂直半導体パターンと、
    前記電極構造体と前記垂直半導体パターンとの間に配置される垂直絶縁パターンと、を含み、
    前記垂直絶縁パターンは、前記電極構造体の側壁を覆う側壁部及び前記側壁部から延長されて前記半導体層の上面一部を覆う突出部を含み、
    前記垂直半導体パターンは、
    第１厚さに前記垂直絶縁パターンの前記側壁部を覆う垂直チャネル部と、
    前記垂直チャネル部から延長されて前記垂直絶縁パターンの前記突出部及び前記半導体層の上面をコンフォーマルに覆い、前記第１厚さより大きい第２厚さを有するコンタクト部と、を含むことを特徴とする３次元半導体メモリ装置。
  2. 前記垂直絶縁パターンの前記側壁部は、前記第１厚さより大きい第３厚さを有する、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  3. 前記垂直半導体パターンの前記垂直チャネル部は、前記垂直絶縁パターンの前記突出部の上面に配置され、
    前記垂直半導体パターンの前記コンタクト部は、前記垂直絶縁パターンの前記突出部の側壁を覆う、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  4. 前記垂直半導体パターンの前記垂直チャネル部及び前記コンタクト部によって定義されたギャップ領域を満たす埋め込み絶縁パターンをさらに含み、
    前記埋め込み絶縁パターンは、前記コンタクト部と隣接する下部部分及び前記垂直チャネル部と隣接する上部部分を含み、前記下部部分の幅が前記上部部分の幅より小さい、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  5. 前記垂直半導体パターンの前記垂直チャネル部及び前記コンタクト部によって定義されたギャップ領域を満たす埋め込み絶縁パターンをさらに含み、
    前記埋め込み絶縁パターンの底面は、前記垂直絶縁パターンの底面より低いレベルに位置する、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  6. 前記垂直半導体パターンの底面は、前記半導体層の上面より低いレベルに位置する、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  7. 前記半導体層は、前記垂直半導体パターンの下方に前記半導体層の上面に対して傾いた側壁を有するリセス領域を有し、
    前記垂直半導体パターンの前記コンタクト部は、前記傾いた側壁と接触する、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  8. 前記半導体層は、前記垂直半導体パターンの下方にラウンドされた上面を有するリセス領域を含み、
    前記垂直半導体パターンの前記コンタクト部は、前記ラウンドされた上面と接触する、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  9. 前記半導体層は、前記電極の中で最下層電極を貫通し、前記垂直半導体パターンと連結される下部半導体パターンをさらに含み、
    前記下部半導体パターンは、前記垂直半導体パターンと異なる結晶構造を有する半導体物質を含む、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  10. 前記垂直半導体パターンの底面は、前記最下層電極の上面より高いレベルに位置する、ことを特徴とする請求項９に記載の３次元半導体メモリ装置。
  11. 前記垂直半導体パターンと離隔されて配置され、前記電極構造体を貫通して前記半導体層と連結されるダミー半導体パターンと、
    前記ダミー半導体パターンと前記電極構造体との間に配置されたダミー垂直絶縁パターンと、をさらに含み、
    前記ダミー半導体パターンの幅は、前記垂直半導体パターンの幅より大きい、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  12. 前記ダミー半導体パターンの底面は、前記垂直半導体パターンの底面より低いレベルに位置する、ことを特徴とする請求項１１に記載の３次元半導体メモリ装置。
  13. 前記半導体層は、前記電極の中で最下層電極を貫通し、前記ダミー半導体パターンと連結されるダミー下部半導体パターンをさらに含み、
    前記ダミー半導体パターンの底面は、前記最下層電極の上面より低いレベルに位置する、ことを特徴とする請求項１１に記載の３次元半導体メモリ装置。
  14. 前記ダミー半導体パターンは、前記ダミー垂直絶縁パターンの内側壁を覆う第１部分及び前記半導体層の上面をコンフォーマルに覆う第２部分を含み、前記第２部分が前記第１部分より厚い、ことを特徴とする請求項１１に記載の３次元半導体メモリ装置。
  15. 前記ダミー半導体パターンの前記第１部分及び前記第２部分によって定義されたギャップ領域を満たすダミー埋め込み絶縁パターンをさらに含み、
    前記ダミー埋め込み絶縁パターンは、前記ダミー半導体パターンの前記第２部分と隣接する下部部分及び前記ダミー半導体パターンの前記第２部分と隣接する上部部分を含み、前記下部部分は、前記上部部分より小さい幅を有する、ことを特徴とする請求項１４に記載の３次元半導体メモリ装置。
  16. 前記半導体層は、第１領域及び前記第１領域と隣接する第２領域を含み、
    前記電極構造体は、前記第１領域から前記第２領域に延長されて、前記第２領域上で階段構造を有する、ことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  17. 第１領域及び第２領域を含む基板と、
    前記基板上に垂直的に積層された電極を含む電極構造体と、
    前記第１領域で前記電極構造体を貫通し、第１幅を有する複数個の第１垂直構造体と、
    前記第２領域で前記電極構造体を貫通し、前記第１幅より大きい第２幅を有する第２垂直構造体と、を含み、
    前記第１及び第２垂直構造体の各々は、前記基板と連結される下部半導体パターン、前記下部半導体パターンと連結される垂直半導体パターン、及び前記下部半導体パターン上で前記電極構造体と前記垂直半導体パターンとの間に配置された垂直絶縁パターンを含み、
    前記垂直絶縁パターンは、前記電極構造体の側壁を覆う側壁部及び前記下部半導体パターンの上面一部を覆う突出部を含み、
    前記垂直半導体パターンは、前記垂直絶縁パターンの側壁部上で第１厚さを有する垂直チャネル部及び前記垂直絶縁パターンの前記突出部の側壁上で前記第１厚さより大きい第２厚さを有するコンタクト部を含む、ことを特徴とする３次元半導体メモリ装置。
  18. 前記第１垂直構造体の前記下部半導体パターンの上面は、前記第２垂直構造体の前記下部半導体パターンの上面より高いレベルに位置する、ことを特徴とする請求項１７に記載の３次元半導体メモリ装置。
  19. 前記垂直絶縁パターンの前記側壁部は、前記第１厚さより大きい第３厚さを有する、ことを特徴とする請求項１７に記載の３次元半導体メモリ装置。
  20. 前記第１及び第２垂直構造体の各々は、前記垂直半導体パターンの前記垂直チャネル部及び前記コンタクト部によって定義されたギャップ領域を満たす埋め込み絶縁パターンをさらに含み、
    前記埋め込み絶縁パターンの底面は、前記第１垂直構造体でより前記第２垂直構造体で低いレベルに位置する、ことを特徴とする請求項１７に記載の３次元半導体メモリ装置。
  21. 前記第１垂直構造体で、前記埋め込み絶縁パターンは、前記コンタクト部と隣接する下部部分及び前記垂直チャネル部と隣接する上部部分を含み、前記下部部分の幅が前記上部部分の幅より小さい、ことを特徴とする請求項２０に記載の３次元半導体メモリ装置。
  22. 前記第２垂直構造体で、前記埋め込み絶縁パターンの底面は、最下層電極の上面より低いレベルに位置する、ことを特徴とする請求項２０に記載の３次元半導体メモリ装置。
  23. 前記第１垂直構造体の前記垂直半導体パターンの底面は、前記電極の中で最下層電極の上面より高いレベルに位置し、
    前記第２垂直構造体の前記垂直半導体パターンの底面は、前記最下層電極の上面より低いレベルに位置する、ことを特徴とする請求項１７に記載の３次元半導体メモリ装置。
  24. 前記第１及び第２垂直構造体で、前記垂直半導体パターンの前記コンタクト部は、前記第２厚さに前記下部半導体パターンの上面をコンフォーマルに覆う、ことを特徴とする請求項１７に記載の３次元半導体メモリ装置。
  25. 前記第２垂直構造体で、前記下部半導体パターンは、前記基板の上面に対して傾いた側壁を有するリセス領域を有し、前記垂直半導体パターンの前記コンタクト部は、前記傾いた側壁と接触する、ことを特徴とする請求項１７に記載の３次元半導体メモリ装置。
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