KR20170042453A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20170042453A
KR20170042453A KR1020150174317A KR20150174317A KR20170042453A KR 20170042453 A KR20170042453 A KR 20170042453A KR 1020150174317 A KR1020150174317 A KR 1020150174317A KR 20150174317 A KR20150174317 A KR 20150174317A KR 20170042453 A KR20170042453 A KR 20170042453A
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Abstract

본 발명은 3차원 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고; 상기 적층 구조체 내에서, 수직하게 연장되어 상기 하부 반도체 패턴과 연결되는 채널 구조체; 및 상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 포함한다. 상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고, 상기 매립 절연 패턴의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 소자의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 공정상의 위험을 줄일 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고; 상기 적층 구조체 내에서, 수직하게 연장되어 상기 하부 반도체 패턴과 연결되는 채널 구조체; 및 상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 포함할 수 있다. 상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고, 상기 매립 절연 패턴의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮을 수 있다.
상기 채널 구조체의 하부는, 상기 하부 반도체 패턴에 형성된 리세스 영역 내에 배치되고, 상기 리세스 영역은 상기 하부 반도체 패턴의 상기 상부를 관통할 수 있다.
상기 채널 구조체의 상부는 제1 두께를 갖고, 상기 채널 구조체의 상기 하부는 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 얇을 수 있다.
상기 제2 두께는 상기 제1 두께의 10% 내지 40%일 수 있다.
최하단의 상기 게이트 전극은 접지 선택 라인이고, 상기 하부 반도체 패턴은 상기 접지 선택 라인을 관통할 수 있다.
상기 채널 구조체는, 제1 반도체 기둥 및 제2 반도체 기둥을 포함하고, 상기 제2 반도체 기둥의 바닥면은 상기 제1 반도체 기둥의 바닥면보다 더 낮고, 상기 제2 반도체 기둥은 상기 하부 반도체 패턴에 직접 접촉할 수 있다.
상기 반도체 소자는, 상기 게이트 전극들과 상기 채널 구조체 사이에 개재된 수직 절연체를 더 포함하되, 상기 수직 절연체는 상기 채널 구조체와 상기 하부 반도체 패턴 사이에 개재된 수평 연장부를 갖고, 상기 수평 연장부는 상기 하부 반도체 패턴의 상면을 따라 경사진 프로파일을 가질 수 있다.
상기 수평 연장부는 상기 하부 반도체 패턴의 상면을 직접 덮을 수 있다.
상기 수직 절연체는, 터널 절연막, 블로킹 절연막, 및 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재된 전하 저장막을 포함하고, 상기 터널 절연막은 상기 채널 구조체의 외측벽을 직접 덮고, 상기 블로킹 절연막은 상기 게이트 전극들의 내측벽들을 직접 덮을 수 있다.
상기 반도체 소자는, 상기 수직 절연체와 상기 게이트 전극들 사이에 각각 개재된 블로킹 절연막들을 더 포함하되, 상기 수직 절연체는: 상기 채널 구조체의 외측벽을 직접 덮는 터널 절연막; 및 상기 터널 절연막과 상기 블로킹 절연막들 사이에 개재된 전하 저장막을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고; 및 상기 적층 구조체를 관통하여 상기 하부 반도체 패턴과 연결되는 채널 구조체를 포함할 수 있다. 상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고, 상기 채널 구조체의 하부는 상기 하부 반도체 패턴의 상기 상부를 관통할 수 있다.
상기 채널 구조체의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮을 수 있다.
상기 채널 구조체의 상부는 제1 두께를 갖고, 상기 채널 구조체의 상기 하부는 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께의 10% 내지 40%일 수 있다.
상기 반도체 소자는, 상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 더 포함하되, 상기 매립 절연 패턴의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 게이트 전극들과 상기 채널 구조체 사이에 개재된 수직 절연체를 더 포함하되, 상기 수직 절연체는 상기 채널 구조체와 상기 하부 반도체 패턴 사이에 개재된 수평 연장부를 갖고, 상기 채널 구조체의 상기 하부는 상기 수평 연장부를 관통하여 상기 하부 반도체 패턴과 연결될 수 있다.
상기 수평 연장부는 상기 하부 반도체 패턴의 상면을 따라 경사진 프로파일을 가질 수 있다.
상기 수직 절연체는, 터널 절연막, 블로킹 절연막, 및 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재된 전하 저장막을 포함하고, 상기 터널 절연막은 상기 채널 구조체의 외측벽을 직접 덮고, 상기 블로킹 절연막은 상기 게이트 전극들의 내측벽들을 직접 덮을 수 있다.
상기 반도체 소자는, 상기 수직 절연체와 상기 게이트 전극들 사이에 각각 개재된 블로킹 절연막들을 더 포함하되, 상기 수직 절연체는: 상기 채널 구조체의 외측벽을 직접 덮는 터널 절연막; 및 상기 터널 절연막과 상기 블로킹 절연막들 사이에 개재된 전하 저장막을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고; 상기 적층 구조체 내에서, 수직하게 연장되어 상기 하부 반도체 패턴과 연결되는 채널 구조체; 및 상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 포함할 수 있다. 상기 매립 절연 패턴은 굴곡진 바닥면을 가질 수 있다.
상기 매립 절연 패턴의 하부는 상기 기판의 바닥면으로 갈수록 점진적으로 폭이 감소할 수 있다.
상기 매립 절연 패턴의 상기 하부와 인접하는 상기 채널 구조체는 제1 두께를 갖고, 상기 매립 절연 패턴의 상기 하부 아래에 위치한 상기 채널 구조체는 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 두꺼울 수 있다.
상기 채널 구조체의 하부는, 상기 하부 반도체 패턴에 형성된 리세스 영역 내에 배치되고, 상기 채널 구조체의 상기 하부는 높이에 따라 변화하는 두께 프로파일을 가질 수 있다.
상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고, 상기 매립 절연 패턴의 상기 굴곡진 바닥면의 최저 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 희생막들을 형성하는 것; 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판을 노출하는 채널 홀을 형성하는 것; 상기 채널 홀에 의해 노출된 상기 기판의 상부에 선택적 에피택시얼 성장 공정을 수행하여 하부 반도체 패턴을 형성하는 것, 상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하도록 형성되고; 상기 하부 반도체 패턴의 상기 상부를 관통하는 리세스 영역을 형성하는 것; 상기 채널 홀과 상기 리세스 영역을 채우는 채널 구조체를 형성하는 것; 및 상기 희생막들을 게이트 전극들로 교체하는 것을 포함할 수 있다.
상기 리세스 영역의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮을 수 있다.
상기 제조 방법은, 상기 리세스 영역을 형성하기 전에, 상기 채널 홀의 일부를 채우는 제1 반도체 막을 형성하는 것을 더 포함하되, 상기 채널 구조체를 형성하는 것은: 상기 리세스 영역을 형성하기 전에, 상기 제1 반도체 막을 이방성 식각하여 제1 반도체 기둥을 형성하는 것; 및 상기 제1 반도체 기둥의 내측벽을 덮으며 상기 리세스 영역의 일부를 채우는 제2 반도체 기둥을 형성하는 것을 포함할 수 있다.
상기 제2 반도체 기둥을 형성하는 것은: 상기 제1 반도체 기둥의 내측벽을 덮으며 상기 리세스 영역의 일부를 채우는 제2 반도체 막을 형성하는 것; 및 상기 제2 반도체 막 상에 세정 공정을 수행하여, 이의 두께를 줄이는 것을 포함할 수 있다.
상기 제2 반도체 기둥의 두께는 상기 채널 구조체의 상부의 두께의 10% 내지 40%가 되도록 형성될 수 있다.
상기 제조 방법은, 상기 채널 홀 내에 상기 하부 반도체 패턴의 상기 상부를 덮는 수직 절연막을 형성하는 것; 및 상기 수직 절연막을 이방성 식각하여, 수직 절연체를 형성하는 것을 더 포함하되, 상기 수직 절연막을 이방성 식각할 때 상기 하부 반도체 패턴의 상기 상부가 과식각되어 상기 리세스 영역이 형성될 수 있다.
본 발명에 따른 반도체 소자 및 이의 제조 방법은, 채널 홀을 통해 노출되는 하부 반도체 패턴을 과식각하여, 이의 상부에 깊은 리세스 영역을 형성할 수 있다. 이로써, 채널 홀 내에 형성되는 채널 구조체가 안정적으로 하부 반도체 패턴과 접속할 수 있다. 결과적으로, 메모리 소자의 채널 구조체가 기판과 전기적으로 연결되지 못하는 전기적 절연의 공정 리스크를 해소할 수 있다. 나아가, 리세스 영역과 인접하는 채널 구조체는 상대적으로 얇은 두께를 가지므로, 이의 내부의 결정립 경계가 줄어들 수 있다. 이로써, 채널의 전자 이동도가 증가하여 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 M부분을 확대한 단면도이다.
도 4 내지 도 8, 도 10, 및 도 12 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 11은, 각각 도 8 및 도 10의 M 부분의 확대도들이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 19는 도 18의 M부분을 확대한 단면도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 21은 도 20의 M 부분의 확대도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 본 실시예들에 있어서, 상기 공통 소스 라인(CSL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 본 실시예들에 있어서, 상기 비트 라인들(BL)은 상기 공통 소스 라인(CSL)과 교차하면서 수직적으로 이격될 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 하부 선택 라인(LSL), 복수 개의 워드 라인들(WL0-WL5) 및 상부 선택 라인(USL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3은 도 2의 M부분을 확대한 단면도이다.
도 2 및 도 3을 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(120)을 포함할 수 있다. 상기 공통 소스 영역들(120)은, 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 공통 소스 영역들(120)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)는 복수개로 제공될 수 있으나, 이하 하나의 상기 적층 구조체(SS)를 중심으로 설명한다. 평면적 관점에서, 상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 적층 구조체(SS)의 양 측에 상기 공통 소스 영역들(120)이 배치될 수 있다. 상기 기판(100)과 상기 적층 구조체(SS) 사이에 하부 절연막(105)이 배치될 수 있다. 상기 하부 절연막(105)은, 일 예로, 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 게이트 전극들(155)은, 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 적층될 수 있다. 상기 게이트 전극들(155)은, 상기 게이트 전극들(155) 사이에 배치된 상기 절연막들(110)에 의해 서로 수직적으로 분리될 수 있다. 일 실시예에 따르면, 상기 게이트 전극들(155) 중 최하부의 게이트 전극(155, G)은, 도 1을 참조하여 설명한 접지 선택 트랜지스터(GST)의 하부 선택 라인으로 이용될 수 있다. 상기 게이트 전극들(155) 중 최상부의 게이트 전극(155, S)은, 도 1을 참조하여 설명한 스트링 선택 트랜지스터(SST)의 상부 선택 라인으로 이용될 수 있다. 상기 최하부의 게이트 전극(155, G) 및 상기 최상부의 게이트 전극(155, S) 사이에 위치한 게이트 전극들(155)은, 도 3을 참조하여 설명한 메모리 셀 트랜지스터들(MCT)의 워드 라인들로 이용될 수 있다. 예를 들어, 상기 게이트 전극들(155)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 상기 절연막들(110)은 실리콘 산화막을 포함할 수 있다.
상기 기판(100)은, 이의 상부에 하부 반도체 패턴들(LSP)을 포함할 수 있다. 상기 하부 반도체 패턴들(LSP)은, 상기 하부 절연막(105) 및 상기 최하부의 게이트 전극(155, G)을 관통하도록 상기 기판(100)의 상면으로부터 돌출될 수 있다. 상기 하부 반도체 패턴들(LSP)은, 상기 최하부의 게이트 전극(155, G) 상의 절연막(110)을 일부 관통할 수 있다. 즉, 상기 하부 반도체 패턴들(LSP)의 상면들은 상기 절연막(110)의 바닥면과 상면 사이의 레벨에 위치할 수 있다.
상기 하부 반도체 패턴들(LSP)은 상기 기판(100)과 같은 도전형의 반도체 물질을 포함할 수 있다. 상기 하부 반도체 패턴들(LSP)은 상기 기판(100)을 시드(seed)로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 하부 반도체 패턴들(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있다. 일 예로, 상기 하부 반도체 패턴들(LSP)은 실리콘을 포함할 수 있다.
도 3을 다시 참조하면, 상기 하부 반도체 패턴들(LSP)은 반도체 물질을 이용한 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있기 때문에, 이들의 상면들은 0(zero)이 아닌 곡률을 가질 수 있다. 즉, 상기 하부 반도체 패턴들(LSP)은 위로 볼록한 상면을 가질 수 있다. 구체적으로, 각각의 상기 하부 반도체 패턴들(LSP)은, 상기 기판(100)의 바닥면으로부터 멀어질수록(즉, 상기 제3 방향(D3)으로 갈수록) 점진적으로 폭이 감소하는 상부(UP) 및 이의 아래의 하부(LP)를 포함할 수 있다. 상기 하부(LP)는 높이에 상관 없이 실질적으로 동일한 폭을 가질 수 있다. 반면, 다른 예로, 상기 하부 반도체 패턴들(LSP)은 실질적으로 평평한 상면을 가질 수 있다. 다시 말하면, 상기 하부 반도체 패턴들(LSP)은 상기 제3 방향(D3)으로 갈수록 점진적으로 폭이 감소하는 상기 상부(UP)를 갖지 않을 수도 있다.
각각의 상기 하부 반도체 패턴들(LSP)에, 상기 상부(UP)를 관통하는 제1 리세스 영역(RS1)이 형성될 수 있다. 상기 제1 리세스 영역(RS1)의 바닥(RS1b)의 레벨은 상기 상부(UP)의 바닥 레벨(UPB)보다 더 낮을 수 있다.
도 2를 다시 참조하면, 상기 하부 반도체 패턴(LSP)과, 상기 하부 반도체 패턴(LSP)에 인접한 상기 최하부의 게이트 전극(155, G) 사이에 게이트 절연막(GI)이 개재될 수 있다. 일 예로, 상기 게이트 절연막(GI)은 실리콘 산화물을 포함할 수 있다.
복수의 채널 구조체들(CS)이 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 채널 구조체들(CS)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 상기 채널 구조체들(CS)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다. 각각의 상기 채널 구조체들(CS)의 내부는 매립 절연 패턴(150)으로 채워질 수 있다.
상기 적층 구조체(SS)와 각각의 상기 채널 구조체들(CS) 사이에 수직 절연체(145)가 개재될 수 있다. 상기 수직 절연체(145)는 상기 제3 방향(D3)을 따라 연장될 수 있다. 상기 수직 절연체(145)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다.
도 3을 다시 참조하면, 상기 수직 절연체(145)는 차례로 적층된 블로킹 절연막(BL), 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다. 상기 블로킹 절연막(BL)은 상기 게이트 전극들(155)의 일 측벽들과 직접 접촉할 수 있고, 또한 상기 하부 반도체 패턴(LSP)의 상기 상부(UP)와 직접 접촉할 수 있다. 상기 터널 절연막(TL)은 상기 채널 구조체(CS)와 직접 접촉할 수 있다. 상기 블로킹 절연막(BL)과 상기 터널 절연막(TL) 사이에 상기 전하 저장막(CL)이 개재될 수 있다.
일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(TL)은 실리콘 산화막일 수 있다. 상기 블로킹 절연막(BL)은 상기 전하 저장막(CL)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블로킹 절연막(BL)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
상기 수직 절연체(145)는, 후술할 제1 반도체 기둥(SP1)과 상기 하부 반도체 패턴(LSP) 사이에 개재된 수평 연장부(HE), 및 상기 수평 연장부(HE)로부터 상기 제3 방향(D3)으로 연장되는 수직 연장부(VE)를 포함할 수 있다. 상기 수평 연장부(HE)는 상기 하부 반도체 패턴(LSP)의 상면을 직접 덮을 수 있다. 이때, 상기 하부 반도체 패턴(LSP)의 상기 상부(UP)가 위로 볼록한 구조를 가질 수 있으므로, 상기 수평 연장부(HE)는 상기 하부 반도체 패턴(LSP)의 상면을 따라 경사진 프로파일을 가질 수 있다.
각각의 상기 채널 구조체들(CS)은, 제1 반도체 기둥(SP1) 및 제2 반도체 기둥(SP2)을 포함할 수 있다. 상기 제1 반도체 기둥(SP1)은 상기 제2 반도체 기둥(SP2)의 외측벽을 감싸는 형태를 가질 수 있다. 상기 제1 반도체 기둥(SP1)은 상기 적층 구조체(SS)의 내측벽을 덮을 수 있다. 상기 제1 반도체 기둥(SP1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 기둥(SP1)은 상기 기판(100)과 접촉되지 않고 이격될 수 있다. 상기 제2 반도체 기둥(SP2)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다.
상기 제2 반도체 기둥(SP2)의 하부는 상기 제1 반도체 기둥(SP1)의 바닥면으로부터 돌출되어 상기 제1 리세스 영역(RS1) 내에 제공될 수 있다. 즉, 상기 제2 반도체 기둥(SP2)의 바닥면은 상기 제1 반도체 기둥(SP1)의 바닥면보다 더 낮은 레벨에 위치할 수 있다. 나아가, 상기 제2 반도체 기둥(SP2)의 하부는, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블로킹 절연막(BL)을 순차적으로 관통하여, 상기 하부 반도체 패턴(LSP)과 직접 연결될 수 있다. 결과적으로, 상기 제2 반도체 기둥(SP2)은 상기 제1 반도체 기둥(SP1)과 상기 기판(100)을 전기적으로 연결할 수 있다. 한편, 상기 제2 반도체 기둥(SP2)의 내부를 채우는 상기 매립 절연 패턴(150)은, 상기 하부 반도체 패턴(LSP)의 상기 상부(UP)의 상기 바닥 레벨(UPB)보다 더 낮은 바닥면(150b)을 가질 수 있다.
각각의 상기 채널 구조체들(CS)의 상부는 상기 기판(100)의 상면에 평행한 방향으로 제1 두께(T1)를 가질 수 있다. 다시 말하면, 상기 제1 반도체 기둥(SP1)의 두께와 상기 제2 반도체 기둥(SP2)의 두께의 합은 상기 제1 두께(T1)일 수 있다. 각각의 상기 채널 구조체들(CS)의 하부는 상기 기판(100)의 상면에 평행한 방향으로 제2 두께(T2)를 가질 수 있다. 다시 말하면, 상기 수직 절연체(145)와 접하는 상기 제2 반도체 기둥(SP2)의 두께는 상기 제2 두께(T2)일 수 있다. 이때, 상기 제2 두께(T2)는 상기 제1 두께(T1)보다 더 얇을 수 있고, 구체적으로 상기 제2 두께(T2)는 상기 제1 두께(T1)의 10% 내지 40%일 수 있다.
상기 수직 절연체(145)와 접하는 상기 제2 반도체 기둥(SP2)은 상대적으로 얇은 두께(T2)를 가지므로, 이의 내부의 결정립 경계(grain boundary)가 줄어들 수 있다. 즉, 상기 제2 반도체 기둥(SP2)의 결정립 경계가 줄어듦으로써, 전자의 이동 경로가 짧아지고 트랩 사이트도 줄어들 수 있다. 결과적으로 채널의 전자 이동도가 증가하여 소자의 전기적 특성이 향상될 수 있다.
일 예로, 상기 제1 및 제2 반도체 기둥들(SP1, SP2)은 언도프드 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상기 제1 반도체 기둥(SP1)과 상기 제2 반도체 기둥(SP2)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 반도체 기둥(SP1)과 상기 제2 반도체 기둥(SP2)은 실리콘을 포함할 수 있다. 상기 매립 절연 패턴(150)은 실리콘 산화물을 포함할 수 있다.
도전 패드들(137)이 상기 적층 구조체(SS)를 관통하여 상기 채널 구조체들(CS)에 각각 연결될 수 있다. 상기 도전 패드(137)의 상면은 상기 적층 구조체(SS)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 도전 패드(137)의 하면은 상기 채널 구조체(CS)에 직접 접촉할 수 있다. 상기 수직 절연체(145)가 상기 제3 방향(D3)으로 연장되어, 상기 도전 패드(137)와 상기 도전 패드(137)에 인접한 상기 절연막(110) 사이의 공간을 채울 수 있다. 상기 도전 패드(137)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 적층 구조체(SS) 상에, 상기 적층 구조체(SS)를 가로지르는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 비트 라인 플러그들(BPLG)을 통해 상기 도전 패드(137)에 접속될 수 있다.
도 4 내지 도 8, 도 10, 및 도 12 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 9 및 도 11은, 각각 도 8 및 도 10의 M 부분의 확대도들이다.
도 4를 참조하면, 기판(100) 상에 희생막들(151) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 박막 구조체(TS)가 형성될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
일 예로, 상기 희생막들(151)은 실질적으로 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 예로, 최하부 및 최상부의 희생막들(151)은 그것들 사이에 위치한 다른 희생막들(151)에 비해 두껍게 형성될 수 있다. 상기 절연막들(110)은 실질적으로 동일한 두께를 가질 수 있으나, 상기 절연막들(110) 중 일부는 다른 절연막들(110)의 두께와는 다르게 형성될 수 있다.
예를 들어, 상기 희생막들(151)은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘막으로 형성될 수 있다. 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다. 상기 희생막들(151) 및 상기 절연막들(110)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
이에 더하여, 상기 기판(100)과 상기 박막 구조체(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 상기 하부 절연막(105)은 상기 희생막들(151) 및 상기 절연막들(110)에 대하여 높은 선택비를 가지는 물질로 형성될 수 있다. 일 예로, 상기 하부 절연막(105)은 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 희생막들(151) 및 상기 절연막들(110)보다 얇은 두께를 가지도록 형성될 수 있다.
도 5를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 채널 홀들(CH)이 형성될 수 있다. 상기 채널 홀들(CH)은, 앞서 도 2를 참조하여 설명한 채널 구조체들(CS)과 동일하게 배치될 수 있다.
상기 채널 홀들(CH)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 채널 홀들(CH)이 형성될 영역을 정의하는 개구부들을 갖는 제1 마스크 패턴(미도시)을 형성하는 것, 및 상기 제1 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다. 이 후, 상기 제1 마스크 패턴들이 제거될 수 있다.
도 6을 참조하면, 상기 채널 홀들(CH)의 하부 영역들을 채우는 하부 반도체 패턴들(LSP)이 각각 형성될 수 있다. 상기 하부 반도체 패턴들(LSP)은, 상기 채널 홀들(CH)에 의해 노출된 상기 기판(100)을 시드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 이 경우, 상기 하부 반도체 패턴들(LSP)은 상기 기판(100)과 일체를 이룰 수 있다.
각각의 상기 하부 반도체 패턴들(LSP)은, 상기 기판(100)의 상면으로부터 돌출되어 상기 채널 홀(CH)의 하부 영역을 채우는 필라(pillar) 형태로 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 최하부의 희생막(151)의 측벽을 덮을 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 상기 최하부의 희생막(151) 상의 절연막(110)의 바닥면과 상면 사이의 레벨에 위치할 수 있다.
상기 선택적 에피택시얼 성장 공정의 수행 결과, 각각의 상기 하부 반도체 패턴들(LSP)은 위로 볼록한 상면을 가질 수 있다. 구체적으로, 상기 하부 반도체 패턴(LSP)의 상부는, 제3 방향(D3)으로 갈수록 점진적으로 폭이 감소할 수 있다.
상기 하부 반도체 패턴들(LSP)은 상기 기판(100)과 동일한 도전형의 반도체 물질을 포함할 수 있다. 상기 선택적 에피택시얼 성장 공정 시, 인시츄(in-situ)로 상기 하부 반도체 패턴들(LSP)에 불순물이 도핑될 수 있다. 이와 달리, 상기 선택적 에피택시얼 성장 공정 이후, 상기 하부 반도체 패턴들(LSP)에 불순물이 이온 주입될 수도 있다. 상기 하부 반도체 패턴들(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있으며, 일 예로, 상기 하부 반도체 패턴들(LSP)은 실리콘을 포함할 수 있다.
도 7을 참조하면, 상기 채널 홀들(CH)의 내측벽들 상에 수직 절연막(140) 및 제1 반도체 막(SL1)이 차례로 형성될 수 있다. 상기 수직 절연막(140) 및 상기 제1 반도체 막(SL1)은, 각각의 상기 채널 홀들(CH)의 일부분을 채울 수 있다. 다만, 상기 채널 홀(CH)은 상기 수직 절연막(140) 및 상기 제1 반도체 막(SL1)에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막(140)은 상기 채널 홀(CH)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 상면을 덮을 수 있다. 따라서, 상기 수직 절연막(140)의 하부 및 상기 제 1 반도체 막(SL1)의 하부는, 상기 하부 반도체 패턴(LSP)의 상면을 따라 경사진 프로파일을 가질 수 있다.
구체적으로, 상기 수직 절연막(140)을 형성하는 것은, 각각의 상기 채널 홀들(CH)의 내측벽 상에 블로킹 절연막(BL), 전하 저장막(CL) 및 터널 절연막(TL)을 순차적으로 형성하는 것을 포함할 수 있다(도 9 참조). 일 예로, 상기 블로킹 절연막(BL)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막으로 형성될 수 있다. 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나로 형성될 수 있다. 상기 터널 절연막(TL)은 실리콘 산화막으로 형성될 수 있다. 상기 블로킹 절연막(BL), 상기 전하 저장막(CL) 및 상기 터널 절연막(TL)은 각각 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
상기 제1 반도체 막(SL1)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 반도체 막(SL1)은 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막으로 형성될 수 있다. 상기 제1 반도체 막(SL1)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 제1 반도체 막(SL1) 및 상기 수직 절연막(140)을 이방성 식각하여, 각각의 상기 채널 홀들(CH) 내에 제1 반도체 기둥(SP1) 및 수직 절연체(145)가 형성될 수 있다. 상기 제1 반도체 기둥(SP1) 및 상기 수직 절연체(145)는 각각 상단 및 하단이 오픈된 파이프 형태로 형성될 수 있다. 따라서, 상기 제1 반도체 기둥(SP1) 및 상기 수직 절연체(145)는 상기 하부 반도체 패턴(LSP)의 일부를 노출할 수 있다.
상기 제1 반도체 막(SL1) 및 상기 수직 절연막(140)을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 하부 반도체 패턴들(LSP)에 제1 리세스 영역들(RS1)이 각각 형성될 수 있다.
도 9를 다시 참조하면, 상기 제1 리세스 영역(RS1)은, 이의 바닥(RS1b)이 상기 하부 반도체 패턴(LSP)의 상부(UP)의 바닥 레벨(UPB)보다 더 낮도록 깊게 형성될 수 있다. 만약, 상기 과식각이 일어나지 않을 정도로 상기 이방성 식각을 진행하는 경우, 상기 제1 반도체 막(SL1) 및/또는 상기 수직 절연막(140)이 완전히 식각되지 못해 상기 하부 반도체 패턴(LSP)이 노출되지 못할 수 있다. 이 경우, 후술할 채널 구조체(CS)와 상기 하부 반도체 패턴(LSP)간의 전기적 절연이 발생하여, 소자가 작동하지 못할 수 있다. 반면, 본 발명의 실시예들에 따르면, 상기 이방성 식각의 직진성 식각률을 강화하여, 의도적으로 상기 과식각을 더 심하게 진행시킬 수 있다. 이에 따라, 상기 하부 반도체 패턴(LSP)의 상기 상부(UP)를 완전히 관통하는 상기 제1 리세스 영역(RS1)이 형성될 수 있으며, 상기 하부 반도체 패턴(LSP)은 안정적으로 노출될 수 있다.
도 8 및 도 9를 다시 참조하면, 상기 채널 홀들(CH) 내에 제2 반도체 막(SL2)이 형성될 수 있다. 상기 제2 반도체 막(SL2)은 상기 채널 홀들(CH)을 완전히 매립하지 않는 두께로, 상기 채널 홀들(CH) 내에 콘포말하게 형성될 수 있다. 구체적으로, 상기 제2 반도체 막(SL2)은 제3 두께(T3)를 가지도록 형성될 수 있다. 이때, 상기 제1 반도체 기둥(SP1)과 상기 제2 반도체 막(SL2)의 두께의 합은 제4 두께(T4)일 수 있다.
상기 제2 반도체 막(SL2)은 상기 기판(100)과 상기 제1 반도체 기둥(SP1)을 전기적으로 연결할 수 있다. 상기 제2 반도체 막(SL2)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 제2 반도체 막(SL2)은 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막으로 형성될 수 있다. 상기 제2 반도체 막(SL2)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다.
도 10 및 도 11을 참조하면, 상기 제2 반도체 막(SL2) 상에 세정 공정을 진행하고, 이어서 상기 채널 홀들(CH)의 내부를 완전히 채우도록 매립 절연막이 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 실리콘 산화막일 수 있다. 이 후, 상기 제2 반도체 막(SL2) 및 상기 매립 절연막의 상부를 리세스하여, 각각의 상기 채널 홀들(CH) 내에 제2 반도체 기둥(SP2) 및 매립 절연 패턴(150)이 형성될 수 있다. 한편, 상기 제1 반도체 기둥(SP1)도 상기 제2 반도체 막(SL2)과 함께 리세스될 수 있다. 상기 제1 및 제2 반도체 기둥들(SP1, SP2)은 채널 구조체(CS)를 구성할 수 있다.
상기 제2 반도체 기둥(SP2)은 상기 채널 홀(CH) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 상기 매립 절연 패턴(150)은 상기 제2 반도체 기둥(SP2)이 형성된 상기 채널 홀(CH)의 내부를 채우는 막대 모양으로 형성될 수 있다. 상기 제1 및 제2 반도체 패턴들(130, 135)은 채널 구조체(CS)를 구성할 수 있다.
이에 더하여, 상기 채널 구조체들(CS)에 각각 접속되는 도전 패드들(137)이 형성될 수 있다. 상기 도전 패드들(137)은, 리세스된 상기 채널 구조체들(CS) 및 상기 매립 절연 패턴들(150) 상에 도전 물질을 채워서 형성될 수 있다. 일 예로, 상기 도전 패드들(137)은 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑된 실리콘으로 형성될 수 있다. 상기 박막 구조체(TS)의 상부가 평탄화될 수 있다.
도 11을 다시 참조하면, 상기 세정 공정을 상기 제2 반도체 막(SL2) 상에 수행함으로써, 상기 제2 반도체 막(SL2)의 두께(T3)는 얇아질 수 있다. 따라서 상기 제2 반도체 기둥(SP2)은 제2 두께(T2)를 가질 수 있으며, 상기 제2 두께(T2)는 상기 제3 두께(T3)보다 더 얇을 수 있다.
상기 세정 공정은, 일 예로, SC(standard clean)-1 공정일 수 있다. 상기 세정 공정은, 암모늄 하이드록사이드(ammonium hydroxide) 및 과산화수소(hydrogen peroxide)의 혼합 세정액을 사용할 수 있다. 상기 세정 공정 동안, 노출된 상기 제2 반도체 막(SL2)의 일부가 산화될 수 있고, 이어서 산화된 상기 제2 반도체 막(SL2)의 상기 일부가 제거될 수 있다. 따라서, 상기 세정 공정의 결과로 상기 제2 반도체 막(SL2)은 얇아질 수 있다.
한편, 본 발명의 실시예들에 따른 상기 제1 리세스 영역(RS1)은 과식각으로 깊게 형성되므로, 상기 수직 절연체(145)와 접하는 상기 제2 반도체 막(SL2)의 일부는 완전히 노출되어 있을 수 있다. 따라서, 상기 세정 공정 동안 상기 수직 절연체(145)와 접하는 상기 일부는 상기 세정액에 더욱 쉽게 노출될 수 있다. 결과적으로, 도시되진 않았지만, 상기 수직 절연체(145)와 접하는 상기 일부는 상기 세정 공정의 결과로 더욱 얇아진 두께(T2)를 가질 수 있다.
상기 제1 반도체 기둥(SP1)의 두께와 상기 제2 반도체 기둥(SP2)의 두께의 합은 제1 두께(T1)일 수 있다. 이때, 상기 제2 반도체 기둥(SP2)의 두께(T2)는 상기 제1 반도체 기둥(SP1)의 두께에 비해 매우 얇아지도록 형성될 수 있으므로, 상기 제2 두께(T2)는 상기 제1 두께(T1)의 10% 내지 40%일 수 있다.
한편, 상기 매립 절연 패턴(150)의 바닥면(150b)은 상기 제1 리세스 영역(RS1)의 바닥(RS1b)에 가깝게 인접할 수 있다. 따라서, 상기 매립 절연 패턴(150)의 상기 바닥면(150b)의 레벨은, 상기 하부 반도체 패턴(LSP)의 상기 상부(UP)의 상기 바닥 레벨(UPB)보다 더 낮을 수 있다.
도 12를 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 인접하는 채널 구조체들(CS) 사이에 상기 기판(100)을 노출시키는 트렌치들(TR)이 형성될 수 있다. 구체적으로, 상기 트렌치들(TR)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(TR)이 형성될 평면적 위치를 정의하는 제2 마스크 패턴들(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다. 이후, 상기 제2 마스크 패턴들은 제거될 수 있다.
상기 트렌치들(TR)은 상기 희생막들(151) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 수직적 깊이에 있어서, 상기 트렌치들(TR)은 상기 하부 절연막(105)의 측벽을 노출시키도록 형성될 수 있다. 또한, 도시되진 않았지만, 상기 트렌치들(TR)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
상기 트렌치들(TR)이 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 채널 구조체들(CS)에 의해 관통될 수 있다.
도 13을 참조하면, 상기 트렌치들(TR)에 의하여 노출된 상기 희생막들(151)을 선택적으로 제거하여 제2 리세스 영역들(RS2)이 형성될 수 있다. 상기 제2 리세스 영역들(RS2)은 상기 희생막들(151)이 제거된 영역들에 해당될 수 있다. 상기 희생막들(151)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 상기 희생막들(151)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 제2 리세스 영역들(RS2)에 의해 상기 수직 절연체(145)의 일부가 노출될 수 있다. 또한, 상기 제2 리세스 영역들(RS2)에 의해 상기 하부 반도체 패턴(LSP)의 일부가 노출될 수 있다.
노출된 상기 하부 반도체 패턴들(LSP)의 측벽들 상에 게이트 절연막(GI)이 각각 형성될 수 있다. 일 예로, 노출된 상기 하부 반도체 패턴들(LSP)의 측벽들 상에 산화 공정을 수행하여, 산화막으로 이루어진 상기 게이트 절연막들(GI)이 형성될 수 있다.
도 14를 참조하면, 상기 제2 리세스 영역들(RS2)을 채우는 도전막(153)이 콘포말하게 형성될 수 있다. 상기 도전막(153)은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다. 다만, 상기 도전막(153)은 각각의 상기 트렌치들(TR)을 완전히 채우지 못하도록 형성될 수 있다.
도 15를 참조하면, 상기 제2 리세스 영역들(RS2)의 외부(즉, 상기 트렌치들(TR) 내)에 형성된 상기 도전막(153)이 제거될 수 있다. 이에 따라, 상기 제2 리세스 영역들(RS2) 내에 게이트 전극들(155)이 각각 형성될 수 있다. 차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)를 구성할 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소스 영역들(120)이 형성될 수 있다. 상기 공통 소스 영역들(120)은 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(TR)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소스 영역들(120)은 상기 기판(100)과 PN 접합을 구성할 수 있다.
도 2를 다시 참조하면, 상기 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 비트 라인 플러그들(BPLG)을 통해 상기 채널 구조체들(CS)과 전기적으로 연결될 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도 2 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16을 참조하면, 게이트 전극들(155)과 수직 절연체(145) 사이에 수평 절연체들(185)이 각각 개재될 수 있다. 각각의 상기 수평 절연체들(185)은 수평적으로 연장되어, 상기 게이트 전극(155)과 상기 절연막(110) 사이의 공간을 채울 수 있다. 또한, 각각의 상기 수평 절연체들(185)은 수직적으로 연장되어, 상기 게이트 전극(155)과 상기 수직 절연체(145) 사이의 공간을 채울 수 있다.
일 예로, 상기 수직 절연체(145)는 차례로 적층된 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다(도 3 참조). 그러나, 도 3을 참조하여 설명한 것과 달리, 상기 수직 절연체(145)는 블로킹 절연막(BL)을 포함하지 않을 수 있다. 이 경우, 상기 수평 절연체(185)는 블로킹 절연막을 포함할 수 있다.
다른 예로, 상기 수직 절연체(145)는 터널 절연막(TL)을 포함할 수 있다(도 3 참조). 그러나, 도 3을 참조하여 설명한 것과 달리, 상기 수직 절연체(145)는 전하 저장막(CL) 및 블로킹 절연막(BL)을 포함하지 않을 수 있다. 이 경우, 상기 수평 절연체(185)는 차례로 적층된 블로킹 절연막 및 전하 저장막을 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 4 내지 도 15를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17을 참조하면, 도 13의 결과물 상에 수평 절연막(180)이 콘포말하게 형성될 수 있다. 상기 수평 절연막(180)은 제2 리세스 영역들(RS2)의 내측벽을 덮도록 형성될 수 있다. 상기 수평 절연막(180)은 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 이어서, 상기 제2 리세스 영역들(RS2)의 나머지 영역들을 채우는 도전막(153)이 콘포말하게 형성될 수 있다.
도 16을 다시 참조하면, 상기 제2 리세스 영역들(RS2)의 외부(즉, 상기 트렌치들(TR) 내)에 형성된 상기 도전막(153) 및 상기 수평 절연막(180)이 제거될 수 있다. 이에 따라, 각각의 상기 제2 리세스 영역들(RS2) 내에 수평 절연체(185) 및 게이트 전극(155)이 형성될 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소스 영역들(120)이 형성될 수 있다. 이어서 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 19는 도 18의 M부분을 확대한 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 19를 참조하면, 각각의 하부 반도체 패턴들(LSP)에, 상기 하부 반도체 패턴(LSP)의 상부(UP)를 관통하는 제1 리세스 영역(RS1)이 형성될 수 있다. 일 예로, 도시되진 않았지만, 상기 제1 리세스 영역(RS1)은 굴곡진 바닥을 가질 수 있다. 제2 반도체 기둥(SP2)의 하부는 제1 반도체 기둥(SP1)의 바닥면으로부터 돌출되어 상기 제1 리세스 영역(RS1) 내에 제공될 수 있다. 이로써, 상기 제2 반도체 기둥(SP2)은 상기 제1 반도체 기둥(SP1)과 상기 기판(100)을 전기적으로 연결할 수 있다.
상기 제2 반도체 기둥(SP2)의 내부를 채우는 매립 절연 패턴(150)은, 상기 제1 리세스 영역(RS1) 내에서 굴곡진 형태를 가질 수 있다. 구체적으로, 상기 매립 절연 패턴(150)은 굴곡진 바닥면(150b)을 가질 수 있다. 상기 매립 절연 패턴(150)의 상기 굴곡진 바닥면(150b)의 최저 레벨은, 상기 하부 반도체 패턴(LSP)의 상기 상부(UP)의 바닥 레벨(UPB)보다 더 낮을 수 있다.
상기 매립 절연 패턴(150)의 하부(150LP)는 높이에 따라 변화하는 폭을 가질 수 있다. 일 예로, 상기 하부(150LP)의 최대 폭은 제1 폭(W1)일 수 있고, 상기 기판(100)의 바닥면으로 갈수록 이의 폭은 점진적으로 줄어들 수 있다. 예를 들어, 상기 제1 폭(W1)을 갖는 지점보다 더 아래의 지점은 제2 폭(W2)을 가질 수 있으며, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 작을 수 있다.
상기 제1 리세스 영역(RS1) 내의 상기 제2 반도체 기둥(SP2)은 높이에 따라 변화하는 두께 프로파일을 가질 수 있다. 구체적으로, 상기 제1 리세스 영역(RS1) 내의 상기 매립 절연 패턴(150)의 측벽과 접하는 상기 제2 반도체 기둥(SP2)은 제5 두께(T5)를 가질 수 있다. 상기 매립 절연 패턴(150)의 상기 하부(150LP) 아래에 위치한 상기 제2 반도체 기둥(SP2)은 제6 두께(T6)를 가질 수 있다. 이때, 상기 제5 두께(T5)는 상기 제6 두께(T6)보다 더 얇을 수 있다. 나아가, 상기 제5 두께(T5)는 수직 절연체(145)와 접하는 상기 제2 반도체 기둥(SP2)의 두께(T2)보다 더 얇을 수 있다. 상기 제2 반도체 기둥(SP2)은 상대적으로 얇은 상기 제6 두께(T6)를 가지므로, 캐리어들의 이동도가 향상될 수 있다.
다른 예로, 도시된 바와 달리, 상기 매립 절연 패턴(150)의 상기 하부(150LP)의 측벽은 굴곡지지 않을 수 있다. 다시 말하면, 앞서 도 3에 나타난 바와 같이, 상기 매립 절연 패턴(150)의 상기 하부(150LP)는 곧은 측벽을 가질 수 있다. 이때, 상기 매립 절연 패턴(150)의 바닥면(150b) 및 이와 인접한 부분이 굴곡질 수 있다. 나아가, 상기 제5 두께(T5)는 실질적으로 상기 제2 두께(T2)와 실질적으로 동일할 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다. 도 21은 도 20의 M 부분의 확대도이다. 본 실시예에서는, 앞서 도 4 내지 도 15를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20 및 도 21을 참조하면, 도 8의 결과물 상에 세정 공정을 진행하고, 매립 절연막을 형성하여, 최종적으로 각각의 채널 홀들(CH) 내에 제2 반도체 기둥(SP2) 및 매립 절연 패턴(150)이 형성될 수 있다.
도 21을 다시 참조하면, 상기 세정 공정이 도 9에 나타난 제2 반도체 막(SL2) 상에 수행될 수 있다. 과식각으로 깊게 형성된 제1 리세스 영역(RS1)으로 인해, 상기 세정 공정 이후 상기 제2 반도체 기둥(SP2)은 높이에 따라 변화하는 두께 프로파일을 갖도록 형성될 수 있다. 구체적으로, 상기 제1 리세스 영역(RS1) 내의 상기 제2 반도체 막(SL2)은, 상기 채널 홀(CH) 내로 제공된 세정액의 와류 현상으로 인해 굴곡진 표면을 갖도록 일부가 제거될 수 있다. 결과적으로, 상기 제2 반도체 기둥(SP2)은 상기 기판(100)의 바닥면으로 갈수록 제2 두께(T2), 제5 두께(T5) 및 제6 두께(T6)를 가질 수 있으며, 이들은 서로 다를 수 있다.
다른 예로, 도시된 바와 달리, 상기 제2 반도체 막(SL2)은, 상기 제1 리세스 영역(RS1)의 바닥과 인접한 부분만 굴곡진 표면을 갖도록 일부가 제거될 수 있다. 따라서, 상기 제2 반도체 기둥(SP2)의 제2 두께(T2) 및 상기 제5 두께(T5)는 실질적으로 동일할 수 있다.
상기 제1 리세스 영역(RS1) 내의 상기 매립 절연 패턴(150)은, 상기 제2 반도체 기둥(SP2)의 굴곡진 표면에 대응하여 굴곡진 형태로 형성될 수 있다. 일 예로, 상기 매립 절연 패턴(150)의 하부(150LP)는 상기 기판(100)의 바닥면으로 갈수록 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있으며, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 작게 형성될 수 있다.
이후, 앞서 도 12 내지 도 15를 참조하여 설명한 것과 동일한 공정이 수행될 수 있다.

Claims (20)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고;
    상기 적층 구조체 내에서, 수직하게 연장되어 상기 하부 반도체 패턴과 연결되는 채널 구조체; 및
    상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 포함하되,
    상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고,
    상기 매립 절연 패턴의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 구조체의 하부는, 상기 하부 반도체 패턴에 형성된 리세스 영역 내에 배치되고,
    상기 리세스 영역은 상기 하부 반도체 패턴의 상기 상부를 관통하는 반도체 소자.
  3. 제2항에 있어서,
    상기 채널 구조체의 상부는 제1 두께를 갖고,
    상기 채널 구조체의 상기 하부는 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 더 얇은 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 두께는 상기 제1 두께의 10% 내지 40%인 반도체 소자.
  5. 제1항에 있어서,
    최하단의 상기 게이트 전극은 접지 선택 라인이고,
    상기 하부 반도체 패턴은 상기 접지 선택 라인을 관통하는 반도체 소자.
  6. 제1항에 있어서,
    상기 채널 구조체는, 제1 반도체 기둥 및 제2 반도체 기둥을 포함하고,
    상기 제2 반도체 기둥의 바닥면은 상기 제1 반도체 기둥의 바닥면보다 더 낮고,
    상기 제2 반도체 기둥은 상기 하부 반도체 패턴에 직접 접촉하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극들과 상기 채널 구조체 사이에 개재된 수직 절연체를 더 포함하되,
    상기 수직 절연체는 상기 채널 구조체와 상기 하부 반도체 패턴 사이에 개재된 수평 연장부를 갖고,
    상기 수평 연장부는 상기 하부 반도체 패턴의 상면을 따라 경사진 프로파일을 갖는 반도체 소자.
  8. 제7항에 있어서,
    상기 수평 연장부는 상기 하부 반도체 패턴의 상면을 직접 덮는 반도체 소자.
  9. 제7항에 있어서,
    상기 수직 절연체는, 터널 절연막, 블로킹 절연막, 및 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재된 전하 저장막을 포함하고,
    상기 터널 절연막은 상기 채널 구조체의 외측벽을 직접 덮고,
    상기 블로킹 절연막은 상기 게이트 전극들의 내측벽들을 직접 덮는 반도체 소자.
  10. 제7항에 있어서,
    상기 수직 절연체와 상기 게이트 전극들 사이에 각각 개재된 블로킹 절연막들을 더 포함하되,
    상기 수직 절연체는:
    상기 채널 구조체의 외측벽을 직접 덮는 터널 절연막; 및
    상기 터널 절연막과 상기 블로킹 절연막들 사이에 개재된 전하 저장막을 포함하는 반도체 소자.
  11. 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고; 및
    상기 적층 구조체를 관통하여 상기 하부 반도체 패턴과 연결되는 채널 구조체를 포함하되,
    상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고,
    상기 채널 구조체의 하부는 상기 하부 반도체 패턴의 상기 상부를 관통하는 반도체 소자.
  12. 제11항에 있어서,
    상기 채널 구조체의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮은 반도체 소자.
  13. 제11항에 있어서,
    상기 채널 구조체의 상부는 제1 두께를 갖고,
    상기 채널 구조체의 상기 하부는 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께의 10% 내지 40%인 반도체 소자.
  14. 제11항에 있어서,
    상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 더 포함하되,
    상기 매립 절연 패턴의 바닥면의 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮은 반도체 소자.
  15. 제11항에 있어서,
    상기 게이트 전극들과 상기 채널 구조체 사이에 개재된 수직 절연체를 더 포함하되,
    상기 수직 절연체는 상기 채널 구조체와 상기 하부 반도체 패턴 사이에 개재된 수평 연장부를 갖고,
    상기 채널 구조체의 상기 하부는 상기 수평 연장부를 관통하여 상기 하부 반도체 패턴과 연결되는 반도체 소자.
  16. 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 기판은 이의 상부에 돌출된 하부 반도체 패턴을 포함하고;
    상기 적층 구조체 내에서, 수직하게 연장되어 상기 하부 반도체 패턴과 연결되는 채널 구조체; 및
    상기 채널 구조체의 내부를 채우는 매립 절연 패턴을 포함하되,
    상기 매립 절연 패턴은 굴곡진 바닥면을 갖는 반도체 소자.
  17. 제16항에 있어서,
    상기 매립 절연 패턴의 하부는 상기 기판의 바닥면으로 갈수록 점진적으로 폭이 감소하는 반도체 소자.
  18. 제17항에 있어서,
    상기 매립 절연 패턴의 상기 하부와 인접하는 상기 채널 구조체는 제1 두께를 갖고,
    상기 매립 절연 패턴의 상기 하부 아래에 위치한 상기 채널 구조체는 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 더 두꺼운 반도체 소자.
  19. 제16항에 있어서,
    상기 채널 구조체의 하부는, 상기 하부 반도체 패턴에 형성된 리세스 영역 내에 배치되고,
    상기 채널 구조체의 상기 하부는 높이에 따라 변화하는 두께 프로파일을 갖는 반도체 소자.
  20. 제16항에 있어서,
    상기 하부 반도체 패턴의 상부는 상기 기판의 바닥면으로부터 멀어질수록 점진적으로 폭이 감소하고,
    상기 매립 절연 패턴의 상기 굴곡진 바닥면의 최저 레벨은, 상기 하부 반도체 패턴의 상기 상부의 바닥 레벨보다 더 낮은 반도체 소자.
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