KR20190004093A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20190004093A
KR20190004093A KR1020170084229A KR20170084229A KR20190004093A KR 20190004093 A KR20190004093 A KR 20190004093A KR 1020170084229 A KR1020170084229 A KR 1020170084229A KR 20170084229 A KR20170084229 A KR 20170084229A KR 20190004093 A KR20190004093 A KR 20190004093A
Authority
KR
South Korea
Prior art keywords
pattern
conductive
patterns
insulating film
stepped
Prior art date
Application number
KR1020170084229A
Other languages
English (en)
Other versions
KR102424875B1 (ko
Inventor
김성길
김슬예
김홍석
남필욱
안재영
최지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170084229A priority Critical patent/KR102424875B1/ko
Priority to US15/987,545 priority patent/US10403641B2/en
Priority to CN201810711070.6A priority patent/CN109216369B/zh
Publication of KR20190004093A publication Critical patent/KR20190004093A/ko
Application granted granted Critical
Publication of KR102424875B1 publication Critical patent/KR102424875B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/27444—Manufacturing methods by blanket deposition of the material of the layer connector in gaseous form
    • H01L2224/27452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/276—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/2761—Physical or chemical etching
    • H01L2224/27614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H01L2224/3303—Layer connectors having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3312—Layout
    • H01L2224/3313—Square or rectangular array
    • H01L2224/33134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/33135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Abstract

반도체 소자는 기판 상에, 상기 기판 표면에 대해 수직한 방향으로 서로 이격되도록 도전 패턴들이 배치된다. 각 도전 패턴들은 연장 부분 및 계단 형상 부분을 포함하고, 상기 계단 형상 부분들은 가장자리에 배치되면서 계단 형상을 갖는다. 상기 도전 패턴들 사이에는 절연막 패턴들이 개재된다. 상기 각 도전 패턴들의 연장 부분은 상, 하부면이 평탄한 형상을 갖고, 계단 형상 부분은 상, 하부면의 일부분이 상부로 휘어지는 형상을 갖는 다. 따라서, 상, 하부에 위치하는 도전 패턴들이 쇼트되는 불량이 감소될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 수직형 메모리 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 소자가 개발되고 있다. 각 메모리 셀들에 포함되는 적층된 도전 라인들의 가장자리의 상부면은 패드 영역으로 제공되고, 상기 패드 영역은 계단 형상을 가질 수 있다. 상기 적층된 메모리 셀들 간의 수직 방향 거리가 감소됨에 따라서, 상기 계단 형상의 패드 영역들이 정상적으로 형성되기가 어려워지고 있다.
본 발명의 일 과제는 패드 영역의 불량이 감소되는 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면에 대해 수직한 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 각 도전 패턴들은 연장 부분 및 계단 형상 부분을 포함하고, 상기 계단 형상 부분들은 가장자리에 배치되면서 계단 형상을 가질 수 있다. 상기 도전 패턴들 사이에 개재되는 절연막 패턴들이 포함될 수 있다. 상기 각 도전 패턴들의 계단 형상 부분은 상, 하부면의 일부분이 상부로 휘어지는 형상을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판의 제1 영역 상에 구비되고, 제1 도전 패턴들 및 제1 절연막 패턴들이 번갈아 적층되는 도전 패턴 구조물이 구비될 수 있다. 상기 기판의 제2 영역 상에 구비되고, 상기 제2 도전 패턴들 및 제2 절연막 패턴들이 번갈아 적층되는 패드 구조물이 포함될 수 있다. 각 층에 형성된 상기 제1 및 제2 도전 패턴들은 서로 일체로 형성되고, 상기 각각의 제1 및 제2 절연막 패턴들은 서로 일체로 형성될 수 있다. 상기 각각의 제2 도전 패턴들은 연장 부분 및 계단 형상 부분을 포함하고, 상기 계단 형상 부분들 가장자리에 배치되면서 계단 형상을 갖고, 상기 각 연장 부분들은 상, 하부면이 평탄한 형상을 갖고, 상기 각 계단 형상 부분들은 상, 하부면의 일부분이 상부로 휘어지는 형상을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판의 제1 영역 상에 구비되고, 제1 도전 패턴들 및 제1 절연막 패턴들이 번갈아 적층되는 도전 패턴 구조물이 구비될 수 있다. 상기 도전 패턴 구조물을 관통하여 상기 기판과 접하는 채널 구조물이 구비될 수 있다. 상기 기판의 제2 영역 상에 구비되고, 상기 제2 도전 패턴들 및 제2 절연막 패턴들이 번갈아 적층되는 패드 구조물이 포함될 수 있다. 각 층에 형성된 상기 제1 및 제2 도전 패턴들은 서로 일체를 이루면서 제1 방향으로 연장되고, 상기 각각의 제1 및 제2 절연막 패턴들은 서로 일체로 형성될 수 있다. 상기 각각의 제2 도전 패턴들은 연장 부분 및 계단 형상 부분을 포함하고, 상기 계단 형상 부분들의 가장자리 부위의 상, 하부면은 상부로 휘어지는 형상을 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자에 따르면, 상기 패드 구조물의 도전 패턴들의 일부분이 상부로 휘어진 형상을 가질 수 있다. 따라서, 상, 하부에 배치되는 도전 패턴들의 가장자리 사이의 거리가 멀어지게 되어, 상, 하부에 배치되는 도전 패턴들이 서로 접촉하는 층간 브릿지 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 상기 반도체 소자에서 패드 구조물의 일부분을 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 19 내지 도 23은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 24는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 25는 상기 반도체 소자에서 패드 구조물의 일부분을 나타내는 단면도이다.
도 26 및 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 2는 상기 반도체 소자에서 패드 구조물의 일부분을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 3차원으로 배열되는 셀 영역일 수 있고, 상기 제2 영역(R2)은 배선들이 연결되는 배선 영역일 수 있다. 예시적인 실시예에서, 상기 제2 영역(R2)은 상기 제1 영역(R1)의 가장자리로부터 제1 방향으로의 양 측 부위일 수 있다.
상기 반도체 소자는 기판의 제1 영역(R1) 상에는 도전 패턴 구조물(150) 및 채널 구조물(134)을 포함할 수 있다. 또한, 상기 기판의 제2 영역(R2) 상에는 상기 도전 패턴 구조물(150)의 양 측 가장자리와 접하는 패드 구조물(152)이 구비될 수 있다. 상기 패드 구조물(152)의 일 단부는 계단 형상을 가질 수 있다. 상기 도전 패턴 구조물(150) 및 채널 구조물(134)은 메모리 셀들로 제공될 수 있다. 상기 패드 구조물(152)은 상기 도전 패턴 구조물(150)에 전기적 신호를 인가하기 위한 배선들을 형성하기 위하여 제공될 수 있다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 제1 영역(R1)에 형성되는 도전 패턴 구조물(150)에 대해 설명한다. 상기 도전 패턴 구조물(150)은 제1 도전 패턴들(138) 및 제1 절연막 패턴들(103a)이 서로 번갈아 반복 적층되는 구조를 가질 수 있다. 즉, 상기 제1 도전 패턴들(138)은 상기 기판(100) 상부면으로부터 수직한 제3 방향으로 서로 이격되면서 적층될 수 있다.
상기 제1 도전 패턴들(138) 및 제1 절연막 패턴들(103a)의 상, 하부면은 실질적으로 평탄할 수 있다. 즉, 상기 제1 도전 패턴들(138) 및 제1 절연막 패턴들(103a)의 상, 하부면은 기판(100) 상부면과 실질적으로 평행할 수 있다.
상기 제1 도전 패턴들(138)은 상기 제3 방향으로 제1 두께(t1)를 가질 수 있다. 또한, 상기 제1 절연막 패턴들(103a)은 상기 제3 방향으로 제2 두께(t2)를 가질 수 있다.
상기 제1 도전 패턴들(138) 및 제1 절연막 패턴들(103a)의 상, 하부면은 각각 평탄할 수 있다.
상기 도전 패턴 구조물(150)은 제1 방향으로 연장될 수 있다. 상기 도전 패턴 구조물(150)은 복수개가 구비되고, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격되면서 배치될 수 있다.
상기 제1 도전 패턴(138)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 접지 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다.
상기 제1 도전 패턴(138)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(138)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제2 영역(R2)에 형성되는 패드 구조물(152)에 대해 설명한다.
상기 패드 구조물(152)은 상기 도전 패턴 구조물(150)의 제1 방향의 양 단부와 접할 수 있다. 즉, 상기 도전 패턴 구조물(150) 및 패드 구조물(152)은 하나의 몸체를 가질 수 있으며, 상기 제1 방향으로 연장될 수 있다.
구체적으로, 상기 패드 구조물(152)은 제2 도전 패턴(140) 및 제2 절연막 패턴(103b)이 적층되는 구조를 가질 수 있다. 상기 제2 도전 패턴(140)은 상기 도전 패턴 구조물(150)에 포함되는 제1 도전 패턴(138)과 일체로 형성되고, 서로 동일한 물질로 형성될 수 있다. 상기 패드 구조물(152) 및 도전 패턴 구조물(150)에 포함되는 제1 및 제2 절연막 패턴(103a, 103b)은 일체로 형성되며, 실질적으로 동일한 물질을 포함할 수 있다.
상기 패드 구조물(152)의 가장자리는 상기 제1 방향으로 계단 형상을 가질 수 있다. 즉, 상기 제2 도전 패턴(140)의 가장자리 상부면은 계단 형상을 가질 수 있다.
상기 제2 도전 패턴(140)은 각 층별로 상기 제1 방향으로 길이가 다를 수 있다. 상기 각 제2 도전 패턴(140)은 연장 부분(A) 및 계단 형상 부분(B)을 포함할 수 있다. 상기 제2 도전 패턴(140)의 연장 부분(A)의 일 단부는 상기 도전 패턴 구조물(150)의 제1 도전 패턴(138)의 측벽과 접할 수 있다.
예시적인 실시예에서, 상기 제2 도전 패턴(140)의 연장 부분(A)과 상기 계단 형상 부분(B)의 상기 제3 방향의 두께는 서로 다를 수 있다. 상기 제2 도전 패턴(140)의 연장 부분은 상기 제3 방향으로 상기 제1 두께(t1)를 가질 수 있다. 상기 제2 도전 패턴(140)의 계단 형상 부분(B)은 상기 제3 방향으로 상기 제1 두께(t1)보다 두꺼운 제3 두께(t3)를 가질 수 있다. 상기 제2 도전 패턴(140)에서 계단 형상 부분(B)은 한 층 위에 위치하는 제2 도전 패턴(140)과 상기 제3 방향으로 서로 오버랩되지 않을 수 있다.
예시적인 실시예에서, 상기 연장 부분(A)의 상, 하부면은 실질적으로 평탄할 수 있다. 그러므로, 상기 연장 부분(A) 사이에 개재되는 제2 절연막 패턴(103b)의 상, 하부면은 실질적으로 평탄할 수 있다.
예시적인 실시예에서, 상기 계단 형상 부분(B)은 저면이 평탄한 제1부분(B1) 및 저면이 상부로 휘어진 제2 부분(B2)을 포함할 수 있다. 상기 제2 부분(B2)에서는 상기 제2 도전 패턴(140)의 상부면 및 하부면이 평탄하지 않고 상부로 휘어지는 형상을 가질 수 있다.
상기 제1 부분(B1)의 하부는 상기 제2 절연막 패턴(103b)에 의해 지지될 수 있다. 상기 제2 부분(B2)의 하부 및 측벽 부위는 실리콘 산화막(112)에 의해 지지될 수 있다. 예시적인 실시예에서, 상기 실리콘 산화막(112)은 하부에 위치하는 제2 도전 패턴(140)과 상부에 위치하는 제2 도전 패턴(140)의 제2 부분(B) 사이에 생성되는 리세스를 채울 수 있다.
예시적인 실시예에서, 상기 제2 부분(B2)의 단부와 그 아래에 위치하는 제2 도전 패턴(140)의 계단 형상 부위(B) 사이의 제2 거리(d2)는 상기 제2 절연막 패턴의 제2 두께(t2)보다 더 클 수 있다. 상기 제2 부분(B2)의 상부면 및 하부면이 상부로 큰 각도를 가지면서 휘어지거나 또는 상기 제2 부분의 제1 방향의 길이가 길수록 상기 제2 거리(d2)가 더 커질 수 있다. 이와같이, 상기 제2 거리(d2)가 증가됨에 따라, 상기 패드 구조물(152)에서 각 층들의 제2 도전 패턴들(140)이 쇼트되는 불량이 감소될 수 있다.
예시적인 실시예에서, 상기 제2 부분(B2)의 상기 제3 두께(t3)는 상기 제1 두께(t1)에 상기 제2 두께(t2)를 더한 값을 갖거나 또는 상기 제2 두께(t2)보다 더 큰 두께를 더한 값을 가질 수 있다. 상기 계단 형상 부분의 제2 부분(B2)의 상부면 및 하부면이 휘어지는 정도 및 길이 등에 따라서, 상기 제3 두께(t3)는 상기 제1 두께(t1)에 상기 제2 두께(t2)를 더한 값 또는 상기 제1 두께(t1)에 상기 제2 두께(t2)보다 더 큰 두께를 더한 값을 가지더라도 상기 상, 하부의 제2 도전 패턴들(140)이 서로 연결되는 쇼트 불량이 발생되지 않을 수 있다. 그러나, 이와는 다른 예로, 상기 제3 두께(t3)는 상기 제1 두께(t1)에 상기 제2 두께(t2)보다 얇은 두께를 더한 값을 가질 수도 있다.
상기 도전 패턴 구조물(150) 및 패드 구조물(152)을 덮는 상부 층간 절연막(120)이 구비될 수 있다. 상기 상부 층간 절연막(120)의 상부면은 평탄할 수 있다. 따라서, 상기 패드 구조물(152) 상에 형성되는 상부 층간 절연막(120)의 두께는 상기 도전 패턴 구조물(150) 상에 형성되는 상부 층간 절연막(120)의 두께보다 더 두꺼울 수 있다.
상기 채널 구조물(134)은 상기 상부 층간 절연막(120) 및 상기 도전 패턴 구조물(150)을 관통하는 필러 형상을 가질 수 있다. 도시하지는 않았지만, 상기 패드 구조물(152) 및 상부 층간 절연막(120)을 관통하는 더미 채널 구조물(도시안됨)을 더 포함할 수 있다.
예시적인 실시예에서, 상기 기판(100)과 채널 구조물(134) 사이에 반도체 패턴(124)이 더 구비될 수 있다. 이 경우, 상기 채널 구조물(134)은 상기 반도체 패턴(124) 상에 형성될 수 있다. 일부 실시예에서, 상기 채널 구조물(134)은 기판(100)과 직접 접촉할 수도 있다.
예시적인 실시예에서, 상기 채널 구조물(134)은 유전막 구조물(126), 채널(128), 매립 절연 패턴(130) 및 상부 도전 패턴(132)을 포함할 수 있다. 상기 채널(128)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(128)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 상기 매립 절연 패턴(130)은 상기 채널(128)의 내부 공간을 채울 수 있다. 상기 매립 절연 패턴(130)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 채널(128)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 상기 매립 절연 패턴(130)은 생략될 수 있다. 상기 유전막 구조물(126)은 상기 채널(128)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 유전막 구조물(126)은 상기 채널(128)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 블록킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 상부 도전 패턴(132)은 폴리실리콘을 포함할 수 있다.
상기 반도체 패턴(124)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다.
상기 상부 층간 절연막(120)을 관통하여 상기 패드 구조물(152)과 접촉하는 콘택 플러그(160)가 구비될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(160)는 상기 제2 도전 패턴(140)의 제1 부분(B1)상에 형성될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(160)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
도시하지는 않았지만, 상기 콘택 플러그(160) 상부면 상에 배선 라인이 구비될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 3에 도시된 수직형 반도체 소자는 패드 구조물의 제2 도전 패턴들의 끝부분을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 3을 참조하면, 상기 제2 도전 패턴(140)에서 계단 형상 부분(도 2, B)은 상기 제3 방향으로 상기 제2 도전 패턴(140)의 연장 부분(도 2, A) 보다 두꺼운 제3 두께(t3)를 가질 수 있다. 상기 계단 형상 부분(B)은 저면이 평탄한 제1 부분(도 2, B1) 및 하부면이 상부로 휘어진 제2 부분(도 2, A1)을 포함할 수 있다. 상기 제2 부분(B2)에서 상부의 끝부분(E)은 하방으로 굴곡을 가질 수 있고, 이에 따라 상기 제2 부분(B2)의 끝부분은 상대적으로 두께가 얇아질 수 있다.
도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 13 및 도 15는 평면도이고, 도 4 내지 도 12, 도 14, 도 16 내지 도 18은 단면도들이다.
도 4를 참조하면, 제1 및 제2 영역의 기판(100) 상에 예비 몰드 구조물(106)을 형성할 수 있다.
구체적으로, 상기 기판(100) 상에 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층하여 예비 몰드 구조물(106)을 형성할 수 있다.
예시적인 실시예에서, 상기 기판(100)상에 형성된 최하부 절연막(102)은 패드 절연막으로 제공될 수 있다.
예시적인 실시예에서, 상기 희생막들(104)은 상기 제3 방향으로 제1 두께(t1)를 갖고, 상기 절연막들(102)은 상기 제3 방향으로 제2 두께(t2)를 가질 수 있다.
예를들어, 상기 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 예를들어, 상기 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
도 5를 참조하면, 상기 제2 영역의 기판(100) 상에 형성된 상기 예비 몰드 구조물(106)의 가장자리 부위를 단계적으로 식각한다. 따라서, 상기 기판(100) 상에 절연막 패턴(102a) 및 희생막 패턴들(104a)이 적층되는 예비 계단형 몰드 구조물(106a)을 형성할 수 있다. 상기 제2 영역(R2)에 위치하는 상기 예비 계단형 몰드 구조물(106a)은 계단 형상을 가질 수 있다.
상기 예비 계단형 몰드 구조물(106a)에서 각 계단 부위는 한 층의 절연막 패턴(102a) 및 한 층의 희생막 패턴(104a)이 적층되는 형상을 갖고, 계단 부위의 상부에는 희생막 패턴(104a)이 노출될 수 있다. 따라서, 상기 하나의 희생막 패턴(104a)에서, 그 상부에 위치하는 희생막 패턴(104a)과 오버랩되지 않는 부위는 외부에 노출될 수 있다.
상기 제2 영역의 예비 계단형 몰드 구조물(106a)은 상기 희생막 패턴(104a)의 가장자리 상부면, 상기 희생막 패턴(104a)의 측벽 및 상기 절연막 패턴(102a)의 측벽은 외부에 노출될 수 있다.
상기 제1 영역의 예비 계단형 몰드 구조물(106a)에 포함되는 상기 희생막 패턴(104a)은 후속 공정을 통해 도전 패턴 구조물에 포함되는 제1 도전 패턴으로 변환될 수 있다.
상기 제2 영역의 예비 계단형 몰드 구조물(106a)에 포함되는 상기 희생막(104a)은 후속 공정을 통해 패드 구조물에 포함되는 제2 도전 패턴으로 변환될 수 있다.
도 6을 참조하면, 상기 노출된 절연막 패턴(102a)의 측벽의 일부를 선택적으로 제거하여 리세스(108)를 형성한다.
상기 리세스(108)를 형성하기 위한 제거 공정은 등방성 식각 공정을 포함할 수 있다. 상기 제거 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 절연막 패턴(102a)은 실리콘 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액은 불산이 포함될 수 있다.
상기 리세스(108)는 상기 예비 계단형 몰드 구조물(106a)의 가장자리에서 상, 하부에 배치되는 상기 희생막 패턴들(104a) 사이에 생길 수 있다. 즉, 상기 리세스(108)는 하부에 배치되는 희생막 패턴(104a)의 상부면, 절연막 패턴(102a)의 측벽 및 상부에 배치되는 희생막 패턴(104a)의 하부면으로 이루어지는 공간으로 정의될 수 있다.
상기 리세스(108)에서, 상부에 배치되는 희생막 패턴(104a)의 하부면 단부로부터 상기 절연막 패턴(102a)의 측벽까지의 제1 방향의 거리는 상기 리세스(108)의 깊이(d1)로 정의될 수 있다.
상기 희생막 패턴(104a)의 노출되는 부위는 후속 공정에서 계단 형상 부분으로 제공될 수 있다. 상기 계단 형상 부분은 하부면이 평탄한 제1 부분 및 상부면 및 하부면이 상부로 휘어진 제2 부분을 포함할 수 있다.
이 때, 상기 절연막 패턴(102a)에 의해 하부가 지지되지 않고, 아래에 위치하는 절연막 패턴의 측벽보다 상기 제1 방향으로 돌출되는 상기 희생막 패턴(104a) 부위는 후속 공정에 의해 상기 계단 형상 부분의 상기 제2 부분으로 형성될 수 있다. 즉, 상기 리세스(108)의 깊이(d1)가 깊을수록 상기 제2 부분의 제1 방향의 길이가 더 증가될 수 있다. 이와같이, 상기 리세스(108)의 깊이(d1)를 조절함으로써, 상기 제2 부분의 제1 방향의 길이를 조절할 수 있다.
또한, 상기 리세스(108)의 깊이(d1)에 따라 후속 공정에서 희생막 패턴(104a)이 상부로 휘어지는 높이가 달라질 수 있다. 따라서, 상기 리세스(108)의 깊이(d1)를 조절함으로써, 상기 희생막 패턴(104a)이 휘어지는 높이를 조절할 수 있다.
한편, 상기 후속 공정에서 형성되는 계단 형상 부분에는 하부면이 평탄한 제1 부분(도2, B1)이 포함될 수 있다. 그러므로, 예시적인 실시예에서, 상기 리세스(108)의 깊이(d1)는 상기 각 계단 형상 부분에서 노출되는 희생막 패턴(104a)의 제1 방향의 길이보다 작을 수 있다.
도 7 또는 8을 참조하면, 상기 예비 계단형 몰드 구조물(106a)의 표면을 따라 폴리실리콘막(110)을 컨포멀하게 형성한다.
예시적인 실시예에서, 도 7에 도시된 것과 같이, 상기 폴리실리콘막(110)은 상기 리세스(108)를 완전히 채우도록 형성할 수 있다. 이 경우, 상기 폴리실리콘막(110)은 상기 제2 두께(t2)의 1/2 두께와 같거나 더 두껍게 형성할 수 있다.
일부 실시예에서, 도 8에 도시된 것과 같이, 상기 폴리실리콘막(110)은 상기 리세스(108)를 완전히 채우지 않고 상기 리세스(108)의 표면을 따라 형성할 수 있다. 이 경우, 상기 폴리실리콘막(110)은 상기 제2 두께의 1/2 두께보다 얇게 형성할 수 있다.
상기 폴리실리콘막(110)을 형성하는 공정은 화학기상증착 공정 또는 원자층 적층 공정을 포함할 수 있다.
도 9를 참조하면, 상기 폴리실리콘막(110)에 산화 공정을 수행하여, 폴리실리콘막(110)을 실리콘 산화막(112)으로 형성할 수 있다. 상기 산화 공정에서, 상기 희생막 패턴(104a)은 산화되지 않도록 할 수 있다. 즉, 상기 희생막 패턴(104a)은 산화 블록킹막으로 제공될 수 있다.
상기 산화 공정은 습식 산화 공정 또는 건식 산화 공정을 포함할 수 있다. 예를들어, 습식 산화 공정은 800℃이하의 온도에서 수행할 수 있다.
예시적인 실시예에서, 상기 폴리실리콘막(110)은 모두 산화되어 실리콘 산화막(112)이 될 수 있도록 상기 산화 공정이 수행될 수 있다. 따라서, 상기 리세스(108) 내부에는 상기 실리콘 산화막(112)이 완전하게 채워질 수 있다. 또한, 계단 형상을 갖는 상기 희생막 패턴(104a)의 상부면 및 측벽에도 상기 실리콘 산화막(112)이 덮혀 있을 수 있다.
상기 폴리실리콘막(110)의 산화를 통해 형성된 실리콘 산화막(112)은 상기 증착 시의 폴리실리콘막(110)보다 두꺼울 수 있다. 상기 실리콘 산화막(112)이 형성되면서 제3 방향으로 체적이 팽창되고 스트레스가 크게 발생되는 버즈 비크 효과가 발생될 수 있다. 이에 따라 상기 실리콘 산화막(112) 상에 위치하는 희생막 패턴(104a)이 상부로 휘어지면서 상기 희생막 패턴(104a)의 상부면 및 하부면의 높이가 상승하게 될 수 있다. 특히, 상기 리세스(108)를 정의하는 절연막 패턴(102a)의 측벽보다 제1 방향으로 돌출되는 상기 희생막 패턴(104a) 부위는 상대적으로 더 높게 상승될 수 있다.
또한, 상기 희생막 패턴(104a)의 상부면 및 측벽을 덮는 상기 실리콘 산화막(112)의 두께는 상기 폴리실리콘막(110)의 두께보다 더 두꺼울 수 있다. 예시적인 실시예에서, 상기 실리콘 산화막(112)의 두께는 상기 제2 두께(t2)와 동일하거나 더 두꺼울 수 있다. 일부 실시예에서, 상기 실리콘 산화막(112)의 두께는 상기 제2 두께(t2)보다 얇을 수도 있다.
상기 공정들을 수행하더라도, 상기 희생막 패턴(104a)의 두께는 거의 변동되지 않을 수 있다. 즉, 상기 희생막 패턴(104a)은 상기 제3 방향으로 상기 제1 두께(t1)를 가질 수 있다.
도 10을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮는 실리콘 산화막(112) 상에 상기 제1 영역을 덮는 마스크 패턴(114)을 형성할 수 있다. 이 후, 상기 실리콘 산화막(112)의 상부 표면에 데미지를 가하는 표면 처리 공정을 수행할 수 있다.
상기 표면 처리 공정은 불순물 주입을 포함할 수 있다. 예시적인 실시예에서, 상기 불순물 주입 공정은 이온 임플란트 공정을 포함할 수 있다. 상기 불순물은 데미지를 형성하기 위한 것이므로 도전형 등에 제한이 없으며, 예를들어 붕소, 비소, 인 등을 포함할 수 있다.
상기 실리콘 산화막(112)은 계단 형상의 희생막 패턴(104a) 부위를 덮을 수 있다. 상기 표면 처리된 부위(116)의 실리콘 산화막은 표면 처리되지 않은 실리콘 산화막(112)과는 다른 식각 특성을 가질 수 있다. 예시적인 실시예에서, 상기 표면 처리된 부위(116)의 실리콘 산화막(112)은 표면 처리되지 않은 부위의 실리콘 산화막(112)보다 동일한 조건에서 더 높은 식각율을 가질 수 있다.
상기 절연막 패턴(102a)은 외부에 노출되어 있지 않으므로, 상기 절연막 패턴(102a)은 상기 표면 처리에 의해 데미지가 가해지지 않을 수 있다. 따라서, 상기 절연막 패턴(102a)과 상기 표면 처리된 부위(116)의 실리콘 산화막은 서로 다른 식각 특성을 가질 수 있다.
상기 불순물을 상기 기판(100) 표면에 대해 수직하게 주입하는 경우, 상기 희생막 패턴(104a)의 측벽 상에 형성되는 실리콘 산화막(112)에는 상기 불순물이 거의 주입되지 않을 수 있다. 또한, 상기 리세스(108) 내에 매립되는 실리콘 산화막(112)에도 상기 불순물이 거의 주입되지 않을 수 있다. 따라서, 상기 희생막 패턴(104a)의 측벽 및 상기 리세스(108) 내부에 매립되는 실리콘 산화막(112)에는 데미지가 거의 가해지지 않을 수 있다.
이 후, 상기 마스크 패턴(114)을 제거할 수 있다.
도 11을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮도록 상기 데미지가 형성된 실리콘 산화막 상에 상부 층간 절연막(120)을 형성한다. 상기 상부 층간 절연막(120)의 상부면은 상기 예비 계단형 몰드 구조물(106a)의 상부면보다 더 높을 수 있다. 상기 상부 층간 절연막(120)의 상부면은 평탄할 수 있다.
예시적인 실시예에서, 상기 상부 층간 절연막(120)은 실리콘 산화물, 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화막을 증착하고, 상기 증착된 산화막의 상부면에 평탄화 공정을 수행하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
도 12 및 도 13을 참조하면, 상기 제1 영역(R1)에 구비되는 예비 계단형 몰드 구조물(106a) 및 상부 층간 절연막(120)을 이방성 식각하여, 상기 예비 계단형 몰드 구조물(106a) 및 상부 층간 절연막(120)을 관통하여 상기 제1 영역의 기판(100) 표면을 노출하는 채널홀들(122)을 형성할 수 있다. 상기 채널홀들(122) 내부에 채널 구조물들(134)을 형성할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(134)의 하부에는 상기 기판(100)과 접촉하는 반도체 패턴(124)을 더 형성할 수 있다. 구체적으로, 상기 채널홀들(122)에 의해 노출되는 기판(100) 상에 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(124)을 형성할 수 있다. 상기 반도체 패턴(124) 상에, 상기 채널홀(122) 내부를 채우는 채널 구조물(134)을 형성할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(134)은 유전막 구조물(126), 채널(128), 매립 절연 패턴(130) 및 상부 도전 패턴(132)을 포함할 수 있다. 상기 유전막 구조물(126)은 도시하지는 않았지만, 상기 채널(128) 표면으로부터 적층되는 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 상기 채널 구조물(134) 상에는 예를들어, 폴리실리콘을 포함하는 상기 상부 도전 패턴(132)을 형성할 수 있다.
도시하지는 않았지만, 상기 제2 영역(R2)의 예비 계단형 몰드 구조물(106a)을 관통하는 더미 채널 구조물을 더 구비할 수 있다. 상기 더미 채널 구조물은 상기 채널 구조물(134)을 형성하는 공정에서 함께 형성될 수 있다. 따라서, 상기 더미 채널 구조물은 상기 채널 구조물(134)과 동일한 적층 구조를 가질 수 있다.
도 14 및 도 15를 참조하면, 상기 예비 계단형 몰드 구조물(106a)에 상기 제1 방향으로 연장되는 개구부(135)를 형성하여 계단형 몰드 구조물(106b)을 형성할 수 있다. 상기 개구부(135)의 하부면에는 기판(100) 표면이 노출될 수 있다.
상기 개구부(135)가 형성됨에 따라, 상기 예비 계단형 몰드 구조물(106a)이 분리되어 상기 개구부(135) 양 측으로 계단형 몰드 구조물(106b)이 형성될 수 있다.
상기 제1 영역(R1)에 형성되는 계단형 몰드 구조물(106b)은 후속 공정을 통해 도전 패턴 구조물들로 변환될 수 있다. 상기 제2 영역(R2)에 형성되는 계단형 몰드 구조물(106b)은 후속 공정을 통해 패드 구조물로 변환될 수 있다.
이 후, 도시하지 않았지만, 상기 개구부들(135) 하부면에 노출된 기판(100)에 불순물을 주입하여 불순물 영역을 형성할 수 있다. 상기 불순물은 예를 들면, 인 또는 비소와 같은 n형 불순물일 수 있다.
다음에, 상기 개구부(135)에 의해 노출된 희생막 패턴들(104a) 및 표면 처리된 부위(116)의 실리콘 산화막(112)을 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 희생막 패턴들(104a) 및 표면 처리된 부위(116)의 실리콘 산화막(112)은 등방성 식각 공정을 통해 제거될 수 있다. 상기 등방성 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정에서는 불산(HF)을 포함하는 식각액을 사용할 수 있다. 상기 등방성 건식 식각 공정에서는 NH3를 포함하는 식각 가스를 사용할 수 있다.
상기 등방성 식각 공정에서, 상기 희생막 패턴들(104a)을 완전하게 제거할 수 있으며, 상기 희생막 패턴들(104a)이 제거되면서 노출되는 상기 표면 처리된 부위(116)의 실리콘 산화막(112)이 함께 제거될 수 있다.
상기 희생막 패턴들(104a) 및 표면 처리된 부위(116)의 실리콘 산화막(112)이 제거됨에 따라, 각 층의 절연막 패턴들(102)의 상기 제3 방향의 사이에는 갭(136, gap)이 형성될 수 있다.
이 때, 상기 희생막 패턴들(104a)만 제거된 부위의 형성된 갭은 상기 제3 방향으로 상기 제1 두께(t1)를 가질 수 있다. 상기 희생막 패턴들(104a) 및 상기 희생막 패턴들(104a) 상의 표면 처리된 부위(116)의 실리콘 산화막이 제거되어 형성된 갭(136)은 상기 제3 방향으로 상기 제1 두께(t1)보다 두꺼운 제3 두께(t3)를 가질 수 있다.
예시적인 실시예에서, 상기 실리콘 산화막(112)에 주입되는 불순물의 농도 및 실리콘 산화막(112)의 두께에 따라 상기 갭(136)의 두께 및 형상이 달라질 수 있다. 예를들어, 도 16에 도시된 것과 같이, 상기 희생막 패턴(104a)의 상부면 끝부분 상에 형성된 실리콘 산화막(112)에는 상대적으로 주입되는 불순물의 농도가 감소될 수 있다. 따라서, 상기 희생막 패턴(104a)의 상부면 끝부분에서의 갭(136)의 두께는 상기 제3 두께(t3)보다 다소 얇을 수 있다. 이 경우, 후속 공정들을 수행하면, 도 3에 도시된 반도체 소자가 형성될 수 있다.
도 17을 참조하면, 상기 갭(136) 내부에 도전 물질을 채워넣음으로써 상기 제1 및 제2 영역(R1, R2)에 각각 제1 및 제2 도전 패턴들(138, 140)을 형성한다.
따라서, 상기 제1 영역(R1)에는 제1 도전 패턴들(138) 및 제1 절연막 패턴들(103a)이 적층되는 도전 패턴 구조물(150)이 형성될 수 있다. 상기 제2 영역(R2)에는 상기 제2 도전 패턴들(140) 및 제2 절연막 패턴(103b)이 적층되고 계단 형상을 갖는 패드 구조물들(152)이 형성될 수 있다.
상기 제1 및 제2 도전 패턴들(138, 140)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 도전 패턴들(138, 140)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
이 때, 상기 제1 도전 패턴들(138)은 상기 제3 방향으로 상기 제1 두께를 가질 수 있다.
상기 제2 도전 패턴들(140)은 가장자리 부위가 상기 제1 방향으로 계단 형상을 가질 수 있다. 상기 제2 도전 패턴들(140)은 연장 부분(도 2, A) 및 계단 형상 부분(도 2, B)을 포함할 수 있다. 하나의 제2 도전 패턴(140)에서 볼 때, 상기 연장 부분(A)은 상기 제3 방향으로 상기 제1 두께(t1)를 가지는 부위이고, 상기 계단 형상 부분(B)은 상기 제3 방향으로 상기 제3 두께(t3)를 가지는 부위이다. 상기 계단 형상 부분(B)은 상기 한 층 위에 위치하는 제2 도전 패턴(140)과 상기 제3 방향으로 서로 오버랩되지 않을 수 있다.
상기 계단 형상 부분(B)은 평탄면 부분인 제1 부분(B1) 및 휘어진 부분인 제2 부분(B2)을 포함할 수 있다. 구체적으로, 상기 제1 부분(B1)은 상기 제2 도전 패턴(140)의 하부면이 실질적으로 평탄한 부위일 수 있다. 상기 제2 부분(B2)은 상기 제2 도전 패턴(140)의 상부면 및 하부면이 평탄하지 않고 상부로 휘어지는 형상을 가질 수 있다.
설명한 것과 같이, 상기 제2 도전 패턴(140)에서 계단 형상 부분(B)은 상기 연장 부분(A)에 비해 두께가 더 두꺼울 수 있다. 상기 계단 형상 부분의 제1 부분(B1) 및 연장 부분(A)의 하부면은 서로 동일한 평면 상에 위치할 수 있다. 상기 계단 형상 부분의 제2 부분(B2)의 하부면은 상기 계단 형상 부분의 제1 부분(B1) 및 연장 부분(A)의 하부면보다 높게 위치할 수 있다. 또한, 상기 연장 부분(A)의 상부면은 상기 계단 형상 부분(B)의 상부면 보다 낮게 위치할 수 있다. 상기 계단 형상 부분(B)에서, 상기 제1 부분(B1)의 상부면은 상기 제2 부분(B2)의 상부면보다 낮게 위치할 수 있다.
이와같이, 상기 계단 형상 부분(B)의 두께가 증가되면, 하부와 상부의 계단을 이루는 제2 도전 패턴들(140) 사이의 거리가 매우 좁아질 수 있다. 따라서, 상기 상, 하부의 제2 도전 패턴들(140)이 서로 전기적으로 쇼트되는 불량이 발생될 수 있다.
그러나, 상기 제2 부분(B2)의 상, 하부면이 상부로 휘어진 형상을 가지므로, 상기 하부와 상부의 계단을 이루는 제2 도전 패턴들(140) 사이의 거리(d2)가 증가될 수 있다. 그러므로, 상기 상, 하부의 제2 도전 패턴들(140)이 서로 전기적으로 쇼트되는 불량이 감소될 수 있다.
도 18을 참조하면, 상기 상부 층간 절연막(120)을 관통하여 상기 패드 구조물들(152)의 제2 도전 패턴들(140)과 각각 접촉하는 콘택 플러그들(160)을 형성한다. 예시적인 실시예에서, 상기 콘택 플러그들(160)은 상기 계단 형상 부분(B)의 제1 부분(B1) 상부면과 접하도록 형성할 수 있다.
구체적으로, 상기 상부 층간 절연막(120) 및 제2 절연막 패턴(103b)을 식각하여 상기 패드 구조물들(152)에 포함되는 제2 도전 패턴(140)을 상부면을 노출하는 콘택홀을 형성한다. 상기 콘택홀 측벽에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 형성한 후 상기 상부 층간 절연막(120)의 상부면이 노출되도록 평탄화하는 것을 포함할 수 있다.
상기 계단 형상 부분(B)의 두께가 얇은 경우에, 상기 콘택 플러그(160)는 타겟 제2 도전 패턴(140) 상에 정확하게 안착하도록 형성하는 것이 용이하지 않다. 따라서, 상기 콘택 플러그(160)는 타겟 제2 도전 패턴(140)을 관통하여 타겟 아래의 제2 도전 패턴(140)과 접촉되는 등의 불량이 발생될 수 있다.
그러나, 예시적인 실시예에서, 상기 계단 형상 부분(B)의 두께가 증가됨으로써 상기 콘택 플러그들(160)을 형성할 때 상기 콘택 플러그들(160)이 타겟 제2 도전 패턴 상에 정확하게 안착하도록 형성할 수 있다.
상기 상부 층간 절연막(120) 상에 상기 콘택 플러그(160)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)을 형성한다. 상기 배선 라인은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 19 내지 도 23은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들, 평면도들 및 사시도들이다.
이하에서 설명하는 방법은 제2 도전 패턴들을 형성하기 위한 일부 공정들을 제외하고는 도 4 내지 도 18을 참조로 설명한 것과 동일하다.
먼저, 도 4 내지 도 9를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
도 19를 참조하면, 상기 예비 계단형 몰드 구조물(106a) 상을 덮는 상기 실리콘 산화막(112)을 이방성 식각하여 스페이서(112a)를 형성한다. 상기 이방성 식각 공정은 건식 식각 공정을 포함할 수 있다. 상기 스페이서(112a)는 상기 리세스(108) 내부를 채우면서 상기 희생막 패턴(104a)의 측벽을 덮을 수 있다.
상기 실리콘 산화막(112)을 이방성 식각하면, 상기 계단 형상 부분을 이루는 상기 희생막 패턴(104a)의 상부 표면이 노출될 수 있다. 이 때, 상기 희생막 패턴(104a)의 측벽 상에 형성되는 실리콘 산화막(112)은 거의 식각 되지 않을 수 있다.
도 20을 참조하면, 상기 제1 영역(R1)의 예비 계단형 몰드 구조물(106a)을 덮는 마스크 패턴(114a)을 형성한다. 이 후, 특정 막 상에만 막이 증착되는 선택적 증착 공정을 수행하여, 상기 노출된 희생막 패턴(104a) 상에만 선택적으로 제2 희생막(170)을 형성한다. 즉, 상기 희생막 패턴(104a) 이 외의 부위에는 상기 제2 희생막(170)이 형성되지 않을 수 있다. 상기 제2 희생막(170)은 상기 희생막 패턴(104a)과 실질적으로 동일한 물질로 형성할 수 있다. 예시적인 실시예에서, 상기 제2 희생막(170)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 제2 영역(R2)의 예비 계단형 몰드 구조물(106a)은 가장자리 부위가 계단 형상을 가질 수 있다. 상기 제2 영역(R2)의 상기 예비 계단형 몰드 구조물(106a)은 상, 하부의 희생막 패턴(104a)이 서로 오버랩되는 부위 및 상기 상, 하부의 희생막 패턴(104a)이 서로 오버랩되지 않는 부위를 포함한다. 상기 스페이서(112a)의 측방에 위치하면서 상기 상, 하부의 희생막 패턴(104a)이 서로 오버랩되지 않는 부위의 희생막 패턴(104a)의 상부면에는 상기 제2 희생막(170)이 형성될 수 있다.
상기 제2 희생막(170)의 두께에 따라 후속 공정에서 상기 제2 도전 패턴의 계단 형상 부위의 두께가 달라질 수 있다.
예시적인 실시예에서, 상기 제2 희생막(170)의 두께는 상기 절연막 패턴(102a)의 두께인 제2 두께(t2)와 동일하거나 더 두꺼울 수 있다. 일부 실시예에서, 상기 제2 희생막(170)의 두께는 상기 제2 두께(t2)보다 얇을 수도 있다.
상기 제1 영역(R1)의 예비 계단형 몰드 구조물(106a)을 덮는 마스크 패턴를 제거한다.
예시적인 실시예에서, 상기 희생막 패턴(104a)의 상부면 끝부분에는 상대적으로 상기 제2 희생막(170)의 증착이 용이하지 않을 수 있다. 따라서, 상기 희생막 패턴(104a)의 상부면 끝부분에는 상대적으로 얇은 두께의 제2 희생막(170)이 형성될 수 있다. 이 경우, 상기 희생막 패턴(104a)의 상부면 끝부분의 두께는 상기 제3 두께(t3)보다 다소 얇을 수 있다. 이 경우, 이 후에 설명한 공정들을 수행하면, 도 3에 도시된 반도체 소자가 형성될 수 있다.
도 21을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮는 상부 층간 절연막(120)을 형성한다. 상기 제1 영역(R1)에 구비되는 예비 계단형 몰드 구조물(106a) 및 상부 층간 절연막(120)을 관통하는 채널 구조물들을 형성한다.
상기 공정들은 도 11 내지 13을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 22를 참조하면, 상기 예비 계단형 몰드 구조물(106a)에 상기 제1 방향으로 연장되는 개구부를 형성하여 계단형 몰드 구조물(106b)을 형성할 수 있다. 이 후, 도시하지 않았지만, 상기 개구부들 하부면에 노출된 기판(100)에 불순물을 주입하여 불순물 영역을 형성할 수 있다. 상기 불순물은 예를 들면, 인 또는 비소와 같은 n형 불순물일 수 있다.
다음에, 상기 개구부에 의해 노출된 희생막 패턴들(104a) 및 제2 희생막(170)을 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 희생막 패턴들(104a) 및 제2 희생막(170)은 등방성 식각 공정을 통해 제거될 수 있다. 따라서, 각 층의 절연막 패턴들(102a)의 상기 제3 방향의 사이에는 갭(136, gap)이 형성될 수 있다.
이 후, 도 17 및 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 23에 도시된 것과 같은 반도체 소자를 제조할 수 있다.
도 23에 도시된 반도체 소자에서, 상기 제2 도전 패턴(140)의 일 단부의 측벽 및 하부에는 실리콘 산화물을 포함하는 스페이서(112a)가 포함될 수 있다. 상기 스페이서(112a)는 하부에 위치하는 제2 도전 패턴(140)과 상부에 위치하는 제2 도전 패턴(140)의 사이에 생성되는 리세스를 채울 수 있다. 또한, 상기 스페이서(112a)는 상기 제2 도전 패턴(140)의 계단 형상 부위 측벽의 하부들 덮을 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 25는 상기 반도체 소자에서 패드 구조물의 일부분을 나타내는 단면도이다.
도 24에 도시된 반도체 소자는 제2 도전 패턴의 형상을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일한 구조를 가질 수 있다.
도 24 및 도 25를 참조하면, 상기 제1 및 제2 도전 패턴들(138, 140a)의 두께는 실질적으로 동일할 수 있다.
즉, 상기 제1 도전 패턴(138)은 제1 두께(t1)를 갖고, 상기 제2 도전 패턴(140a)은 계단 형상 부분(B') 및 연장 부분(A')을 포함하고, 상기 계단 형상 부분(B') 및 연장 부분(A')은 상기 제1 두께(t1)를 가질 수 있다.
상기 제2 도전 패턴(140a)에서, 상기 계단 형상 부분(B')의 상부면 및 하부면의 일부 부위는 실질적으로 평탄하지 않을 수 있다. 상기 계단 형상 부분(B')의 상부면 및 하부면의 일부 부위는 상부로 휘어진 형상을 갖고, 상기 계단 형상 부분(B')의 상부면 및 하부면의 나머지 일부 부위는 실질적으로 평탄할 수 있다. 도 1을 참조로 설명한 것과 같이, 상기 계단 형상 부분(B')은 평탄면 부분(B1') 및 휘어진 부분(B2')을 각각 포함할 수 있다.
도 26 및 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
이하에서 설명하는 방법은 일부 공정들을 제외하고는 도 4 내지 도 18을 참조로 설명한 것과 동일하다.
먼저, 도 4 내지 도 9를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 이 후, 도 10을 참조로 설명한 표면 처리 공정을 수행하지 않는다.
도 26을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮도록 상기 실리콘 산화막 상에 상부 층간 절연막(120)을 형성한다. 상기 상부 층간 절연막(120)의 상부면은 상기 예비 계단형 몰드 구조물(106a)의 상부면보다 더 높을 수 있다. 상기 상부 층간 절연막(120)의 상부면은 평탄할 수 있다.
상기 상부 층간 절연막(120)을 형성하는 공정은 도 11을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 27을 참조하면, 도 12 내지 도 15를 참조로 설명한 것과 실질적으로 동일한 공정들을 수행할 수 있다.
즉, 상기 예비 계단형 몰드 구조물(106a) 및 상부 층간 절연막(120)을 관통하는 채널 구조물(134)을 형성하고, 상기 예비 계단형 몰드 구조물(106a)에 상기 제1 방향으로 연장되는 개구부를 형성하여 계단형 몰드 구조물(106b)을 형성할 수 있다. 상기 개구부에 의해 노출된 희생막 패턴들(104a)을 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 희생막 패턴들(104a)은 등방성 식각 공정을 통해 제거될 수 있다.
이 전의 공정에서 상기 실리콘 산화막(112)에 표면 처리 공정을 수행하지 않았으므로, 상기 실리콘 산화막(112)은 상기 공정을 통해 제거되지 않을 수 있다.
상기 희생막 패턴들(104a)이 제거됨에 따라, 각 층의 절연막 패턴들(102a)의 수직 방향의 사이에는 갭(136, gap)이 형성될 수 있다. 상기 갭(136)은 상기 제1 방향으로 상기 제1 두께(t1)를 가질 수 있다.
이 후, 도 17 및 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 24에 도시된 것과 같은 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 상, 하부 도전 패턴 간이 서로 쇼트되는 불량이 감소될 수 있다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다.
100 : 기판 103a : 제1 절연막 패턴
103b : 제2 절연막 패턴
104a : 희생막 패턴
106a : 예비 계단형 몰드 구조물
106b : 계단형 몰드 구조물
108 : 리세스 110 : 폴리실리콘막
112 : 실리콘 산화막 120 : 상부 층간 절연막
134 : 채널 구조물 136 : 갭
138 : 제1 도전 패턴 140 : 제2 도전 패턴
150 : 도전 패턴 구조물 152 : 패드 구조물
160 : 콘택 플러그

Claims (10)

  1. 기판 상에, 상기 기판 표면에 대해 수직한 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 각 도전 패턴들은 연장 부분 및 계단 형상 부분을 포함하고, 상기 계단 형상 부분들은 가장자리에 배치되면서 계단 형상을 갖고; 그리고,
    상기 도전 패턴들 사이에 개재되는 절연막 패턴들이 포함되고,
    상기 각 도전 패턴들의 연장 부분은 상, 하부면이 평탄한 형상을 갖고, 계단 형상 부분은 상, 하부면의 일부분이 상부로 휘어지는 형상을 갖는 반도체 소자.
  2. 제1항에 있어서, 각 도전 패턴들의 저면과 접하는 절연막 패턴은 상기 절연막 패턴 상에 위치하는 상기 도전 패턴보다 짧은 길이를 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 절연막 패턴의 측벽, 상기 절연막 패턴의 저면과 접촉하는 도전 패턴의 상부면, 상기 절연막 패턴의 상부면과 접촉하는 도전 패턴의 하부면에 의해 정의되는 리세스를 포함하고,
    상기 리세스 내부를 채우면서 상기 도전 패턴들의 측벽 상에 실리콘 산화막이 더 구비되는 반도체 소자.
  4. 제1항에 있어서, 상기 각 도전 패턴들에서, 상기 각 도전 패턴들에서, 상기 연장 부분은 제1 두께를 갖고, 상기 계단 형상 부분은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 각 도전 패턴들의 계단 형상 부분은 저면이 평탄한 형상을 갖는 제1 부분 및 저면이 상부로 휘어지는 형상을 갖는 제2 부분을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기
    도전 패턴들 및 절연막 패턴들이 적층되는 구조물을 덮는 상부 층간 절연막; 및
    상기 상부 층간 절연막을 관통하여 상기 도전 패턴들의 계단 형상 부분의 상부면과 각각 접촉하는 콘택 플러그들을 더 포함하는 반도체 소자.
  7. 기판의 제1 영역 상에 구비되고, 제1 도전 패턴들 및 제1 절연막 패턴들이 번갈아 적층되는 도전 패턴 구조물; 및
    상기 기판의 제2 영역 상에 구비되고, 상기 제2 도전 패턴들 및 제2 절연막 패턴들이 번갈아 적층되는 패드 구조물이 포함되고,
    각 층에 형성된 상기 제1 및 제2 도전 패턴들은 서로 일체를 이루면서 제1 방향으로 연장되고, 상기 각각의 제1 및 제2 절연막 패턴들은 서로 일체로 형성되고,
    상기 각각의 제2 도전 패턴들은 연장 부분 및 계단 형상 부분을 포함하고, 상기 계단 형상 부분들 가장자리에 배치되면서 계단 형상을 갖고, 상기 각 연장 부분들은 상, 하부면이 평탄한 형상을 갖고, 상기 각 계단 형상 부분들은 상, 하부면의 일부분이 상부로 휘어지는 형상을 갖는 반도체 소자.
  8. 제7항에 있어서, 상기 도전 패턴 구조물을 관통하여 상기 기판과 접촉하고, 유전막 구조물, 채널, 매립 절연 패턴 및 상부 도전 패턴을 포함하는 채널 구조물을 포함하는 반도체 소자.
  9. 제7항에 있어서, 상기 제2 절연막 패턴의 측벽, 상기 제2 절연막 패턴의 저면과 접촉하는 제2 도전 패턴의 상부면, 상기 제2 절연막 패턴의 상부면과 접촉하는 제2 도전 패턴의 하부면에 의해 정의되는 리세스를 포함하고,
    상기 리세스 내부를 채우면서 상기 제2 도전 패턴들의 측벽 상에 실리콘 산화막이 더 구비되는 반도체 소자.
  10. 제9항에 있어서, 상기 각 제2 도전 패턴들에서, 상기 연장 부분은 제1 두께를 갖고, 상기 계단 형상 부분은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 반도체 소자.
KR1020170084229A 2017-07-03 2017-07-03 반도체 소자 KR102424875B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170084229A KR102424875B1 (ko) 2017-07-03 2017-07-03 반도체 소자
US15/987,545 US10403641B2 (en) 2017-07-03 2018-05-23 Semiconductor devices
CN201810711070.6A CN109216369B (zh) 2017-07-03 2018-07-02 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170084229A KR102424875B1 (ko) 2017-07-03 2017-07-03 반도체 소자

Publications (2)

Publication Number Publication Date
KR20190004093A true KR20190004093A (ko) 2019-01-11
KR102424875B1 KR102424875B1 (ko) 2022-07-26

Family

ID=64739210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170084229A KR102424875B1 (ko) 2017-07-03 2017-07-03 반도체 소자

Country Status (3)

Country Link
US (1) US10403641B2 (ko)
KR (1) KR102424875B1 (ko)
CN (1) CN109216369B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107644876B (zh) * 2017-08-28 2019-01-01 长江存储科技有限责任公司 台阶结构及其形成方法
KR20210077217A (ko) 2019-12-17 2021-06-25 삼성전자주식회사 반도체 소자
US11521898B2 (en) * 2020-11-12 2022-12-06 Macronix Iniernational Co., Ltd. Three-dimensional NAND flash memory device and method of fabricating the same
KR20220114856A (ko) * 2021-02-09 2022-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090117793A (ko) * 2007-02-05 2009-11-12 가부시끼가이샤 도시바 비휘발성 반도체 메모리 장치 및 그 제조 방법
KR20130045047A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20160336330A1 (en) * 2014-06-10 2016-11-17 Unisantis Electronics Singapore Pte. Ltd. Pillar-shaped semiconductor memory device and method for producing the same
KR20170035629A (ko) * 2015-09-23 2017-03-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291428A (ja) * 1992-05-08 1994-10-18 Stanley Electric Co Ltd 回路基板
CN101636830B (zh) * 2007-03-23 2012-07-11 三洋电机株式会社 半导体装置及其制造方法
KR20090022228A (ko) 2007-08-30 2009-03-04 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101096042B1 (ko) * 2010-03-18 2011-12-19 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
KR20110138789A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
KR20120120825A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR20140089793A (ko) 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102122364B1 (ko) 2013-11-05 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20150073251A (ko) 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2015138612A (ja) * 2014-01-21 2015-07-30 株式会社ジャパンディスプレイ 有機エレクトロルミネセンス表示装置
KR20150104817A (ko) 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102134912B1 (ko) 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102094470B1 (ko) 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102299673B1 (ko) 2014-08-11 2021-09-10 삼성전자주식회사 반도체 패키지
KR102270101B1 (ko) * 2015-02-10 2021-06-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6268132B2 (ja) * 2015-08-28 2018-01-24 株式会社東芝 高周波半導体装置
KR102424720B1 (ko) * 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102508897B1 (ko) * 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10453829B2 (en) * 2017-06-16 2019-10-22 Intel Corporation Method and apparatus for reducing capacitance of input/output pins of memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090117793A (ko) * 2007-02-05 2009-11-12 가부시끼가이샤 도시바 비휘발성 반도체 메모리 장치 및 그 제조 방법
KR20130045047A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20160336330A1 (en) * 2014-06-10 2016-11-17 Unisantis Electronics Singapore Pte. Ltd. Pillar-shaped semiconductor memory device and method for producing the same
KR20170035629A (ko) * 2015-09-23 2017-03-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US10403641B2 (en) 2019-09-03
CN109216369A (zh) 2019-01-15
CN109216369B (zh) 2023-10-13
KR102424875B1 (ko) 2022-07-26
US20190006385A1 (en) 2019-01-03

Similar Documents

Publication Publication Date Title
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US10068917B2 (en) Vertical memory devices and methods of manufacturing the same
EP3271944B1 (en) Honeycomb cell structure three-dimensional non-volatile memory device
US9305934B1 (en) Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US8987805B2 (en) Vertical type semiconductor devices including oxidation target layers
KR101368021B1 (ko) 메모리 셀 어레이 형성 방법, 복수의 전계 효과 트랜지스터 형성 방법, 소스/드레인 영역 및 분리 트렌치 형성 방법, 및 기판 내로 일련의 이격 트렌치 형성 방법
US20220199642A1 (en) Vertical type semiconductor devices and methods of manufacturing the same
US10763167B2 (en) Vertical semiconductor devices and method of manufacturing the same
KR20160135935A (ko) 수직형 메모리 장치
KR20120131682A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN110970441A (zh) 垂直存储器装置
KR20170026924A (ko) 반도체 메모리 소자
KR20180126210A (ko) 수직형 반도체 소자
KR20140022205A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102424370B1 (ko) 수직형 반도체 소자 및 이의 제조 방법
KR102424875B1 (ko) 반도체 소자
KR20120126399A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US20200402996A1 (en) Vertical memory devices
KR20160109988A (ko) 반도체 소자 및 이의 제조 방법
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
US11417603B2 (en) Semiconductor devices
US11393841B2 (en) Vertical memory devices with reduced gate electrode coupling and methods of manufacturing the same
US11404433B2 (en) Vertical memory devices
KR20150085591A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20200141150A (ko) 수직형 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant