CN113658937B - 半导体结构、其制作方法、以及制作半导体布局的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000206 photolithography Methods 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 68
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 239000000463 material Substances 0.000 description 7
- 239000011800 void material Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000354 decomposition reaction Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76868—Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
本发明公开了一种半导体结构，包含多个连线图案设置在衬底上，以及合并图案设置在相邻的所述多个连线图案之间，其中合并图案包含沿着第一方向依序排列和互相连接的第一外侧线段、中间线段、和第二外侧线段，且第一外侧线段的端面、中间线段的端面、和第二外侧线段的端面沿着第一方向彼此错位。此外，还公开了半导体结构的制作方法以及制作半导体布局的方法。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种采用双重图案化技术的半导体结构、其制作方法以及制作半导体布局的方法。
背景技术
在集成电路的制作过程中，光刻(photolithography)工艺为不可或缺的技术，目前，在32nm及其以下技术节点，光刻技术所需的分辨率指标已经超越现有的光刻机台的极限能力。因此，可以在现有的光刻机台上加大最小图案距离的双重图案化技术(doublepatterning technique,DPT)已成为32nm至22nm线宽技术的解决方案。DPT技术是通过将一套高密度的电路图形分解拆分为两套或多套密集度较低的电路图形，然后分别制作光掩模，并逐次完成相应曝光和蚀刻工艺，最终合并形成最初需求的高密度图形。
然而，由于DPT技术必须经历多次曝光步骤，因此重叠控制与对准一直是DPT技术所关注的问题，且重叠控制与对准的问题在高密度的电路图形分解拆分为两套或多套密集度较低的电路图形时又更加突显。当DPT技术发生重叠错误或对准不精确时，都会导致电路图形发生断线或相连，而造成严重的断路或短路问题。
因此，业界仍需要一种可以克服上述问题的制作半导体布局的方法以及采用此布局制作的半导体结构。
发明内容
本发明提供一种半导体结构、其制作方法以及制作半导体布局的方法，以解决现有的双重图案化技术中发生的断线、相连等问题。
根据本发明的一实施例，提供一种半导体结构，包含衬底、多个连线图案以及合并图案，其中，所述多个连线图案设置在所述衬底上，所述合并图案设置在相邻的所述多个连线图案之间，其中所述合并图案包含沿着第一方向依序排列和互相连接的第一外侧线段、中间线段、和第二外侧线段，且所述第一外侧线段的端面、所述中间线段的端面、和所述第二外侧线段的端面沿着所述第一方向彼此错位。
根据本发明的一实施例，提供一种半导体结构的制作方法，包含提供布局，其中所述布局包含多个连线图案和至少一待切割图案；分解所述布局成交替排列的多个第一连线图案和多个第二连线图案，其中所述待切割图案设置于两相邻的所述第一连线图案和所述第二连线图案之间；切割所述待切割图案成切割部分和对应部分；将所述多个第一连线图案和所述切割部分所构成的布局形成于第一光掩模；将所述多个第二连线图案和所述对应部分所构成的布局形成于第二光掩模；提供一衬底，其上设置有目标层；以及将所述第一光掩模的布局和所述第二光掩模的布局转移至所述目标层中，以形成多个连线图案和合并图案,其中所述合并图案的轮廓是由所述切割部分和所述对应部分所定义，所述合并图案包含相对设置的两端面，各所述端面包含凹陷区和突出区。
根据本发明的一实施例，提供一种制作半导体布局的方法，包含提供布局，其中所述布局包含多个连线图案和至少一待切割图案；分解所述布局成交替排列的多个第一连线图案和多个第二连线图案，其中所述待切割图案设置于两相邻的所述第一连线图案和所述第二连线图案之间；切割所述待切割图案成原始切割部分和原始对应部分，其中所述原始切割部分和所述原始对应部分之间包含交界线；移动所述原始切割部分的所述交界线，以形成修正的切割部分，其中所述修正的切割部分的面积大于所述原始切割部分的面积；以及将所述多个第一连线图案和所述修正的切割部分形成于光掩模。
根据本发明一实施例所提供的制作半导体布局的方法，将宽度较大的待切割图案切割成原始切割部分和原始对应部分，并移动原始切割部分和原始对应部分之间的交界线，产生面积较大的修正的切割部分和修正的对应部分，接着将修正的切割部分和修正的对应部分分别形成于两个光掩模上，并将这两个光掩模的布局转移至目标层中，所形成的半导体结构的合并图案是由切割部分和对应部分所定义，并且可以确保合并图案对应于切割部分和对应部分的两个外侧线段之间不会有断开的情况发生，以提高所形成的半导体结构的可靠度。本发明所提供的半导体结构、其制作方法以及制作半导体布局的方法，可以在不增加工艺复杂度的前提下，有效且可靠地制作密集度高且部分图案尺寸差异较大的电路图形。
附图说明
图1为本发明一实施例提供的制作半导体结构的布局的平面示意图。
图2为本发明一实施例提供的制作半导体结构的一分解布局的平面示意图。
图3为本发明一实施例提供的制作半导体结构的另一分解布局的平面示意图。
图4至图8为本发明一实施例提供的半导体结构的制作方法的各阶段的剖面示意图。
图9为本发明一实施例提供的半导体结构的平面示意图。
图10为本发明另一实施例提供的半导体结构的平面示意图。
其中，附图标记说明如下：
100 半导体结构
101 衬底
103 扩散阻障层
105 目标层
106 图案化的目标层
107 保护层
109 下掩模层
110 掩模图案
111 上掩模层
112 掩模图案
113 光致抗蚀剂底部层
114 部分图形
115 光致抗蚀剂中间层
116 合并图案
117 底部抗反射涂层
119 图案化的光致抗蚀剂层
121 光致抗蚀剂底部层
123 光致抗蚀剂中间层
125 图案化的光致抗蚀剂层
126 部分图形
130 连线图案
131 第一连线图案
132 第二连线图案
133 合并图案
133-1 第一外侧线段
133-2 第二外侧线段
133-3 中间线段
133E 端面
133-1E 端面
133-2E 端面
133-3E 端面
135 接触结构
137 空隙
200 布局
200-1 分解布局
200-2 分解布局
210 连线图案
211 第一连线图案
212 第二连线图案
213 待切割图案
213-1 原始切割部分
213-1A 端面
213-2 原始对应部分
213-2A 端面
213S 斜边
213L 交界线
214-1 修正的切割部分
214-1A 端面
214-2 修正的对应部分
214-2A 端面
P1、P2、P3 间距
具体实施方式
为了更好地理解本发明，将于下文中详细描述优选实施例。本发明的优选实施例在附图中用标记将元件示出。此外，在不脱离本发明的精神的情况下，于下文中描述的不同实施例中的技术特征可以彼此替换、重新组合或混合以构成另一实施例。
请参阅图1，图1为本发明一实施例提供的制作半导体结构的布局200的平面示意图。如图1所示，布局200可以是用于制作半导体器件(例如动态随机存储器或静态随机存储器等存储器件)的金属连线层的布局，例如是第零层金属层(M0)、第一层金属层(M1)等的布局，但不限定于此。布局200包含多个连线图案210和至少一个待切割图案213，多个连线图案210可以被分解成交替排列的多个第一连线图案211和多个第二连线图案212，待切割图案213设置于两相邻的第一连线图案211和第二连线图案212之间。多个第一连线图案211和多个第二连线图案212沿着第一方向(例如图1所示的x方向)交替排列，且各自沿着第二方向(例如图1所示的y方向)延伸，第二方向垂直于第一方向，待切割图案213也沿着第二方向延伸。须注意的是，第一连线图案211和第二连线图案212中的部分连线可以不是沿着第二方向延伸，但是整体而言，第一连线图案211和第二连线图案212各自大致上可以被视为是沿着第二方向延伸。
根据本发明的实施例，布局200的最小图案距离违反光刻工艺的预订规则，亦即相邻的第一连线图案211和第二连线图案212之间的间距P1，以及相邻的第一连线图案211和待切割图案213之间的间距P2，相邻的第二连线图案212和待切割图案213之间的间距P3违反光刻工艺的预订规则。当布局200违反所述的预定规则时，则在执行光刻工艺的过程中，制作于光掩模上的对应图案会产生显着的光衍射现象，因此无法将图案如实地转移至半导体晶圆。在一实施例中，布局200的最小图案距离例如是52nm，亦即第一连线图案211和第二连线图案212之间的间距P1可以是52nm，且待切割图案213与相邻的第一连线图案211之间的间距P2、待切割图案213与相邻的第二连线图案212之间的间距P3也可以是52nm。此外，沿着第一方向，待切割图案213的宽度大于各第一连线图案211和各第二连线图案212的宽度。在一实施例中，待切割图案213的宽度可以是第一连线图案211的宽度和第二连线图案212的宽度的2至3倍。
根据本发明的实施例，待切割图案213可以被切割成原始切割部分213-1和原始对应部分213-2，且原始切割部分213-1和原始对应部分213-2之间包含交界线213L，其中原始切割部分213-1邻近第二连线图案212，原始对应部分213-2邻近第一连线图案211。此外，如图1所示，待切割图案213的至少一顶角被截断(或视为是被切截)，使得所述顶角成为斜边213S。具有斜边213S的待切割图案213可以增加待切割图案213的角落与邻近的第一连线图案211之间的距离，进而在光刻工艺后降低由待切割图案213形成的图案与邻近的连线图案之间互相连接的可能性，可避免或减少所形成的电路图形之间发生短路。在一实施例中，待切割图案213的四个顶角皆可被截断而产生四个斜边，使得待切割图案213的四个角落与邻近的第一连线图案211和邻近的第二连线图案212之间的距离增加，更加确保所形成的电路图形之间不会发生短路。
接着，可以将上述的第一连线图案211、第二连线图案212、原始切割部分213-1和原始对应部分213-2分解(decompose)到不同的布局中，而得到图2、图3所示的布局。此外，图2、图3所示的布局只是例示，这些布局中的图案也可以进一步被修正(例如:光学邻近修正)，而使得修正前和修正后的图案轮廓彼此不同。
请参阅图2，图2为本发明一实施例提供的制作半导体结构的一分解布局200-1的平面示意图。如第2图所示，分解布局200-1包含多个第一连线图案211以及修正的切割部分214-1，其中修正的切割部分214-1是经由移动原始切割部分213-1的交界线213L形成，原始切割部分213-1远离交界线213L的一端面213-1A固定不移动，并且沿着第一方向将交界线213L往靠近原始对应部分213-2的方向移动，产生修正的切割部分214-1的端面214-1A，所形成的修正的切割部分214-1的面积大于原始切割部分213-1的面积。在一实施例中，修正的切割部分214-1的面积和原始切割部分213-1的面积之间的比值可以是1.05至1.50。
请参阅图3，图3为本发明一实施例提供的制作半导体结构的另一分解布局200-2的平面示意图。如第3图所示，分解布局200-2包含多个第二连线图案212以及修正的对应部分214-2，其中修正的对应部分214-2是经由移动原始对应部分213-2的交界线213L形成，原始对应部分213-2远离交界线213L的一端面213-2A固定不移动，并且沿着第一方向将交界线213L往靠近原始切割部分213-1的方向移动，产生修正的对应部分214-2的端面214-2A，所形成的修正的对应部分214-2的面积大于原始对应部分213-2的面积。在一实施例中，修正的对应部分214-2的面积和原始对应部分213-2的面积之间的比值可以是1.05至1.50。
根据本发明的实施例，不限定于一定要移动图2的原始切割部分213-1的交界线213L以及移动图3中的原始对应部分213-2的交界线213L，根据实际的需求，也可以只移动原始切割部分213-1的交界线213L，而不移动原始对应部分213-2的交界线213L；或是只移动原始对应部分213-2的交界线213L，而不移动原始切割部分213-1的交界线213L。
根据本发明的实施例，将包含多个第一连线图案211以及修正的切割部分214-1的分解布局200-1形成于至少一光掩模，并且将包含多个第二连线图案212以及修正的对应部分214-2的另一分解布局200-2形成于另外至少一光掩模。此外，根据实际的需求，分解布局200-1和另一分解布局200-2可以进一步被修正(例如:光学邻近修正)，之后才被制作于不同的光掩模。
接着，请参阅图4至图8，图4至图8为本发明一实施例提供的半导体结构的制作方法的各阶段的剖面示意图。首先，如图4所示，提供衬底101，衬底101可以是硅衬底、绝缘体上覆硅(silicon-on-insulator,SOI)衬底或其他半导体衬底。在衬底101上依序沉积有扩散阻障层103、目标层105、保护层107、下掩模层109、上掩模层111、光致抗蚀剂底部层113、光致抗蚀剂中间层115和底部抗反射涂层(bottom anti-reflective coating,BARC)117，以及图案化的光致抗蚀剂层119。在一实施例中，扩散阻障层103的材料例如是氮化钛(TiN)、氮化钽(TaN)或其他合适的扩散阻障材料，可用于避免上层中的金属原子扩散到下层。目标层105例如是导电层，其可以是金属层、金属合金层或前述之组合，例如为钨层，后续将利用光刻工艺将目标层105图案化而形成导线图案。保护层107可以是介电材料，例如为氮化硅、氧化硅、氮氧化硅或前述组合，覆盖在目标层105上，用以在光刻工艺过程中保护下方的目标层105。下掩模层109的材料例如是非晶硅，后续将经由光刻工艺将前述的分解布局200-1和分解布局200-2的图形转移至下掩模层109。上掩模层111的材料例如是氧化硅，后续将经由光刻工艺将前述的分解布局200-1和分解布局200-2的其中一者的图形转移至上掩模层111。下掩模层109的材料和蚀刻速率较佳会不同于上掩模层111的材料和蚀刻速率。光致抗蚀剂底部层113可以是旋涂碳层(spin-on carbon,SOC)，其提供较平坦的表面给沉积或涂布在其上的光致抗蚀剂，以利于后续进行的曝光和显影工艺。光致抗蚀剂中间层115的材料可以是氮氧化硅，底部抗反射涂层(bottom anti-reflective coating,BARC)117设置于图案化的光致抗蚀剂层119下方，可以在曝光工艺过程中减少光致抗蚀剂与衬底101之间的反射光。
根据本发明的一实施例，将前述的分解布局200-1和分解布局200-2的其中一者，例如形成在一光掩模上的分解布局200-1的图形经由曝光和显影工艺转移至光致抗蚀剂层，形成图4所示的图案化的光致抗蚀剂层119。在一实施例中，可以使用正型光致抗蚀剂，所形成的图案化的光致抗蚀剂层119的图形会对应至光掩模上的分解布局200-1的图形。但是，根据实际的需求，也可以使用负型光致抗蚀剂。然后，参阅图4和图5，利用蚀刻工艺将图案化的光致抗蚀剂层119的图形转移至下方的上掩模层111，形成掩模图案112，如图5所示。在一实施例中，掩模图案112的图形也与光掩模上的分解布局200-1的图形相同，包含多个第一连线图案211以及修正的切割部分214-1。
接着，如图6所示，在掩模图案112和下掩模层109上依序沉积光致抗蚀剂底部层121和光致抗蚀剂中间层123，以及形成图案化的光致抗蚀剂层125，其中光致抗蚀剂底部层121可以是有机介电层(organic dielectric layer,ODL)121，以提供平坦的表面给上面沉积或涂布光致抗蚀剂，光致抗蚀剂中间层123可以是含有硅的旋涂硬遮罩及抗反射层(silicon-containing hard-mask bottom anti-reflection coating,SHB)。根据本发明的一实施例，将前述的分解布局200-1和分解布局200-2的其中另一者，例如形成在另一光掩模上的分解布局200-2的图形经由曝光和显影工艺转移至光致抗蚀剂层，形成图6所示的图案化的光致抗蚀剂层125。在一实施例中，可以使用正型光致抗蚀剂，所形成的图案化的光致抗蚀剂层125的图形会对应至另一光掩模上的分解布局200-2的图形，包含多个第二连线图案212以及修正的对应部分214-2。
根据本发明的一实施例，掩模图案112中的部分图形114会对应至分解布局200-1中的修正的切割部分214-1，而图案化的光致抗蚀剂层125中的部分图形126会对应至分解布局200-2中的修正的对应部分214-2。因为掩模图案112中的部分图形114的侧边和光致抗蚀剂层125中的部分图形126的侧边在垂直于衬底101的方向上会部分重叠，因此当后续利用蚀刻工艺将部分图形114和部分图形126转移至下层的下掩模层109时，形成于下掩模层109中的对应图形可以被视为是部分图形114和部分图形126互相合并后的图形。
然后，参阅图6和图7，利用蚀刻工艺将图案化的光致抗蚀剂层125的图形以及掩模图案112的图形一起转移至下方的下掩模层109，形成另一掩模图案110，如图7所示。掩模图案110的图形可以对应至一光掩模上的分解布局200-1和另一光掩模上的分解布局200-2所组合成的图形，此组合成的图形包含多个第一连线图案211、多个第二连线图案212、以及修正的切割部分214-1和修正的对应部分214-2所组合成的图案。如图7所示，掩模图案110中的合并图案116是由修正的切割部分214-1和修正的对应部分214-2所组合成的图形。在理想上，合并图案116的俯视轮廓会类似于图1中的待切割图案213的轮廓，然而在实际上，合并图案116的俯视轮廓会与图1中的待切割图案213的轮廓会存在差异。
之后，参阅图7和图8，利用蚀刻工艺将掩模图案110的图形转移至目标层105，形成图案化的目标层106在衬底101上，如图8所示的半导体结构100，在一实施例中，位于图案化的目标层106底下的扩散阻障层103的一部分也会一起被图案化。根据本发明的实施例，图案化的目标层106包含多个连线图案130以及合并图案133。在理想上，合并图案133的俯视轮廓会类似于图1中的待切割图案213的轮廓，然而在实际上，合并图案133的俯视轮廓会与图1中的待切割图案213的轮廓会存在差异。
参阅图9，其为本发明一实施例提供的半导体结构的平面示意图，如图9所示，半导体结构100可以是图8的俯视图，其包含多个连线图案130以及合并图案133设置于衬底101上，图8的图案化的目标层106即包含图9所示的多个连线图案130以及合并图案133。在一实施例中，半导体结构100可以是半导体存储器件的部分结构，衬底101包含多个有源区(图中未绘示)，多个连线图案130是多个导线图案，各导线图案分别电连接各有源区。多个连线图案130包含多个第一连线图案131和多个第二连线图案132，且多个第一连线图案131和多个第二连线图案132沿着第一方向(例如图9所示的x方向)交替排列。合并图案133设置在相邻的多个连线图案130之间，亦即合并图案133设置在相邻的第一连线图案131和第二连线图案132之间。此外，各连线图案130和合并图案133沿着第二方向(例如图9所示的y方向)延伸，第二方向垂直于第一方向。
根据本发明的实施例，合并图案133的轮廓是由图1的切割部分213-1和对应部分213-2所定义，合并图案133包含沿着第一方向依序排列和互相连接的第一外侧线段133-1、中间线段133-3和第二外侧线段133-2，第一外侧线段133-1的长轴、中间线段133-3的长轴和第二外侧线段133-2的长轴彼此互相平行，并且第一外侧线段133-1邻近第二连线图案132而设置，第二外侧线段133-2邻近第一连线图案131而设置。在一实施例中，第一外侧线段133-1的长度不等于第二外侧线段133-2的长度，合并图案133的宽度则会大于各第一连线图案131的宽度，也大于各第二连线图案132的宽度。此外，第一外侧线段133-1的端面133-1E、中间线段133-3的端面133-3E和第二外侧线段133-2的端面133-2E沿着第一方向彼此错位，使得合并图案133的一端面133E包含凹陷区和突出区，其中凹陷区对应于中间线段133-3端面133-3E，突出区则对应于第一外侧线段133-1的端面133-1E和第二外侧线段133-2的端面133-2E。合并图案133还包含在第二方向上与端面133E相对设置的另一端面，同样地，另一端面也包含与端面133类似的凹陷区和突出区。此外，合并图案133的两个端面的凹陷区和突出区分别包含弯曲面。
另外，半导体结构100还包含接触结构135设置于图案化的目标层106上，接触结构135在第三方向(例如图9所示的z方向)上重叠于合并图案133，第三方向垂直于衬底101的表面。接触结构135可以是导电结构，其除了可以电连接其下方的合并图案133，也可以电连接其上方的其他结构，例如互连结构。由于承载接触结构135的合并图案133的宽度大于各第一连线图案131的宽度和各第二连线图案132的宽度，因此在分解布局时会被切割成两个部分，亦即原始对应部分和原始切割部分，并且这两个部分会被分别形成在不同的光掩模上。当进行光刻工艺时，若发生重叠错误或对准不精确，用以承载接触结构的合并图案可能会互相分离，而导致所形成的电路发生断路或短路。
参阅图10，其为本发明另一实施例提供的半导体结构的平面示意图。图10的结构类似图9所示的结构，主要的差异是图10的合并图案133中包含至少一个空隙，例如是包含两个空隙137。空隙137会位在第一外侧线段133-1和第二外侧线段133-2之间，使得位于第一外侧线段133-1和第二外侧线段133-2之间的中间线段133-3在第二方向(例如图9所示的y方向)上非连续的分布。由于在图2、3中的分解布局200-1、200-2中，已经有对对应于第一外侧线段133-1和第二外侧线段133-2的布局图案进行修正(增加布局图案的面积)，所以就算在光刻工艺中有发生重叠错误或对准不精确的情形，第一外侧线段133-1和第二外侧线段133-2也不会完全被空隙137隔开。此外，由于形成接触结构135的时点会晚于形成合并图案133的时点，所以当接触结构135的至少一部分重叠于空隙137的时候，接触结构135的一部分也可以被填入到空隙137中，以增加接触结构135和合并图案133之间的接触面积。
根据本发明的实施例，在制作半导体布局时，将待切割图案213的原始对应部分213-2和原始切割部分213-1之间的交界线213L移动，使得修正的对应部分214-2的面积大于原始对应部分213-2的面积，修正的切割部分214-1的面积也大于原始切割部分213-1的面积，并且修正的对应部分214-2与修正的切割部分214-1之间具有中间重叠区域，因此当使用修正的对应部分214-2与修正的切割部分214-1制作合并图案133，可以确保用以承载接触结构135的合并图案133的可靠度。藉此，根据本发明实施例的制作半导体布局的方法以及半导体结构的制作方法，其所制作的半导体结构可以在相邻的连线图案之间的间距，以及相邻的连线图案和待切割图案之间的间距违反光刻工艺的预定规则的情况下，提高所形成的电路导线和接触垫的电性连接的可靠度，并且不需增加额外的光刻工艺步骤。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (16)
1.一种半导体结构的制作方法，其特征在于包含：
提供布局，其中所述布局包含多个连线图案和至少一待切割图案；
分解所述布局成交替排列的多个第一连线图案和多个第二连线图案，其中所述待切割图案设置于两相邻的所述第一连线图案和所述第二连线图案之间；
切割所述待切割图案成切割部分和对应部分，其中所述切割部分和所述对应部分之间包含交界线；
移动所述切割部分的所述交界线，以增加所述切割部分的面积；
将所述多个第一连线图案和所述切割部分所构成的布局形成于第一光掩模；
移动所述对应部分的所述交界线，以增加所述对应部分的面积，移动交界线之后的所述对应部分与移动交界线之后的所述切割部分之间具有中间重叠区域；
将所述多个第二连线图案和所述对应部分所构成的布局形成于第二光掩模；
提供一衬底，其上设置有目标层；以及
将所述第一光掩模的布局和所述第二光掩模的布局转移至所述目标层中，以形成多个连线图案和合并图案,其中所述合并图案的轮廓是由所述切割部分和所述对应部分所定义，所述合并图案包含相对设置的两端面，各所述端面包含凹陷区和突出区。
2.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，在所述布局中的所述多个连线图案之间的间距，以及相邻的所述连线图案和所述待切割图案之间的间距违反光刻工艺的预定规则。
3.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，在移动所述交界线之后和之前的所述切割部分的面积的比值是1.05至1.50。
4.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，还包含截断所述待切割图案的至少一顶角，使所述至少一顶角成为斜边。
5.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，在形成所述多个连线图案和所述合并图案之前，所述衬底上依序设置所述目标层、下掩模层、和上掩模层，所述制作方法还包含:
将所述第一光掩模的布局和所述第二光掩模的布局的其中一个转移至所述上掩模层中，以形成掩模图案；以及
将所述第一光掩模的布局和所述第二光掩模的布局的其中另一个，以及将所述掩模图案，转移至所述下掩模层中，以形成另一掩模图案；以及
将所述另一掩模图案转移至所述目标层中。
6.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，所述凹陷区和所述突出区分别包含弯曲面。
7.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，所述合并图案的宽度大于各所述连线图案的宽度。
8.依据权利要求第1项所述之半导体结构的制作方法，其特征在于，所述合并图案包含沿着第一方向依序排列和互相连接的第一外侧线段、中间线段、和第二外侧线段，且所述第一外侧线段的端面、所述中间线段的端面、和所述第二外侧线段的端面沿着所述第一方向彼此错位。
9.一种制作半导体布局的方法，其特征在于包含：
提供布局，其中所述布局包含多个连线图案和至少一待切割图案；
分解所述布局成交替排列的多个第一连线图案和多个第二连线图案，其中所述待切割图案设置于两相邻的所述第一连线图案和所述第二连线图案之间；
切割所述待切割图案成原始切割部分和原始对应部分，其中所述原始切割部分和所述原始对应部分之间包含交界线；
移动所述原始切割部分的所述交界线，以形成修正的切割部分，其中所述修正的切割部分的面积大于所述原始切割部分的面积；以及
将所述多个第一连线图案和所述修正的切割部分形成于光掩模；
移动所述原始对应部分的所述交界线，以形成修正的对应部分，其中所述修正的对应部分的面积大于所述原始对应部分的面积，且所述修正的对应部分与所述修正的切割部分之间具有中间重叠区域；
将所述多个第二连线图案和所述修正的对应部分形成于另一光掩模。
10.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，所述多个连线图案之间的间距，以及相邻的所述连线图案和所述待切割图案之间的间距违反光刻工艺的预定规则。
11.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，所述多个第一连线图案和所述多个第二连线图案沿着第一方向交替排列且各自沿着第二方向延伸，且所述待切割图案沿着第二方向延伸，其中所述第二方向垂直于所述第一方向。
12.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，所述待切割图案的宽度大于各所述连线图案的宽度。
13.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，所述原始切割部分邻近所述第二连线图案，所述原始对应部分邻近所述第一连线图案。
14.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，所述修正的切割部分的面积和所述原始切割部分的面积之间的比值是1.05至1.50。
15.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，还包含截断所述待切割图案的至少一顶角，使所述至少一顶角成为斜边。
16.依据权利要求第9项所述之制作半导体布局的方法，其特征在于，在形成所述修正的切割部分时，远离所述交界线的所述原始切割部分的一端面固定不移动。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311235468.4A CN117253873A (zh) | 2021-08-11 | 2021-08-11 | 半导体结构 |
| CN202110919203.0A CN113658937B (zh) | 2021-08-11 | 2021-08-11 | 半导体结构、其制作方法、以及制作半导体布局的方法 |
| US17/706,613 US11996290B2 (en) | 2021-08-11 | 2022-03-29 | Semiconductor structure, method for fabricating thereof, and method for fabricating semiconductor layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110919203.0A CN113658937B (zh) | 2021-08-11 | 2021-08-11 | 半导体结构、其制作方法、以及制作半导体布局的方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311235468.4A Division CN117253873A (zh) | 2021-08-11 | 2021-08-11 | 半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113658937A CN113658937A (zh) | 2021-11-16 |
| CN113658937B true CN113658937B (zh) | 2023-09-12 |
Family
ID=78491398
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311235468.4A Pending CN117253873A (zh) | 2021-08-11 | 2021-08-11 | 半导体结构 |
| CN202110919203.0A Active CN113658937B (zh) | 2021-08-11 | 2021-08-11 | 半导体结构、其制作方法、以及制作半导体布局的方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311235468.4A Pending CN117253873A (zh) | 2021-08-11 | 2021-08-11 | 半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN117253873A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN215418179U (zh) * | 2021-08-11 | 2022-01-04 | 福建省晋华集成电路有限公司 | 半导体结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2021
- 2021-08-11 CN CN202311235468.4A patent/CN117253873A/zh active Pending
- 2021-08-11 CN CN202110919203.0A patent/CN113658937B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN117253873A (zh) | 2023-12-19 |
| CN113658937A (zh) | 2021-11-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |