JPH10107209A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭとロジックが混載された半導体チッ
プの加工精度を向上することができる半導体ウエハー及
びその製造方法を提供する。 【解決手段】 ＤＲＡＭ領域３とロジック領域４が半導
体チップの左右の領域にそれぞれ配置された半導体チッ
プ２と、上記半導体チップ２をその面上で１８０度回転
させた半導体チップ６を半導体ウエハー１上で上下方向
に隣接して配置することで、ＤＲＡＭ領域３とロジック
領域４がウエハー全面で市松模様状に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大容量メモリー
とロジック回路が混載された大規模集積回路を高精度に
加工するためのウエハー構造と、それを実現するフォト
マスクとウエハーの製造方法に関するものである。

【０００２】

【従来の技術】近年、画像、映像情報を高速に処理する
ため、大容量メモリー（特にＤＲＡＭ）とＭＰＵ、ＤＳ
Ｐ等のロジック回路とを同一チップ上に集積する必要性
が高まっている。例えば、大容量ＤＲＡＭとロジック回
路を混載したチップを半導体ウエハー上に形成した状態
を図５に示す。図５において、半導体ウエハー１上に例
えば１６個の半導体チップ２が形成されている。各半導
体チップ２はＤＲＡＭ領域３とロジック領域４を有す
る。半導体ウエハー１は結晶の方位をしめすノッチ５を
有する。

【０００３】

【発明が解決しようとする課題】しかしながら、図５に
示すような従来のチップ配置では、ＤＲＡＭ領域３やロ
ジック領域４がウエハー１の面内で直線上に並ぶことが
避けられなかった。そのため以下に示すような問題があ
った。ここで、図６の（ａ）は中心線に対して左右にロ
ジック領域４とＤＲＡＭ領域３が配置された半導体チッ
プ２の平面図、同図の（ｂ）及び（ｃ）はそれぞれ上記
半導体チップ２のゲート電極形成時の模式的な断面構造
図、同図の（ｄ）及び（ｅ）は金属配線形成前の層間絶
縁膜形成時の模式的な断面構造図である。ＤＲＡＭ領域
３とロジック領域４では、図６の（ｂ）及び（ｃ）に示
すように微細加工の幅や密度が異なっている。例えば、
シリコン基板１１上に形成された多結晶シリコン膜１２
をゲート電極に加工する場合、多結晶シリコン膜１２上
に形成されたフォトレジスト１３のパターンの密度には
ＤＲＡＭ領域３とロジック領域４とで大きな差（パター
ンの粗密）が存在する。このパターンの粗密により、フ
ォトレジスト１３の寸法に誤差が発生する。フォトレジ
スト膜にパターンを形成する工程で、形成されたフォト
レジスト１３の幅が、パターンが粗な領域では、パター
ンが密な領域に比べて大きくなる方向の誤差が出る傾向
にある。この理由は、パターンが粗な領域ではフォトレ
ジストの溶解面積が大きいため、パターンが密な領域に
比べて現象液の化学反応による劣化がより早く進行し、
フォトレジストの溶解速度が小さくなるからである。ま
た、フォトレジスト１３をマスクにして多結晶シリコン
膜１２をドライエッチングする時も、パターンの粗密に
よりサイドエッチ量がばらつく事が知られている。これ
は、パターンが粗な領域では、被エッチング面積が大き
いので、反応生成物が多く生成され、それがパターンの
側壁を保護する形となる。そのためエッチ後のゲート電
極の寸法は太くなる方向に誤差が出る。図５に示すよう
な従来の半導体チップ２の配置では、ＤＲＡＭ領域３と
ロジック領域４が縦方向に連なって形成されるので、半
導体ウエハー５の横方向に大きなパターン密度の差を有
する粗密領域が交互に並ぶことになる。このようなウエ
ハー上でのパターンの粗密により、上述したフォトレジ
スト１３及びゲート電極の寸法バラツキがさらに助長さ
れることが予想される。

【０００４】また、図６の（ｄ）及び（ｅ）に示すよう
に、ＤＲＡＭ領域３とロジック領域４では、シリコン基
板１１上のパターンの高さに大きな差が存在する。金属
配線形成前において、図６の（ｅ）のＤＲＡＭ領域３に
は、シリコン基板１１上に、多結晶シリコン（ゲート電
極）１２、第１の層間絶縁膜１３、導電膜１４、第２の
層間絶縁膜１５、キャパシター１６、及び第３の層間絶
縁膜１７が存在する。一方、図６の（ｄ）のロジック領
域４には、シリコン基板１１上に、多結晶シリコン（ゲ
ート電極）１２、第１の層間絶縁膜１３、及び第３の層
間絶縁膜１７が存在する。この第３の層間絶縁膜１７上
に金属配線を形成する時に、図６の（ｄ）及び（ｅ）の
ように両者間に大きな段差が存在したままでは、ＤＲＡ
Ｍ領域３とロジック領域４では露光時のフォーカス位置
が異なるのでパターン誤差のため微細な配線パターンを
形成することが出来ない。特にクオーターミクロン以下
の微細加工では上記パターン誤差が致命的な問題とな
る。そのため、両者間の第３の層間絶縁膜１７の段差を
なくすために化学的機械研磨法（ＣＭＰ法）によって平
坦にする加工が行われている。しかし図５のように、段
差の高い領域のＤＲＡＭ領域３と低い領域のロジック領
域４がウエハー面内の広い範囲において縦方向に連結さ
れて形成されている状態では、ウエハー１の面を平坦に
することは非常に難しい。その理由は、ＣＭＰ法では、
段差の高い層間絶縁膜がまず削られその高さが低くなる
が、高い層間絶縁膜からかなり離れた位置にある低い層
間絶縁膜も同時に削られて低くなる。高い層間絶縁膜と
低い層間絶縁膜の間の距離が大きいほど低い層間絶縁膜
は削られやすく、両者を同じ高さにするのが難しい。

【０００５】そのため、ＤＲＡＭ３とロジック４が混載
された半導体チップ２を、半導体ウエハー上に図５に示
すように配置したのでは、微細なパターンを高精度に形
成することが難しくなる問題があった。

【０００６】この発明は、上記課題を解決するもので、
ＤＲＡＭ３とロジック４が混載された半導体チップを高
精度で加工できる新規なウエハー構造及びそれを製造す
るためのフォトマスク及び露光方法を提供することを目
的としている。

【０００７】

【課題を解決するための手段】本発明の半導体ウエハー
は、主にロジック回路からなる第１の領域と主にメモリ
ー回路からなる第２の領域とで主要部分が構成される第
１の半導体チップと、前記第１の半導体チップを前記半
導体ウエハー上で１８０度回転させた第２の半導体チッ
プとがそれぞれ複数個搭載され、さらに前記第１の領域
と第２の領域が交互に配置されるようになっている。

【０００８】本発明のフォトマスクは、主にロジック回
路からなる第１の領域と主にメモリー回路からなる第２
の領域とで主要部分が構成される半導体チップの第１の
マスクパターンと、前記第１のマスクパターンをフォト
マスクの面上で１８０度回転させた第２のマスクパター
ンとが少なくとも一個以上搭載され、さらにそれぞれの
マスクパターン中の前記第１の領域同士及び第２の領域
同士がフォトマスク上で交互に位置するように配置され
ている。

【０００９】本発明の半導体装置の製造方法は、半導体
ウエハー上に感光性樹脂を塗布する工程と、前記感光性
樹脂上に、主にロジック回路からなる第１の領域と主に
メモリー回路からなる第２の領域とで主要部分が構成さ
れる半導体チップのマスクパターンを焼き付ける工程と
からなり、さらに前記焼き付け工程が、前記第１の領域
と第２の領域が交互に配置されるように第１の方向に焼
き付けを進める第１の工程と、前記第１の方向に直角な
第２の方向へ前記半導体チップの第２の方向の辺長分だ
け未焼付領域が残るように隔てた位置において第１の方
向に焼き付けを繰り返す第２の工程と、第１の工程と第
２の工程をその順序で交互に行う工程と、さらに前記半
導体ウエハーを半導体ウエハーの面上で１８０度回転さ
せた後、未焼付け領域に第１の工程と第２の工程を行っ
て前記マスクパターンを焼き付ける工程からなる。

【００１０】本発明の半導体装置の製造方法は、半導体
ウエハー上に感光性樹脂を塗布する工程と、前記感光性
樹脂上に、主にロジック回路からなる第１の領域と主に
メモリー回路からなる第２の領域とで主要部分が構成さ
れる半導体チップのマスクパターンを焼き付ける工程と
からなり、さらに前記焼き付け工程が、前記第１の領域
と第２の領域どおしが交互に配置されるように第１の方
向に前記のマスクパターンの焼き付けを進める第１の工
程と、前記第１の方向と直角な第２の方向へ前記半導体
チップの第２の方向の辺長分だけ未焼付領域が残るよう
に隔てた位置において第１の方向に焼き付けを繰り返す
第２の工程と、第１の工程と第２の工程をその順序で交
互に繰り返す工程と、さらに未焼付け領域に前記マスク
パターンを半導体ウエハーの面上で１８０度回転させた
マスクパターンを前記第１の工程と第２の工程を行って
焼き付ける工程からなる。

【００１１】この発明によれば、シリコン基板面からの
高さが高く且つパターン密度の高いメモリー（ＤＲＡ
Ｍ）領域とシリコン基板面からの高さが低く且つパター
ン密度の低いロジック領域を、半導体ウエハー上に市松
模様状に形成できるので、パターンの粗密やシリコン基
板面からの高さの影響が微細加工に及ぼす影響を最小限
に抑制することが可能となる。

【００１２】また、本発明の構造のフォトマスクを使用
することで、上述した構造の半導体ウエハーが簡単に形
成できる。

【００１３】また、半導体のチップサイズが大きくて、
上述した構造のフォトマスクを作れない場合でも、本発
明の製造方法を用いることで、上述した構造のウエハー
を形成することが可能となる。

【００１４】

【発明の実施の形態】

《第１の実施形態》以下、この発明の第１の実施の形態
の半導体ウエハーについて、図１を参照しながら説明す
る。

【００１５】図１の（ａ）は、この発明の半導体ウエハ
ー１の第１の実施の形態における平面図である。図にお
いて、半導体ウエハー１の上に第１の半導体チップ２
と、第１の半導体チップ２を１８０度回転させた第２の
半導体チップ６が縦方向で交互に配置されている。各半
導体チップ２及び６はＤＲＡＭ領域３とロジック領域４
を有する。半導体チップ２及び６の文字「Ｆ」は半導体
チップの向きを示すための指標である。５はノッチであ
る。図１の（ａ）に示した半導体チップ２及び６ではロ
ジック領域４とＤＲＡＭ領域３が各半導体チップの垂直
中心線の左右に配置されている。第１の半導体チップ２
と第２の半導体チップ６を縦方向で交互に配置すること
で、ＤＲＡＭ領域３とロジック領域４を市松模様状（チ
ェッカー状）に、配置できる。このように配置すると、
パターンの粗な部分と密な部分がウエハー上で分散され
ることになる。また、段差の高い層間絶縁膜と低い層間
絶縁膜の距離が短縮され、パターンの粗密の影響や段差
の高低の影響がウエハーのフォトレジスト１３の形成や
その後の加工において悪影響を与える。のを抑制でき
る。その結果フォトレジスト１３の精度及びそれによっ
て形成される他の形生物、例えばゲート電極などの精度
が向上する。

【００１６】次に、図１の（ｂ）にＤＲＡＭ領域３とロ
ジック領域４が各半導体チップ７、８の水平中心線の上
下に配置された半導体チップの場合について例示する。
同図において、半導体ウエハー１上に第１の半導体チッ
プ７と、第１の半導体チップ７を平面上で１８０度回転
させた第２の半導体チップ８が設けられている。各半導
体チップ７及び８はＤＲＡＭ領域３とロジック領域４を
有する。図１の（ｂ）に示すように、半導体チップ７で
はＤＲＡＭ領域３とロジック領域４とが上下に配置され
ている。第１の半導体チップ７と第２の半導体チップ８
をウエハー１上の水平方向で交互に配置することで、Ｄ
ＲＡＭ領域３とロジック領域４が市松模様になるように
配置できる。

【００１７】《第２の実施形態》この発明の第二の実施
の形態のフォトマスクについて、図２を参照しながら説
明する。

【００１８】図２の（ａ）は、この発明のフォトマスク
の平面図である。２１はフォトマスク（別名レチクルと
も呼ばれる）２１Ａは半導体チップの第１のレイアウト
パターン２２と第１のレイアウトパターンを面上で１８
０度回転させた第２のレイアウトパターン２３を備えて
いる。各レイアウトパターン２２、２３はＤＲＡＭ領域
のレイアウトパターン２４とロジック領域のレイアウト
パターン２５を有している。図２の（ａ）のようにＤＲ
ＡＭ領域２４とロジック領域２５が図において、縦の中
心線の左右に配置されるレイアウトパターンでは、第１
のレイアウトパターン２２とそれを１８０度回転させた
第２のレイアウトパターン２３をフォトマスク２１Ａの
上下に配置すれば、ＤＲＡＭ領域２４とロジック領域２
５を、ウエハー１上に市松模様に転写することが出来
る。

【００１９】次に、図２の（ｂ）にＤＲＡＭ領域２４の
マスクパターンとロジック領域２５のマスクパターンを
図の横方向の中心線の上下に配置した場合について例示
する。同図において、フォトマスク２１Ｂは、ＤＲＡＭ
領域のレイアウトパターン２４とロジック領域のレイア
ウトパターン２５を備えている。半導体チップの第１の
レイアウトパターン２６と第１のレイアウトパターン２
６を面上で１８０度回転させた第２のレイアウトパター
ン２７は図の横方向に並べて配置されている。図２の
（ｂ）のようにＤＲＡＭ領域２４とロジック領域２５が
上下に配置されるレイアウトパターンでは、第１のレイ
アウトパターン２６とそれを１８０度回転させた第２の
レイアウトパターン２７をフォトマスクの左右方向に配
置すれば、ＤＲＡＭ領域２４とロジック領域２５を、ウ
エハー上１に市松模様に転写することが出来る。

【００２０】なお、図２の（ａ）及び（ｂ）では、フォ
トマスク２１Ａ及び２１Ｂの上に半導体チップ２個分の
レイアウトパターン２２、２３及び２６、２７を搭載し
た場合しか例示していないが、半導体チップがフォトマ
スクに比べて十分小さければ、４個分、８個分、あるい
はそれ以上のレイアウトパターンを搭載することも当然
可能である。

【００２１】《第３の実施形態》次に、この発明の半導
体装置の製造方法における第３の実施の形態について、
図３を参照しながら説明する。

【００２２】図３はこの発明の、半導体装置の製造方法
の第３の実施形態を説明するための工程順序を示す平面
図である。図３の（ａ）および（ｂ）はフォトマスク２
１の平面図である。フォトマスク２１は、半導体チップ
のレイアウトパターン２２を有する。各レイアウトパタ
ーン２２は、ＤＲＡＭ領域２４のレイアウトパターン、
ロジック領域２５のレイアウトパターンを有している。
半導体ウエハーは、半導体チップのレイアウトパターン
の転写パターン２８、２８’、２９が形成されている。
５はノッチである。図３は半導体のチップサイズが大き
くてフォトマスク２１上に、１個のチップ分のレイアウ
トパターン２２しか形成できない場合に、図１に示した
半導体ウエハーを製造する方法を示している。

【００２３】まず、図３の（ｃ）に示す半導体ウエハー
１上にフォトレジストを通常の方法で塗布する。次に縮
小投影露光装置（通称ステッパー図示省略）でフォトマ
スク２１を用いて、ウエハー１上に転写パターン２８を
形成する。フォトマスク２１上でＤＲＡＭ領域２４とロ
ジック領域２５が左右、つまり図中のＸ方向に並んで配
置されているので、まず転写パターンをＸ方向に順次形
成し、次にＹ方向に半導体チップのＹ方向の辺の寸法分
だけ未焼付領域が残るように隔てた位置に移動（この移
動を以後スキップと称する。）してから、Ｘ方向の転写
を続ける。この操作をウエハー１の全面について行う。

【００２４】次に、図３の（ｄ）に示すように、半導体
ウエハー１を１８０度回転させた後、同じフォトマスク
２１にて、図３の（ｃ）でスキップした際の未転写の領
域に転写パターン２９を同様の方法で形成する。こうす
ることで、先に形成した転写パターン２８の反転パター
ン２８’と後で形成した転写パターン２９とで、ＤＲＡ
Ｍ領域２４とロジック領域２５を半導体ウエハー１上に
市松模様状に形成することが出来る。

【００２５】なお、図３の（ｃ）、（ｄ）では正のＸ方
向に転写パターン形成が進むように矢印で示している
が、正負どちらの方向に進行しても問題はない。また、
スキップするときも、斜め方向ではなく、Ｙ方向に平行
にスキップしても一向に差し支えないのは明らかであ
る。さらに、図３の（ａ）、（ｂ）ではＤＲＡＭ領域２
６とロジック領域２５が左右に配置される場合について
のみふれたが、上下に配置される場合にも本発明が有効
であることは明らかである。

【００２６】《第４の実施形態》次に、この発明の半導
体装置の製造方法における第４の実施の形態について、
図４を参照しながら説明する。

【００２７】図４はこの発明の、半導体装置の製造方法
の第４の実施形態を説明するための工程順序を示す平面
図である。フォトマスク２１及び２７はそれぞれ半導体
チップのレイアウトパターン２２、３０を有する。各レ
イアウトパターン２２、３０は、ＤＲＡＭ領域２４のレ
イアウトパターンとロジック領域２５のレイアウトパタ
ーンを有する。半導体ウエハー１上には半導体チップの
レイアウトパターンの転写パターン２８、３１が形成さ
れる。図４は図３と同様、半導体のチップサイズが大き
くてフォトマスク２１、２７上に、１個のチップ分のレ
イアウトパターンしか形成できない場合に、図１に示し
た半導体ウエハーを製造する方法を示している。

【００２８】まず、図４の（ｃ）に示す半導体ウエハー
１上にフォトレジストを通常の方法で塗布する。次に縮
小投影露光装置（通称ステッパー図示省略）でフォトマ
スク２１を用いて、ウエハー上に転写パターン２８を形
成する。フォトマスク２１上でＤＲＡＭ領域２４とロジ
ック領域２５が左右、つまり図中のＸ方向に並んで配置
されているので、まず転写パターンをＸ方向に順次形成
し、次にＹ方向に半導体チップのＹ方向の辺の寸法分だ
け未焼付領域が残るようにしてから、Ｘ方向の転写を続
ける。この操作をウエハー１の全面について繰り返す。

【００２９】次に、図４の（ｂ）に示す、半導体チップ
のレイアウトパターン２２を面上で１８０度回転させた
レイアウトパターン３０が描かれたフォトマスク２７を
用いて、図４の（１ｃ）でスキップした際の未転写の領
域に転写パターン３１を同様の方法で形成する。こうす
ることで、先に形成した転写パターン２８と後で形成し
た転写パターン３１とで、ＤＲＡＭ領域２４とロジック
領域２５を半導体ウエハー１上に市松模様状に形成する
ことが出来る。

【００３０】なお、図４の（ｃ）、（ｄ）では正のＸ方
向に転写パターン形成が進むように矢印で示している
が、正負どちらの方向に進行しても問題はない。また、
スキップするときも、斜め方向ではなく、Ｙ方向に平行
にスキップしても一向に差し支えないのは明らかであ
る。また、図４の（ａ）、（ｂ）ではＤＲＡＭ領域２４
とロジック領域２５が図において左右に配置される場合
についてのみふれたが、上下に配置される場合にも本発
明が有効であることは明らかである。さらに、図４の
（ｂ）では反転したレイアウトパターンの場合について
示しているが、図４の（ａ）のフォトマスクを縮小投影
露光装置に１８０度回転させた状態でセットしても同様
のことが実現できるのは明らかである。

【００３１】

【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭとロジックが混載された半導体チップを、半導体ウ
エハー上にＤＲＡＭ領域とロジック領域が市松模様状に
配置できるので、パターン密度の粗密や段差の高低がウ
エハー全体に均等に配分される。従ってこれらの影響に
よって微細パターンの加工精度が劣化するのを大幅に抑
制できる。

【００３２】また、この発明の製造方法によれば、半導
体ウエハー上に上記の市松模様を簡便な方法で実現でき
るので、ウエハーの加工時の拡散コストを上昇させるこ
となく、パターンの高精度化により、混載チップの歩留
まり向上を達成できる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体ウエハー
の平面図

【図２】この発明の第２の実施の形態のフォトマスクの
平面図

【図３】この発明の第３の実施の形態の半導体装置の製
造方法における工程順序を示すウエハーの平面図

【図４】この発明の第４の実施の形態の半導体装置の製
造方法における工程順序を示すウエハーの平面図

【図５】従来の方法でＤＲＡＭとロジックが混載された
半導体チップが配置された半導体ウエハーを示す平面図

【図６】ＤＲＡＭ領域とロジック領域のパターン密度の
差と、パターンの高さの差を説明するためのウエハーの
側面図

【符号の説明】

１ 半導体ウエハー ２、７ 半導体チップ ３ ＤＲＡＭ領域 ４ ロジック領域 ５ ノッチ ６、８ １８０度反転された半導体チップ ２１Ｂ、２１Ａ、２７ フォトマスク ２２，２６ 半導体チップのレイアウトパターン ２４ ＤＲＡＭ領域のレイアウトパターン ２５ ロジック領域のレイアウトパターン１０２ ２３、２７、３０ １８０度反転された半導体チップの
レイアウトパターン ２８、２８’、２９、３１ 転写パターン

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体ウエハー上に形成され、主にロジ
   ック回路からなる第１の領域と主にメモリー回路からな
   る第２の領域とで主要部分が構成される複数の第１の半
   導体チップと、前記第１の半導体チップを前記半導体ウ
   エハーの面上で１８０度回転させた方向をもつ複数の第
   ２の半導体チップとが、前記第１の領域と第２の領域が
   交互に位置するように、配置されていることを特徴とす
   る半導体ウエハ。
2. 【請求項２】 主にロジック回路からなる第１の領域と
   主にメモリー回路からなる第２の領域とで主要部分が構
   成される半導体チップの少なくとも１個の第１のマスク
   パターンと、前記第１のマスクをフォトマスクの面上で
   １８０度回転させた方向をもつ少なくとも１個の第２の
   マスクパターンとの前記第１の領域同士及び第２の領域
   同士がフォトマスク上で交互に位置するように配置され
   ていることを特徴とするフォトマスク。
3. 【請求項３】 半導体ウエハー上に感光性樹脂を塗布す
   る工程と前記感光性樹脂上に主にロジック回路からなる
   第１の領域と主にメモリー回路からなる第２の領域とで
   主要部分が構成される半導体チップのマスクパターンを
   焼き付ける工程において、 前記焼き付け工程において、前記第１の領域と第２の領
   域が交互に配置されるように第１の方向に焼き付けを繰
   り返す第１の工程と、 前記第１の方向に直角な第２の方向へ前記半導体チップ
   の第２の方向の辺長分だけ未焼付領域が残るように隔て
   た位置において第１の方向に焼き付けを繰り返す第２の
   工程と、 第１の工程と第２の工程をその順序で交互に行う工程
   と、 前記半導体ウエハーを半導体ウエハーの面上で１８０度
   回転させる工程と、 前記１８０度回転したウエハー上の未焼付領域に前記第
   １の工程と第２の工程を行って前記マスクパターンを焼
   き付ける工程からなることを特徴とする半導体装置の製
   造方法。
4. 【請求項４】 半導体ウエハー上に感光性樹脂を塗布す
   る工程と、前記感光性樹脂上に主にロジック回路からな
   る第１の領域と主にメモリー回路からなる第２の領域と
   で主要部分が構成される半導体チップのマスクパターン
   を焼き付ける工程において、 前記焼き付け工程において、前記第１の領域と第２の領
   域が隣接しない第１の方向に前記のマスクパターンの焼
   き付けを繰り返す第１の工程と、 前記第１の方向と直角の第２の方向へ前記半導体チップ
   の第２の方向の辺長分だけ未焼付領域が残るように隔て
   た位置において第１の方向に焼付けを繰り返す第２の工
   程と、第１の工程と第２の工程をその順序で交互に繰り
   返す工程と、 さらに前記の半導体ウエハーの未焼付領域に前記マスク
   パターンを半導体ウエハーの面上で１８０度回転させた
   マスクパターンを前記第１の工程と第２の工程を行って
   焼き付ける工程からなることを特徴とする半導体装置の
   製造方法。