TWI691970B - 記憶體裝置及資料處理裝置 - Google Patents

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Abstract

根據本實施形態，提供一種具備共通連接於匯流排之1個或複數個半導體裝置之記憶體裝置。半導體裝置具有記憶體部及輸入輸出控制部。輸入輸出控制部根據經由匯流排而獲取之位址資訊對記憶體部進行存取。資料處理裝置將位址資訊分割成複數個週期發送至匯流排。輸入輸出控制部根據自資料處理裝置獲取之設定資訊，切換獲取位址資訊之週期數。

Description

記憶體裝置及資料處理裝置
本實施形態一般而言係關於一種記憶體裝置及資料處理裝置。
CPU(Central Processing Unit，中央處理單元)等資料處理裝置於對非揮發記憶體裝置進行存取之情形時，發送指令，然後，以特定週期數發送位址資訊。近年來，隨著非揮發記憶體裝置之容量增加，位址資訊變大。 又，已知有包含複數個半導體晶片之非揮發記憶體裝置(Multi-Die(多晶片))。於對包含複數個半導體晶片之非揮發記憶體裝置進行存取之情形時，CPU發送包含用於選擇晶片之資訊(晶片位址)之位址資訊。例如，晶片位址為3位元之資訊，能夠識別8個晶片。各半導體晶片於位址資訊中包含之晶片位址與自身之識別值一致之情形時，進行資料之寫入或讀出等。另一方面，各半導體晶片於位址資訊中包含之晶片位址與自身之識別值不一致之情形時，不進行資料之寫入及讀出等。 且說，非揮發記憶體裝置亦可設為僅包含1個半導體晶片之構成。於該情形時，半導體晶片於接收到位址資訊之情形時，不參照晶片位址，而每次均進行資料之寫入或讀出等。 但是，CPU不管非揮發記憶體裝置為僅包含1個半導體晶片之構成還是包含複數個半導體晶片之構成，均發送包含晶片位址之位址資訊。因此，於使用僅包含1個半導體晶片之構成之非揮發記憶體裝置之系統中，儘管不使用晶片位址，但CPU必須發送包含晶片位址之位址資訊。又，亦有如下情形：半導體晶片亦因未使用之晶片位址而必須執行多餘之獲取處理。
實施形態提供一種能夠高效率地處理位址資訊之記憶體裝置及資料處理裝置。 根據本實施形態，提供一種具備共通連接於匯流排之1個或複數個半導體裝置之記憶體裝置。1個或複數個半導體裝置各者具有記憶資料之記憶體部、及輸入輸出控制部。輸入輸出控制部自資料處理裝置經由匯流排獲取位址資訊，且根據所獲取之位址資訊對記憶體部進行存取。資料處理裝置將位址資訊分割成複數個週期而發送至匯流排。輸入輸出控制部根據自資料處理裝置獲取之設定資訊，切換獲取位址資訊之週期數。
以下，參照隨附圖式，對實施形態之記憶體裝置30及資料處理裝置20詳細地進行說明。再者，本發明不受該等實施形態限定。 (第1實施形態) 圖1係表示資訊處理裝置10之構成之方塊圖。 資訊處理裝置10具備資料處理裝置20與記憶體裝置30。資料處理裝置20係CPU等處理電路。資料處理裝置20只要能夠對記憶體裝置30進行存取，則不限於CPU，亦可為其他裝置。 記憶體裝置30係記憶資料之記憶裝置，由資料處理裝置20進行存取。記憶體裝置30於封裝體內，內置同一種類之1個或複數個半導體晶片。 資料處理裝置20與記憶體裝置30之間經由匯流排(I/O[7：0])而連接。資料處理裝置20經由匯流排向記憶體裝置30發送指令及位址資訊。又，資料處理裝置20及記憶體裝置30經由匯流排收發資料。再者，本例中，匯流排為8位元寬度。但是，匯流排並不限於8位元寬度，亦可為其他位元寬度。 資料處理裝置20於發送指令之後，根據該指令將指定要存取之區域之位址資訊發送至匯流排。於該情形時，資料處理裝置20將位址資訊分時成複數個週期發送至匯流排。 又，資料處理裝置20對記憶體裝置30經由對應之專用線發送各種控制信號。例如，資料處理裝置20對記憶體裝置30發送晶片賦能信號(CEn)、指令鎖存賦能信號(CLE)、位址鎖存賦能信號(ALE)、寫入賦能信號(WEn)、讀出賦能信號(REn)及寫入保護信號(WPn)。資料處理裝置20亦可將該等以外之控制信號發送至記憶體裝置30。 又，資訊處理裝置10亦可於資料處理裝置20與記憶體裝置30之間具備控制邏輯電路。於該情形時，資料處理裝置20經由控制邏輯電路將控制信號之一部分發送至記憶體裝置30。 圖2係表示記憶體裝置30之構成之方塊圖。 記憶體裝置30具有1個或複數個半導體裝置32。圖2中，記憶體裝置30具有8個半導體裝置32。但是，記憶體裝置30所具有之半導體裝置32之個數不限於8個。 1個或複數個半導體裝置32係同一種類之半導體晶片。1個或複數個半導體裝置32以能夠作為1個器件進行處理之方式進行封裝。於記憶體裝置30具有複數個半導體裝置32之情形時，複數個半導體裝置32可積層地進行封裝，亦可橫向排列地進行封裝。 1個或複數個半導體裝置32共通連接於傳輸指令及資料之匯流排(I/O[7：0])。因此，自資料處理裝置20發送來之指令及資料可由1個或複數個半導體裝置32之全部接收。又，資料處理裝置20可自1個或複數個半導體裝置32之全部接收資料。又，1個或複數個半導體裝置32各者共通地接收自資料處理裝置20發送來之各種控制信號。 又，1個或複數個半導體裝置32各者被分配互不相同之識別值。1個或複數個半導體裝置32各者接收表示分配給自身之識別值之信號。例如，於記憶體裝置30具有8個半導體裝置32之情形時，1個或複數個半導體裝置32各者接收3位元之識別值。 圖3係表示半導體裝置32之構成之方塊圖。 1個或複數個半導體裝置32各者具有如圖3所示之功能之電路。1個或複數個半導體裝置32各者具有記憶體部42、控制信號獲取部44、模式暫存器46、輸入輸出控制部48、指令暫存器50、記憶體控制部52、及位址暫存器54。 記憶體部42記憶資料。本例中，記憶體部42為非揮發性。再者，記憶體部42不限於非揮發性，亦可為揮發性。 記憶體部42包含記憶胞陣列60、資料暫存器62、行解碼器64、列解碼器66、及感測放大器68。 記憶胞陣列60包含呈矩陣狀排列之複數個記憶胞。複數個記憶胞各者連接於複數條位元線中之任一條及複數條字元線中之任一條。記憶胞陣列60藉由選擇1條位元線及1條字元線而選擇1個記憶胞。 記憶胞例如包含電阻變化元件。電阻變化元件連接於對應之位元線及對應之字元線之間。電阻變化元件藉由被施加特定電壓而於高電阻狀態與低電阻狀態之間轉換。記憶胞藉由切換此種電阻變化元件之電阻狀態而記憶2值之資料。再者，記憶胞亦可包含能夠記憶資料之其他種類之元件而代替電阻變化元件。 資料暫存器62於寫入時暫時儲存自資料處理裝置20所獲取之資料。又，資料暫存器62於讀出時暫時儲存已自記憶胞陣列60讀出之資料。 行解碼器64基於自資料處理裝置20所獲取之位址資訊，選擇連接於存取對象之記憶胞之位元線。列解碼器66基於自資料處理裝置20所獲取之位址資訊，選擇連接於存取對象之記憶胞之字元線。行解碼器64及列解碼器66於寫入時，對連接於所選擇之位元線及字元線之記憶胞寫入資料暫存器62中所儲存之資料。 又，感測放大器68於讀出時，自連接於由行解碼器64及列解碼器66所選擇之位元線及字元線之記憶胞讀出資料。而且，感測放大器68於讀出時，將已自記憶胞讀出之資料寫入至資料暫存器62中。 控制信號獲取部44獲取自資料處理裝置20發送來之各種控制信號。例如，控制信號獲取部44獲取晶片賦能信號(CEn)、指令鎖存賦能信號(CLE)、位址鎖存賦能信號(ALE)、寫入賦能信號(WEn)、讀出賦能信號(REn)及寫入保護信號(WPn)。控制信號獲取部44亦可自資料處理裝置20獲取該等以外之控制信號。控制信號獲取部44將所獲取之控制信號賦予給輸入輸出控制部48及記憶體控制部52。 又，控制信號獲取部44經由設定值輸入端子，獲取分配給自身之設定值。而且，控制信號獲取部44將所獲取之識別值賦予給輸入輸出控制部48及記憶體控制部52。 例如，半導體裝置32於製造時，將設定值輸入端子根據設定值連接於電源線或接地線。藉此，控制信號獲取部44能夠獲取分配給自身之設定值。 本例中，半導體裝置32具有CADD0端子、CADD1端子、及CADD2端子。而且，於圖3之例中，CADD0端子連接於接地線，CADD1端子連接於電源線，CADD2端子連接於電源線。藉此，圖3之半導體裝置32被分配“011”(CADD0＝0、CADD1＝1、CADD2＝1)之識別值。再者，其他半導體裝置32被分配其他識別值。 模式暫存器46記憶各種設定值。模式暫存器46中記憶之各種設定值可由資料處理裝置20覆寫。又，模式暫存器46中記憶之設定資訊亦可於工廠出貨時初始設定為預先所規定之值。 輸入輸出控制部48經由匯流排(I/O[7：0])與資料處理裝置20連接。輸入輸出控制部48於由藉由控制信號獲取部44獲取之各種控制信號特定之時序，自資料處理裝置20經由匯流排獲取指令、資料及位址資訊。然後，輸入輸出控制部48根據所獲取之指令、資料及位址資訊對記憶體部42進行存取。於該情形時，輸入輸出控制部48根據模式暫存器46中記憶之各種設定值進行動作。 例如，輸入輸出控制部48將自資料處理裝置20所獲取之指令寫入至指令暫存器50中。又，輸入輸出控制部48將自資料處理裝置20所獲取之位址資訊寫入至位址暫存器54中。又，於寫入時，輸入輸出控制部48將自資料處理裝置20所獲取之資料寫入至記憶體部42內之資料暫存器62。又，於讀出時，輸入輸出控制部48自記憶體部42內之資料暫存器62讀出資料，並經由匯流排發送至資料處理裝置20。 位址暫存器54儲存藉由輸入輸出控制部48所獲取之位址資訊。位址暫存器54中儲存之位址資訊被讀出至記憶體部42內之行解碼器64及列解碼器66。 指令暫存器50儲存藉由輸入輸出控制部48所獲取之指令。指令暫存器50中儲存之指令被記憶體控制部52讀出。 記憶體控制部52根據指令暫存器50中儲存之指令，進行半導體裝置32整體之動作控制。又，記憶體控制部52於接收到指示向模式暫存器46中寫入設定值之指令(模式暫存器寫入指令)之情形時，將接收到之指令所指示之設定值寫入至模式暫存器46之指定位址。藉此，記憶體控制部52可根據來自資料處理裝置20之指示切換輸入輸出控制部48之動作模式等。 圖4係表示資料處理裝置20中之發送位址資訊之功能之方塊圖。資料處理裝置20具有位址資訊產生部72與位址發送部74作為用於發送位址資訊之功能。 位址資訊產生部72於對記憶體裝置30進行資料之寫入或資料之讀出之情形時，產生包含記憶體位址及晶片位址之位址資訊。記憶體位址係指定記憶體部42中之存取對象之區域之資訊。1個或複數個半導體裝置32各者所具有之記憶體部42具有共通之位址空間。藉此，資料處理裝置20可共通地對1個或複數個半導體裝置32各者所具有之記憶體部42進行存取。 晶片位址係指定1個或複數個半導體裝置32中之成為存取對象之1個半導體裝置32之資訊。藉此，資料處理裝置20於記憶體裝置30為包含複數個半導體裝置32之構成之情形時，可僅對指定之任一個半導體裝置32進行存取。 此處，資料處理裝置20於記憶體裝置30僅包含1個半導體裝置32之情形(單晶片)時，可對發送包含記憶體位址及晶片位址之位址資訊還是發送包含記憶體位址但不包含晶片位址之位址資訊進行切換。位址資訊產生部72根據所設定之模式，產生包含記憶體位址及晶片位址之位址資訊、或包含記憶體位址但不包含晶片位址之位址資訊。 位址發送部74將位址資訊產生部72所產生之位址資訊分割成複數個週期發送至匯流排。例如，位址發送部74於發送指令之後，根據該指令發送指定要存取之區域之位址資訊。 位址發送部74於發送包含記憶體位址及晶片位址之位址資訊之情形時，將位址資訊分割成第1週期數之週期進行發送。另一方面，位址發送部74於發送包含記憶體位址但不包含晶片位址之位址資訊之情形時，將位址資訊分割成較第1週期數少之第2週期數之週期進行發送。藉此，位址發送部74於發送不包含晶片位址之位址資訊之情形時，與發送包含晶片位址之位址資訊之情形相比，能夠以較少之週期數發送位址資訊。 進而，位址發送部74於包含位址資訊之任一週期中發送設定資訊。設定資訊表示發送了第1週期數之位址資訊還是發送了第2週期數之位址資訊。資料處理裝置20於發送第1週期數之位址資訊(例如，包含晶片位址之位址資訊)之情形時，發送設為第1值(例如1)之設定資訊。又，資料處理裝置20於發送第2週期數之位址資訊(例如，不包含晶片位址之位址資訊)之情形時，發送設為第2值(例如0)之設定資訊。 而且，1個或複數個半導體裝置32各者所具有之輸入輸出控制部48根據自資料處理裝置20所獲取之設定資訊，切換獲取位址資訊之週期數。具體而言，輸入輸出控制部48於設定資訊表示第1值(例如1)之情形時，獲取第1週期數之位址資訊。輸入輸出控制部48於設定資訊表示第1值(例如1)之情形時，例如獲取包含記憶體位址及晶片位址之位址資訊。 又，輸入輸出控制部48於設定資訊表示第2值(例如0)之情形時，獲取第2週期數之位址資訊。輸入輸出控制部48於設定資訊表示第2值(例如0)之情形時，例如獲取包含記憶體位址但不包含晶片位址之位址資訊。 又，資料處理裝置20於記憶體裝置30包含2個以上之特定個數之半導體裝置32之情形時，可對發送包含記憶體位址及第1位元寬度之晶片位址之位址資訊還是發送包含記憶體位址及較第1位元寬度短之第2位元寬度之晶片位址之位址資訊進行切換。例如，於記憶體裝置30包含2個半導體裝置32之情形時，可對發送包含記憶體位址及3位元之晶片位址之位址資訊還是發送包含記憶體位址及1位元之晶片位址之位址資訊進行切換。 而且，位址發送部74於發送包含記憶體位址及第1位元寬度之晶片位址之位址資訊之情形時，將位址資訊分割成第1週期數之週期進行發送。另一方面，位址發送部74於發送包含記憶體位址及第2位元寬度之晶片位址之位址資訊之情形時，將位址資訊分割成較第1週期數少之第2週期數之週期進行發送。藉此，位址發送部74於發送包含位元寬度較少之晶片位址之位址資訊之情形時，與發送包含位元寬度較長之晶片位址之位址資訊之情形相比，能夠以較少之週期數發送位址資訊。 進而，資料處理裝置20於發送第1週期數之位址資訊(例如，包含第1位元寬度之晶片位址之位址資訊)之情形時，發送設為第1值(例如1)之設定資訊。又，資料處理裝置20於發送第2週期數之位址資訊(例如，包含第2位元寬度之晶片位址之位址資訊)之情形時，發送設為第2值(例如0)之設定資訊。 而且，輸入輸出控制部48於設定資訊表示第1值(例如1)之情形時，例如獲取包含記憶體位址及第1位元寬度之晶片位址之位址資訊。又，輸入輸出控制部48於設定資訊表示第2值(例如0)之情形時，例如獲取包含記憶體位址及第2位元寬度之晶片位址之位址資訊。 圖5係表示第1實施形態中之位址資訊之一例之圖。作為一例，資料處理裝置20發送12位元之行位址(CA0～CA11)、及25位元之頁位址(PA0～PA24)作為位址資訊。 本例中，記憶體部42被分割成複數頁。又，複數頁中之各頁被分割成複數行。 12位元之行位址(CA0～CA11)係指定記憶體部42中之存取對象之行之資訊。又，25位元中之低階22位元之頁位址(PA0～PA21)係指定記憶體部42中之存取對象之頁之資訊。因此，本例中，12位元之行位址(CA0～CA11)及低階22位元之頁位址(PA0～PA21)對應於指定記憶體部42中之存取對象之區域之記憶體位址。 又，25位元中之高階3位元之頁位址(PA22～PA24)係指定內置於記憶體裝置30之複數個半導體裝置32中之存取對象之1個半導體裝置32之資訊。因此，本例中，高階3位元之頁位址(PA22～PA24)對應於晶片位址。 此處，資料處理裝置20於記憶體裝置30包含1個半導體裝置32之情形(單晶片)、且發送包含晶片位址之位址資訊之情形時，將位址資訊分割成6個週期進行發送。 於該情形時，具體而言，資料處理裝置20於第1週期發送第1至第8位元之行位址(CA0～CA7)。資料處理裝置20於第2週期發送第9至第12位元之行位址(CA8～CA11)。資料處理裝置20於第3週期發送第1至第7位元之頁位址(PA0～PA6)。資料處理裝置20於第4週期發送第8至第15位元之頁位址(PA7～PA14)。資料處理裝置20於第5週期發送第16至第23位元之頁位址(PA15～PA22)。資料處理裝置20於第6週期發送第24至第25位元之頁位址(PA23～PA24)。 又，資料處理裝置20於記憶體裝置30包含1個半導體裝置32之情形(單晶片)、且發送不含晶片位址之位址資訊之情形時，將位址資訊分割成5個週期進行發送。於該情形時，具體而言，資料處理裝置20於第1週期至第4週期，發送與發送包含晶片位址之位址資訊之情形相同之資訊。資料處理裝置20於第5週期發送第16至第22位元之頁位址(PA15～PA21)。 又，資料處理裝置20於記憶體裝置30包含2個以上之特定個(本例中為2個)半導體裝置32之情形、且發送包含第1位元寬度(本例中為3位元寬度)之晶片位址之位址資訊之情形時，將位址資訊分割成6個週期進行發送。於該情形時，具體而言，資料處理裝置20於第1週期至第6週期，發送與記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送包含晶片位址之位址資訊之情形相同之資訊。 又，資料處理裝置20於記憶體裝置30包含2個以上之特定個(本例中為2個)半導體裝置32之情形、且發送包含第2位元寬度(本例中為1位元寬度)之晶片位址之位址資訊之情形時，將位址資訊分割成5個週期進行發送。於該情形時，具體而言，資料處理裝置20於第1週期至第4週期，發送與記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送包含晶片位址之位址資訊之情形相同之資訊。而且，資料處理裝置20於第5週期發送第16至第23位元之頁位址(PA15～PA22)。 進而，資料處理裝置20於發送位址資訊之週期中，包含設定資訊(MC)在內進行發送。例如，於記憶體裝置30僅包含1個半導體裝置32之情形(單晶片)且發送包含晶片位址之位址資訊之情形時，資料處理裝置20發送設為MC＝第1值(例如1)之設定資訊。又，例如，於記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送不包含晶片位址之位址資訊之情形時，資料處理裝置20發送設為MC＝第2值(例如0)之設定資訊。 又，例如，於記憶體裝置30包含特定個數(本例中為2個)之半導體裝置32之情形且發送包含第1位元寬度(本例中為3位元寬度)之晶片位址之位址資訊之情形時，資料處理裝置20發送設為MC＝第1值(例如1)之設定資訊。又，例如，於記憶體裝置30包含特定個數(本例中為2個)之半導體裝置32之情形且發送包含第2位元寬度(本例中為1位元寬度)之晶片位址之位址資訊之情形時，資料處理裝置20發送設為MC＝第2值(例如0)之設定資訊。 再者，資料處理裝置20於包含晶片位址之週期之前之週期發送設定資訊。本例中，資料處理裝置20於第3週期發送設定資訊(MC)。藉此，半導體裝置32可於獲取晶片位址(PA22～PA24)之前，判斷是否需要對晶片位址(PA22～PA24)進行處理。 又，資料處理裝置20於複數個週期之最後之週期發送晶片位址之至少一部分，且於最後之週期不發送頁位址以外之資訊。藉此，資料處理裝置20可使於最後之週期以外之週期發送之資訊之配置(格式)於發送不包含晶片位址之位址資訊之情形與發送包含晶片位址之位址資訊之情形時相同。半導體裝置32可於接收到不包含晶片位址之位址資訊之情形與接收到包含晶片位址之位址資訊之情形時，對相同之配置(格式)之資料部分執行相同之處理。 圖6係表示輸入輸出控制部48執行之是否對第6週期進行處理之判斷處理之流程圖。記憶體裝置30中之輸入輸出控制部48於自資料處理裝置20接收到位址資訊之情形時，於進行第6週期之處理之前，執行圖6所示之處理。 首先，於S11中，輸入輸出控制部48獲取設定資訊(MC)。繼而，於S12中，輸入輸出控制部48判斷設定資訊是否為第1值(是否為MC＝1)。於設定資訊為第1值(MC＝1)之情形(S12之是(Yes))時，於S13中，輸入輸出控制部48執行第6週期之資料之獲取處理。然後，輸入輸出控制部48於執行第6週期之資料之獲取處理之後，結束位址資訊之獲取處理。 另一方面，於設定資訊並非第1值(MC≠1)之情形(S12之否(No))時，於S14中，輸入輸出控制部48跳過第6週期之資料之獲取處理，而結束位址資訊之獲取處理。輸入輸出控制部48於執行第1週期至第5週期之資料之獲取處理之後，結束獲取處理。 藉由執行以上處理，輸入輸出控制部48可根據自資料處理裝置20所獲取之設定資訊而切換獲取位址資訊之週期數。具體而言，輸入輸出控制部48於設定資訊表示第1值(MC＝1)之情形時，可獲取第1週期數(第1週期至第6週期之6週期)之位址資訊。例如，於記憶體裝置30包含1個半導體裝置32之情形(單晶片)時，若設定資訊表示第1值(MC＝1)，則輸入輸出控制部48可獲取包含記憶體位址及晶片位址之位址資訊。又，例如，於記憶體裝置30包含2個以上之特定個數(例如2個)之半導體裝置32之情形時，若設定資訊表示第1值(MC＝1)，則輸入輸出控制部48可獲取包含記憶體位址及第1位元寬度(例如3位元)之晶片位址之位址資訊。 又，輸入輸出控制部48於設定資訊表示第2值(MC＝0)之情形時，可獲取第2週期數(第1週期至第5週期之5週期)之位址資訊。例如，於記憶體裝置30包含1個半導體裝置32之情形(單晶片)時，若設定資訊表示第2值(MC＝0)，則輸入輸出控制部48可獲取包含記憶體位址但不包含晶片位址之位址資訊。又，例如，於記憶體裝置30包含2個以上之特定個數(例如2個)之半導體裝置32之情形時，若設定資訊表示第2值(MC＝0)，則輸入輸出控制部48可獲取包含記憶體位址及第2位元寬度(例如1位元)之晶片位址之位址資訊。 圖7係表示Fuse資訊之設定例之圖。記憶體裝置30記憶有Fuse資訊。Fuse資訊表示內置之半導體裝置32之個數(晶片數)。 例如，Fuse資訊於工廠出貨時，被寫入至各個半導體裝置32中。例如，Fuse資訊係2位元之資訊。本例中，Fuse資訊表示內置於記憶體裝置30之個數(晶片數)為1個(1晶片)還是2個(2晶片)、4個(4晶片)或8個(8晶片)。 圖8係表示分配給半導體裝置32之識別值之一例之圖。內置於記憶體裝置30之1個或複數個半導體裝置32分別被分配固有之識別值。內置於記憶體裝置30之8個半導體裝置32被分配0、1、2、3、4、5、6及7作為識別值。 又，對於半導體裝置32，藉由將特定之設定值輸入端子連接於電源線或接地線而被賦予所分配之識別值。例如，對於半導體裝置32，藉由將CADD0端子、CADD1端子及CADD2端子連接於電源線或接地線而被賦予識別值。 複數個半導體裝置32各者所具備之輸入輸出控制部48於接收到位址資訊之情形時，獲取位址資訊中包含之晶片位址。於記憶體裝置30具備複數個半導體裝置32之情形時，輸入輸出控制部48將位址資訊中包含之晶片位址與所分配之識別值進行比較。而且，於記憶體裝置30具備複數個半導體裝置32之情形時，輸入輸出控制部48以晶片位址與識別值一致為條件，對記憶體部42中之由位址資訊中包含之記憶體位址表示之區域進行存取。 再者，於記憶體裝置30具備1個半導體裝置32之情形時，輸入輸出控制部48不將位址資訊中包含之晶片位址與識別值進行比較，即可對記憶體部42中之由位址資訊中包含之記憶體位址表示之區域進行存取。 圖9係表示用於晶片選擇之處理之流程圖。輸入輸出控制部48於自資料處理裝置20接收到位址資訊之情形時，執行如例如圖9所示之處理。 於接收到位址資訊之情形時，首先，於S21中，輸入輸出控制部48參照Fuse資訊。繼而，輸入輸出控制部48基於Fuse資訊，檢測內置於記憶體裝置30之半導體裝置32之個數。 於記憶體裝置30中內置有1個半導體裝置32之情形時，輸入輸出控制部48使處理進入S22。於S22中，輸入輸出控制部48判斷為已選擇自身作為存取對象，而對記憶體部42中之與記憶體位址對應之位置進行存取。藉此，於記憶體裝置30具備1個半導體裝置32之情形時，輸入輸出控制部48可不將位址資訊中包含之晶片位址與識別值進行比較，即可對記憶體部42中之由位址資訊中包含之記憶體位址表示之區域進行存取。然後，輸入輸出控制部48若結束S22之處理則結束本流程。 於記憶體裝置30中內置有2個以上之半導體裝置32之情形時，輸入輸出控制部48使處理進入S23。於S23中，輸入輸出控制部48比較晶片位址與識別值是否一致。 例如，於記憶體裝置30中內置有2個半導體裝置32之情形時，於S23中，輸入輸出控制部48將晶片位址之第1位元(例如PA22)與識別值之第1位元(例如CADD0)進行比較。又，於記憶體裝置30中內置有4個半導體裝置32之情形時，於S23中，輸入輸出控制部48將晶片位址之第1位元及第2位元(例如，PA22及PA23)與識別值之第1位元及第2位元(例如，CADD0及CADD1)進行比較。又，於記憶體裝置30中內置有8個半導體裝置32之情形時，於S23中，輸入輸出控制部48將晶片位址之第1位元至第3位元(例如，PA22至PA24)與識別值之第1位元至第3位元(例如，CADD0至CADD2)進行比較。 於晶片位址與識別值一致之情形(S23之是)時，於S24中，輸入輸出控制部48判斷為已選擇自身作為存取對象，而對記憶體部42中之與記憶體位址對應之位置進行存取。藉此，於記憶體裝置30具備複數個半導體裝置32之情形時，輸入輸出控制部48能夠以晶片位址與識別值一致為條件而對記憶體部42中之由位址資訊中包含之記憶體位址表示之區域進行存取。然後，輸入輸出控制部48若結束S24之處理則結束本流程。 於晶片位址與識別值不一致之情形(S23之否)時，輸入輸出控制部48判斷為並未選擇自身作為存取對象，不執行任何處理而結束本流程。 如上所述，第1實施形態之資料處理裝置20將包含記憶體位址及晶片位址之位址資訊分割成第1週期數(例如6週期)之週期進行發送，將包含記憶體位址但不包含晶片位址之位址資訊分割成第2週期數(例如5週期)之週期進行發送。進而，資料處理裝置20將表示發送了包含晶片位址之位址資訊還是發送了不包含晶片位址之位址資訊之設定資訊包含於發送位址資訊之週期內進行發送。 而且，第1實施形態之記憶體裝置30所具備之1個或複數個半導體裝置32各者根據自資料處理裝置20所獲取之設定資訊，切換獲取位址資訊之週期數。藉此，第1實施形態之記憶體裝置30於接收到不包含晶片位址之位址資訊之情形時，可不執行用於獲取晶片位址之處理。因此，第1實施形態之記憶體裝置30可不執行用於獲取位址資訊之多餘之處理而高效率地處理位址資訊。 (第2實施形態) 其次，對第2實施形態之資訊處理裝置10進行說明。第2實施形態之資訊處理裝置10具有與第1實施形態之資訊處理裝置10大致相同之構成及功能。於第2實施形態之說明中，對功能及構成與第1實施形態中所說明之單元大致相同之單元標註相同之符號，除不同點之外，將省略詳細說明。 圖10係表示半導體裝置32中之記憶體控制部52及模式暫存器46之圖。於第2實施形態中，資料處理裝置20代替於包含位址資訊之任一週期中發送設定資訊，而於發送位址資訊之前，使設定資訊記憶於半導體裝置32中之模式暫存器46中。具體而言，資料處理裝置20對記憶體裝置30賦予模式暫存器寫入指令，使設定資訊記憶於模式暫存器46之特定之位址。 例如，資料處理裝置20於記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送包含記憶體位址及晶片位址之位址資訊之情形時，使表示第1值(此處，例如1)之設定資訊記憶於模式暫存器46中。又，資料處理裝置20於記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送包含記憶體位址但不包含晶片位址之位址資訊之情形時，使表示第2值(此處，例如0)之設定資訊記憶於模式暫存器46中。 又，例如，資料處理裝置20於記憶體裝置30包含2個以上之特定個(例如2個)半導體裝置32之情形、且發送包含記憶體位址及第1位元寬度(例如3位元寬度)之晶片位址之位址資訊之情形時，使表示第1值(此處，例如1)之設定資訊記憶於模式暫存器46。又，資料處理裝置20於記憶體裝置30包含2個以上之特定個(例如2個)半導體裝置32之情形、且發送包含記憶體位址及第2位元寬度(例如1位元寬度)之晶片位址之位址資訊之情形時，使表示第2值(此處，例如0)之設定資訊記憶於模式暫存器46。 1個或複數個半導體裝置32各者所具有之記憶體控制部52當接收模式暫存器寫入指令及設定資訊時，將所接收到之設定資訊寫入至模式暫存器46之特定位址。而且，模式暫存器46於已被寫入表示第1值(此處，例如1)之設定資訊之情形時，將表示“1”之選擇信號(EN_6TH_CYCLE＝1)輸出至輸入輸出控制部48。又，模式暫存器46於寫入有表示第2值(此處，例如0)之設定資訊之情形時，將表示“0”之選擇信號(EN_6TH_CYCLE＝0)輸出至輸入輸出控制部48。 圖10係表示第2實施形態之位址資訊之一例之圖。於第2實施形態中，資料處理裝置20將不含設定資訊之位址資訊發送至記憶體裝置30。 例如，於記憶體裝置30包含1個半導體裝置32之情形(單晶片)時，資料處理裝置20將包含晶片位址之位址資訊分割成6個週期而不含設定資訊地進行發送。具體而言，資料處理裝置20於第1週期發送第1至第8位元之行位址(CA0～CA7)。資料處理裝置20於第2週期發送第9至第12位元之行位址(CA8～CA11)。資料處理裝置20於第3週期發送第1至第8位元之頁位址(PA0～PA7)。資料處理裝置20於第4週期發送第9至第16位元之頁位址(PA8～PA15)。資料處理裝置20於第5週期發送第17至第24位元之頁位址(PA16～PA23)。資料處理裝置20於第6週期發送第25至第26位元之頁位址(PA24～PA25)。 又，於記憶體裝置30包含1個半導體裝置32之情形(單晶片)時，資料處理裝置20針對不含晶片位址之位址資訊，將位址資訊分割成5個週期而不含設定資訊地進行發送。於該情形時，具體而言，資料處理裝置20於第1週期至第4週期，發送與發送包含晶片位址之位址資訊之情形相同之資訊。資料處理裝置20於第5週期發送第17至第23位元之頁位址(PA16～PA22)。 又，例如，於記憶體裝置30包含2個半導體裝置32之情形時，資料處理裝置20將包含第1位元寬度(例如3位元)之晶片位址之位址資訊分割成6個週期而不含設定資訊地進行發送。具體而言，資料處理裝置20與記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送包含晶片位址之位址資訊之情形同樣地進行發送。 又，例如，於記憶體裝置30包含2個半導體裝置32之情形時，資料處理裝置20將包含第2位元寬度(例如1位元)之晶片位址之位址資訊分割成5個週期而不含設定資訊地進行發送。具體而言，資料處理裝置20於第1週期至第4週期，發送與記憶體裝置30包含1個半導體裝置32之情形(單晶片)且發送包含晶片位址之位址資訊之情形相同之資訊。而且，資料處理裝置20於第5週期發送第17至第24位元之頁位址(PA16～PA23)。 而且，於第2實施形態中，輸入輸出控制部48於選擇信號(EN_6TH_CYCLE)表示“1”之情形時，執行第6週期之資料之獲取處理。即，於選擇信號(EN_6TH_CYCLE)表示“1”之情形時，輸入輸出控制部48於執行第6週期之資料之獲取處理之後，結束位址資訊之獲取處理。 另一方面，輸入輸出控制部48於選擇信號(EN_6TH_CYCLE)表示“0”之情形時，不執行第6週期之資料之獲取處理。即，於選擇信號(EN_6TH_CYCLE)表示“0”之情形時，輸入輸出控制部48於執行第5週期之資料之獲取處理之後，結束位址資訊之獲取處理。 如上所述，第2實施形態之資料處理裝置20於記憶體裝置30包含1個半導體裝置32之情形(單晶片)時，使設定資訊記憶於記憶體裝置30所具備之1個或複數個半導體裝置32之模式暫存器46中，上述設定資訊表示發送了包含晶片位址之位址資訊還是發送了不包含晶片位址之位址資訊。又，第2實施形態之資料處理裝置20於記憶體裝置30包含2個以上之特定個數(例如2個)之半導體裝置32之情形時，使設定資訊記憶於記憶體裝置30所具備之複數個半導體裝置32之模式暫存器46中，上述設定資訊表示發送了包含第1位元寬度之晶片位址之位址資訊還是發送了包含第2位元寬度之晶片位址之位址資訊。 而且，第2實施形態之記憶體裝置30所具備之1個或複數個半導體裝置32各者根據模式暫存器46中記憶之設定資訊，切換獲取位址資訊之週期數。藉此，第2實施形態之記憶體裝置30於記憶體裝置30包含1個半導體裝置32之情形(單晶片)且接收到不包含晶片位址之位址資訊之情形時，可不執行用於獲取晶片位址之處理。又，第2實施形態之記憶體裝置30於記憶體裝置30包含2個以上之特定個數(例如2個)之半導體裝置32之情形且接收到包含第2位元寬度之晶片位址之位址資訊之情形時，可不執行用於獲取不必要之位元之處理。因此，第2實施形態之記憶體裝置30可不進行用於獲取位址資訊之多餘之處理而高效率地處理位址資訊。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有於2017年8月31日提出申請之日本專利申請案2017-167201號之優先權之權益，上述日本專利申請案之所有內容引用於本申請案中。
20‧‧‧資料處理裝置30‧‧‧記憶體裝置32‧‧‧半導體裝置42‧‧‧記憶體部44‧‧‧控制信號獲取部46‧‧‧模式暫存器48‧‧‧輸入輸出控制部50‧‧‧指令暫存器52‧‧‧記憶體控制部54‧‧‧位址暫存器60‧‧‧記憶胞陣列62‧‧‧資料暫存器64‧‧‧行解碼器66‧‧‧列解碼器68‧‧‧感測放大器72‧‧‧位址資訊產生部74‧‧‧位址發送部ALE‧‧‧位址鎖存賦能信號CA0～CA11‧‧‧行位址CADD0‧‧‧端子CADD1‧‧‧端子CADD2‧‧‧端子CEn‧‧‧晶片賦能信號CLE‧‧‧指令鎖存賦能信號I/O[7：0]‧‧‧匯流排MC‧‧‧設定資訊PA0～PA24‧‧‧頁位址REn‧‧‧讀出賦能信號WEn‧‧‧寫入賦能信號WPn‧‧‧寫入保護信號
圖1係表示資訊處理裝置之構成之方塊圖。 圖2係表示記憶體裝置之構成之方塊圖。 圖3係表示半導體裝置之構成之方塊圖。 圖4係表示資料處理裝置中之發送位址資訊之功能之方塊圖。 圖5係表示第1實施形態中之位址資訊之一例之圖。 圖6係表示輸入輸出控制部執行之是否對第6週期進行處理之判斷處理之流程圖。 圖7係表示Fuse資訊之設定例之圖。 圖8係表示分配給半導體裝置之識別值之一例之圖。 圖9係表示用於晶片選擇之處理之流程圖。 圖10係表示半導體裝置中之記憶體控制部及模式暫存器之圖。 圖11係表示第2實施形態中之位址資訊之一例之圖。
32‧‧‧半導體裝置
42‧‧‧記憶體部
44‧‧‧控制信號獲取部
46‧‧‧模式暫存器
48‧‧‧輸入輸出控制部
50‧‧‧指令暫存器
52‧‧‧記憶體控制部
54‧‧‧位址暫存器
60‧‧‧記憶胞陣列
62‧‧‧資料暫存器
64‧‧‧行解碼器
66‧‧‧列解碼器
68‧‧‧感測放大器
ALE‧‧‧位址鎖存賦能信號
CADD0‧‧‧端子
CADD1‧‧‧端子
CADD2‧‧‧端子
CEn‧‧‧晶片賦能信號
CLE‧‧‧指令鎖存賦能信號
I/O[7：0]‧‧‧匯流排
REn‧‧‧讀出賦能信號
WEn‧‧‧寫入賦能信號
WPn‧‧‧寫入保護信號

Claims (14)

  1. 一種記憶體裝置，其係具備共通連接於匯流排之1個或複數個半導體裝置者，且 上述1個或複數個半導體裝置各者具有： 記憶體部，其記憶資料；及 輸入輸出控制部，其自資料處理裝置經由上述匯流排獲取位址資訊，根據所獲取之上述位址資訊對上述記憶體部進行存取； 上述資料處理裝置將上述位址資訊分割成複數個週期而發送至上述匯流排，且 上述輸入輸出控制部根據自上述資料處理裝置獲取之設定資訊，切換獲取上述位址資訊之週期數。
  2. 如請求項1之記憶體裝置，其中 上述輸入輸出控制部係 於上述設定資訊表示第1值之情形時，獲取第1週期數之上述位址資訊， 於上述設定資訊表示第2值之情形時，獲取較上述第1週期數為少之第2週期數之上述位址資訊。
  3. 如請求項2之記憶體裝置，其中 上述1個或複數個半導體裝置各者所具有之上述記憶體部具有共通之位址空間， 上述位址資訊包含指定上述記憶體部中之存取對象之區域之記憶體位址、及指定上述1個或複數個半導體裝置中之成為存取對象之1個半導體裝置之晶片位址，且 於上述設定資訊表示第1值之情形時，獲取包含上述記憶體位址及上述晶片位址之上述位址資訊， 於上述設定資訊表示第2值之情形時，獲取包含上述記憶體位址但不含上述晶片位址之上述位址資訊。
  4. 如請求項2之記憶體裝置，其中 上述1個或複數個半導體裝置各者所具有之上述記憶體部具有共通之位址空間， 上述位址資訊包含指定上述記憶體部中之存取對象之區域之記憶體位址、及指定上述1個或複數個半導體裝置中之成為存取對象之1個半導體裝置之晶片位址，且 於上述設定資訊表示第1值之情形時，獲取包含上述記憶體位址、及第1位元寬度之上述晶片位址之上述位址資訊， 於上述設定資訊表示第2值之情形時，獲取包含上述記憶體位址、及較上述第1位元寬度為短之第2位元寬度之上述晶片位址之上述位址資訊。
  5. 如請求項3之記憶體裝置，其中 對上述1個或複數個半導體裝置各者分配有互不相同之識別值，且 於具備複數個半導體裝置之情形時，上述輸入輸出控制部將上述位址資訊中包含之上述晶片位址與所分配之上述識別值進行比較，以上述晶片位址與上述識別值一致為條件，對上述記憶體部中之由上述位址資訊中包含之上述記憶體位址所示之區域進行存取。
  6. 如請求項4之記憶體裝置，其中 上述晶片位址之至少一部分含在包含上述位址資訊之複數個週期中之最後之週期內。
  7. 如請求項3之記憶體裝置，其中 上述設定資訊含在包含上述位址資訊之週期內，且 上述輸入輸出控制部根據上述位址資訊中包含之上述設定資訊，切換獲取上述位址資訊之週期數。
  8. 如請求項7之記憶體裝置，其中 上述設定資訊含在包含上述晶片位址之週期之前之週期內。
  9. 如請求項1之記憶體裝置，其中 上述1個或複數個半導體裝置各者更具有： 模式暫存器，其記憶上述設定資訊；及 記憶體控制部，其根據自上述資料處理裝置獲取之指令而覆寫記憶於上述模式暫存器之上述設定資訊；且 上述輸入輸出控制部根據記憶於上述模式暫存器之上述設定資訊，切換獲取上述位址資訊之週期數。
  10. 如請求項9之記憶體裝置，其中 記憶於上述模式暫存器之上述設定資訊於工廠出貨時初始設定為預先規定之值。
  11. 一種資料處理裝置，其係對具備共通連接於匯流排之1個或複數個半導體裝置之記憶體裝置進行資料寫入及資料讀出者，且具備： 位址資訊產生部，其根據所設定之模式，產生包含指定上述1個或複數個半導體裝置中之成為存取對象之1個半導體裝置之晶片位址之位址資訊、或不含上述晶片位址之位址資訊；及 位址發送部，其將上述位址資訊分割成複數個週期且經由上述匯流排發送至上述記憶體裝置；且 上述位址發送部將包含上述晶片位址之位址資訊分割成第1週期數之週期進行發送，將不含上述晶片位址之位址資訊分割成較上述第1週期數為少之第2週期數之週期進行發送。
  12. 如請求項11之資料處理裝置，其中 上述位址發送部將表示已發送包含上述晶片位址之位址資訊、或已發送不含上述晶片位址之位址資訊之設定資訊含在發送上述位址資訊之週期內進行發送。
  13. 一種資料處理裝置，其係對具備共通連接於匯流排之2以上之半導體裝置之記憶體裝置進行資料寫入及資料讀出者，且具備： 位址資訊產生部，其根據所設定之模式，產生包含指定上述2以上之半導體裝置中之成為存取對象之1個半導體裝置之晶片位址之位址資訊；及 位址發送部，其將上述位址資訊分割成複數個週期且經由上述匯流排發送至上述記憶體裝置； 上述位址資訊產生部產生包含第1位元寬度之上述晶片位址之上述位址資訊、或包含較上述第1位元寬度為短之第2位元寬度之上述晶片位址之上述位址資訊，且 上述位址發送部將包含上述第1位元寬度之上述晶片位址之位址資訊分割成第1週期數之週期進行發送，將包含上述第2位元寬度之上述晶片位址之位址資訊分割成較上述第1週期數為少之第2週期數之週期進行發送。
  14. 如請求項13之資料處理裝置，其中 上述位址發送部將表示已發送包含上述第1位元寬度之上述晶片位址之位址資訊、或已發送包含上述第2位元寬度之上述晶片位址之位址資訊的設定資訊含在發送上述位址資訊之週期內進行發送。
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