DE102007009817B4

DE102007009817B4 - Halbleiterspeichermodul und elektronische Vorrichtung, ein Halbleiterspeichermodul umfassend, und Verfahren zu dessen Betrieb

Info

Publication number: DE102007009817B4
Application number: DE102007009817A
Authority: DE
Inventors: Siva Raghuram
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-02-28
Filing date: 2007-02-28
Publication date: 2012-08-30
Anticipated expiration: 2027-03-01
Also published as: DE102007009817A1; USRE43162E1; US7359257B2; US20070201256A1

Abstract

Halbleiterspeichermodul (1), umfassend: – ein Schaltungssubstrat (2), – einen ersten (100), einen zweiten (200), einen dritten (300) und einen vierten (400) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem Schaltungssubstrat (2) angeordnet sind, – ein erstes Register (10) und ein zweites Register (20), die jeweils auf dem Schaltungssubstrat (2) angeordnet sind, wobei das erste Register (10) und das zweite Register (20) jeweils umfassen: – einen ersten Eingang (11, 21) zum Empfangen eines jeweiligen Chipauswahlsignals (CS0, CS2) mit einem eines aktiven und eines inaktiven Pegels, – einen zweiten Eingang (12, 22) zum Empfangen eines jeweiligen anderen Chipauswahlsignals (CS1, CS3) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen dritten Eingang (13, 23) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (14, 24) zum Senden des jeweiligen Chipauswahlsignals (CS0, CS2) an die Speicherchips...

Description

ERFINDUNGSGEBIET
Die vorliegende Erfindung betrifft Halbleiterspeichermodule und elektronische Vorrichtungen, die ein Halbleiterspeichermodul umfassen, und insbesondere wenig Strom verbrauchende Halbleiterspeichermodule.
ALLGEMEINER STAND DER TECHNIK
Computersysteme weisen in der Regel eine Verarbeitungseinheit und ein mit ihr verbundenes Speichersystem zum Speichern von Daten auf. Das Speichersystem enthält eine Speichersteuerung und ein oder mehrere Halbleiterspeichermodule. Die Verarbeitungseinheit ist über ein Bussystem mit der Speichersteuerung verbunden, und die Speichersteuerung ist über ein Speicherbussystem an die Halbleiterspeichermodule gekoppelt. Jedes der Halbleiterspeichermodule umfasst mindestens ein Register und eine Anzahl von Gruppen (sogenannte ”Ranken” – oft auch als ”Bänke” bezeichnet; engl.: ”ranks”) von Speicherchips, die an das Register gekoppelt sind. Die Register senden Befehls-/Adresssignale und Chipauswahlsignale, die sie von der Speichersteuerung empfangen, an die Ranke von Speicherchips. Zum Auswählen eines spezifischen Ranks von Speicherchips für einen Speicherzugriff werden zum Aktivieren des jeweiligen Ranks jeweilige Chipauswahlsignale verwendet. In der Regel sind Befehls-/Adresseingänge von Speicherchips von mehreren Ranken parallel an einen Ausgang eines einzelnen Registers gekoppelt. Das Register sendet Befehls-/Adresssignale an die jeweiligen Ranke von Speicherchips, wenn mindestens einer der jeweiligen Chipauswahlsignale aktiv ist. Deshalb werden Befehls-/Adresssignale unnötig an Ranke von Speicherchips gesendet, die an das Register gekoppelt sind, aber nicht durch einen Speicherzugriff andressiert werden.
Aufgrund der Kapazität der Speicherchips und der die Speicherchips mit dem Register koppelnden Leitungen wird immer dann von dem Halbleiterspeichermodul Strom verbraucht, wenn Datensignale übertragen werden. Deshalb wird Strom während jedes Speicherzugriffs verschwendet, wenn Befehls-/Adresssignale an eine Anzahl von Ranken von Speicherchips gesendet werden, die nicht adressiert werden.
Aufgrund der zunehmenden Arbeitsgeschwindigkeit der Halbleiterspeichermodule nimmt zudem der Stromverbrauch weiter zu.
Was gewünscht wird, ist ein Halbleiterspeichermodul und eine elektronische Vorrichtung, die ein Speichermodul umfasst, das wenig Strom verbraucht, und ein Verfahren zu dessen Betrieb.
Aus der US 2004/0098528 A1 ist ein Halbleiterspeichermodul bekannt, welches die folgenden Merkmale umfasst: Einen ersten, zweiten, dritten und einen vierten Rank von Speicherchips, die jeweils eine Vielzahl von Speicherchips sowie ein erstes und ein zweites Register enthalten. Das erste und zweite Register umfassen jeweils:

a. einen ersten Eingang zum Empfangen eines jeweiligen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels,
b. einen zweiten Eingang zum Empfangen eines jeweiligen anderen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels,
c. mindestens einen dritten Eingang zum Empfangen von Befehls-/Adresssignalen,
d. einen ersten Ausgang zum Senden des jeweiligen Chipauswahlsignals an die Speicherchips des ersten Ranks beziehungsweise des dritten Ranks,
e. einen zweiten Ausgang zum Senden des jeweiligen anderen Chipauswahlsignals an die Speicherchips des zweiten Ranks beziehungsweise des vierten Ranks,
f. mindestens einen dritten Ausgang,
g. wobei der mindestens eine dritte Ausgang des ersten Registers die Befehls-/Adresssignale an die Speicherchips des ersten und zweiten Ranks sendet,
h. wobei der mindestens eine dritte Ausgang des zweiten Registers die Befehls-/Adresssignale an die Speicherchips des dritten Ranks und vierten Ranks sendet.

KURZE DARSTELLUNG DER ERFINDUNG
Eine Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterspeichermodul bereit, das ein Schaltungssubstrat, einen ersten, einen zweiten, einen dritten und einen vierten Rank von Speicherchips umfasst, die jeweils eine Vielzahl von Speicherchips enthalten und jeweils auf dem Schaltungssubstrat angeordnet sind. Das Halbleiterspeichermodul umfasst weiterhin ein erstes Register und ein zweites Register, die jeweils auf dem Schaltungssubstrat angeordnet sind, wobei das erste Register und das zweite Register jeweils einen ersten Eingang zum Empfangen eines jeweiligen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels, einen zweiten Eingang zum Empfangen eines jeweiligen anderen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels, mindestens einen dritten Eingang zum Empfangen von Befehls-/Adresssignalen, einen ersten Ausgang zum Senden des jeweiligen Chipauswahlsignals an die Speicherchips des ersten Ranks beziehungsweise des dritten Ranks, einen zweiten Ausgang zum Senden des jeweiligen anderen Chipauswahlsignals an die Speicherchips des zweiten Ranks beziehungsweise des vierten Ranks und mindestens einen dritten Ausgang umfasst.
Der mindestens eine dritte Ausgang des ersten Registers sendet die Befehls-/Adresssignale an die Speicherchips des ersten Ranks und an die Speicherchips des zweiten Ranks, wenn mindestens eines des am ersten Eingang des ersten Registers empfangenen Chipauswahlsignals und des am zweiten Eingang des ersten Registers empfangenen anderen Chipauswahlsignals aktiv ist, und blockiert eine Übertragung/Schaltung der Befehls-/Adresssignale zu den Speicherchips des ersten Ranks und zu den Speicherchips des zweiten Ranks, wenn sowohl das am ersten Eingang des ersten Registers empfangene Chipauswahlsignal als auch das am zweiten Eingang des ersten Registers empfangene andere Chipauswahlsignal inaktiv sind.
Der mindestens eine dritte Ausgang des zweiten Registers sendet die Befehls-/Adresssignale an die Speicherchips des dritten Ranks und an die Speicherchips des vierten Ranks, wenn mindestens eines des am ersten Eingang des zweiten Registers empfangenen Chipauswahlsignals und des am zweiten Eingang des zweiten Registers empfangenen anderen Chipauswahlsignals aktiv ist, und blockiert eine Übertragung/Schaltung der Befehls-/Adresssignale zu den Speicherchips des dritten Ranks und zu den Speicherchips des vierten Ranks, wenn sowohl das am ersten Eingang des zweiten Registers empfangene Chipauswahlsignal als auch das am zweiten Eingang des zweiten Registers empfangene Chipauswahlsignal inaktiv sind.
Ein weiterer Aspekt der vorliegenden Erfindung stellt eine elektronische Vorrichtung bereit, die eine Steuerungseinrichtung, ein Bussystem und mindestens ein Halbleiterspeichermodul umfasst. Das Halbleiterspeichermodul umfasst ein Schaltungssubstrat, einen ersten, einen zweiten, einen dritten und einen vierten Rank von Speicherchips, die jeweils eine Vielzahl von Speicherchips enthalten und jeweils auf dem Schaltungssubstrat angeordnet sind. Das Halbleiterspeichermodul umfasst weiterhin ein erstes Register und ein zweites Register, die jeweils auf dem Schaltungssubstrat angeordnet sind, wobei das erste Register und das zweite Register jeweils einen an die Steuerungseinrichtung gekoppelten ersten Eingang zum Empfangen eines jeweiligen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels, einen an die Steuerungseinrichtung gekoppelten zweiten Eingang zum Empfangen eines jeweiligen anderen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels, mindestens einen an die Steuerungseinrichtung über das Bussystem gekoppelten dritten Eingang zum Empfangen von Befehls-/Adresssignalen, einen ersten Ausgang zum Senden des jeweiligen Chipauswahlsignals an die Speicherchips des ersten Ranks beziehungsweise des dritten Ranks, einen zweiten Ausgang zum Senden des jeweiligen anderen Chipauswahlsignals an die Speicherchips des zweiten Ranks beziehungsweise des vierten Ranks und mindestens einen dritten Ausgang umfassen.
Der mindestens eine dritte Ausgang des ersten Registers sendet die Befehls-/Adresssignale an die Speicherchips des ersten Ranks und an die Speicherchips des zweiten Ranks, wenn mindestens eines des am ersten Eingang des ersten Registers empfangenen Chipauswahlsignals und des am zweiten Eingang des ersten Registers empfangenen anderen Chipauswahlsignals aktiv ist, und blockiert eine Übertragung/Schaltung der Befehls-/Adresssignale zu den Speicherchips des ersten Ranks und zu den Speicherchips des zweiten Ranks, wenn sowohl das am ersten Eingang des ersten Registers empfangene Chipauswahlsignal als auch das am zweiten Eingang des ersten Registers empfangene andere Chipauswahlsignal inaktiv sind.
Der mindestens eine dritte Ausgang des zweiten Registers sendet die Befehls-/Adresssignale an die Speicherchips des dritten Ranks und an die Speicherchips des vierten Ranks, wenn mindestens eines des am ersten Eingang des zweiten Registers empfangenen Chipauswahlsignals und des am zweiten Eingang des zweiten Registers empfangenen anderen Chipauswahlsignals aktiv ist, und blockiert eine Übertragung/Schaltung der Befehls-/Adresssignale zu den Speicherchips des dritten Ranks und zu den Speicherchips des vierten Ranks, wenn sowohl das am ersten Eingang des zweiten Registers empfangene Chipauswahlsignal als auch das am zweiten Eingang des zweiten Registers empfangene andere Chipauswahlsignal inaktiv sind.
Ein weiterer Aspekt der vorliegenden Erfindung stellt ein Verfahren zum Betreiben eines Halbleiterspeichermoduls bereit. Das Verfahren umfasst das Bereitstellen eines Halbleiterspeichermoduls, wobei das Halbleiterspeichermodul ein Schaltungssubstrat, einen ersten, einen zweiten, einen dritten und einen vierten Rank von Speicherchips, die jeweils eine Vielzahl von Speicherchips enthalten und jeweils auf dem Schaltungssubstrat angeordnet sind, umfasst. Das Halbleiterspeichermodul umfasst weiterhin ein erstes Register und ein zweites Register, die jeweils auf dem Schaltungssubstrat angeordnet sind, wobei das erste Register und das zweite Register jeweils einen ersten Eingang zum Empfangen eines jeweiligen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels, einen zweiten Eingang zum Empfangen eines jeweiligen anderen Chipauswahlsignals mit einem eines aktiven und eines inaktiven Pegels, mindestens einen dritten Eingang zum Empfangen von Befehls-/Adresssignalen, einen ersten Ausgang zum Senden des jeweiligen Chipauswahlsignals an die Speicherchips des ersten Ranks beziehungsweise des dritten Ranks, einen zweiten Ausgang zum Senden des jeweiligen anderen Chipauswahlsignals an die Speicherchips des zweiten Ranks beziehungsweise des vierten Ranks, mindestens einen dritten Ausgang umfassen.
Das Verfahren umfasst weiterhin ein Bestimmen, ob eines der jeweiligen Chipauswahlsignale und eines der jeweiligen anderen Chipauswahlsignale aktiv ist, Übertragen/Schalten der Befehls-/Adresssignale zu den Speicherchips des ersten Ranks und zu den Speicherchips des zweiten Ranks über den mindestens einen dritten Ausgang des ersten Registers, wenn mindestens eines des am ersten Eingang des ersten Registers empfangenen Chipauswahlsignals und des am zweiten Eingang des ersten Registers empfangenen anderen Chipauswahlsignals aktiv ist, und Blockieren einer Übertragung/Schaltung der Befehls-/Adresssignale zu den Speicherchips des ersten Ranks und zu den Speicherchips des zweiten Ranks, wenn sowohl das am ersten Eingang des ersten Registers empfangene Chipauswahlsignal als auch das am zweiten Eingang des ersten Registers empfangene andere Chipauswahlsignal inaktiv sind.
Das Verfahren umfasst weiterhin eine Übertragung/Schaltung der Befehls-/Adresssignale über den mindestens einen dritten Ausgang des zweiten Registers zu den Speicherchips des dritten Ranks und zu den Speicherchips des vierten Ranks, wenn mindestens eines des am ersten Eingang des zweiten Registers empfangenen Chipauswahlsignals und des am zweiten Eingang des zweiten Registers empfangenen anderen Chipauswahlsignals aktiv ist, und Blockieren einer Übertragung/Schaltung der Befehls-/Adresssignale an die Speicherchips des dritten Ranks und an die Speicherchips des vierten Ranks, wenn sowohl das am ersten Eingang des zweiten Registers empfangene Chipauswahlsignal als auch das am zweiten Eingang des zweiten Registers empfangene andere Chipauswahlsignal inaktiv sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt schematisch ein Halbleiterspeichermodul gemäß einer Ausführungsform der vorliegenden Erfindung.
2 zeigt eine Draufsicht auf das Halbleiterspeichermodul wie in 1 dargestellt.
3 zeigt schematisch eine elektronische Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
4 zeigt schematisch eine elektronische Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
5 zeigt schematisch eine Querschnittsansicht des Halbleiterspeichermoduls der in 4 dargestellten elektronischen Vorrichtung.
BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
1 zeigt schematisch ein Halbleiterspeichermodul 1 gemäß einer Ausführungsform der vorliegenden Erfindung. Das Halbleiterspeichermodul 1 umfasst ein Schaltungssubstrat (engl.: circuit substrate) 2 mit einer ersten Oberfläche S1 und einer zweiten Oberfläche S2. Das Schaltungssubstrat 2 ist bevorzugt eine Leiterplatte, zum Beispiel eine gedruckte Leiterplatte mit darauf angeordneten leitfähigen Leitungen.
Das Halbleiterspeichermodul 1 weist mehrere Speicherchips 3 auf, die unterschiedlichen Gruppen von Speicherchips, sogenannten Ranken von Speicherchips, zugeordnet sind, wobei jede der Gruppen bzw. Ranken von Speicherchips eine Vielzahl der mehreren Speicherchips 3 umfasst.
Ein erstes Register 10, eine erste Gruppe und eine zweite Gruppe von Speicherchips bzw. ein erster Rank 100 und ein zweiter Rank 200 von Speicherchips 3 sind auf der ersten Oberfläche S1 angeordnet. In 1 enthält jede der ersten und der zweiten Gruppe von Speicherchips bzw. jeder des ersten Ranks 100 und des zweiten Ranks 200 von Speicherchips 3 9 Speicherchips 3. Der erste Rank 100 und der zweite Rank 200 können jedoch jeweils 18 Speicherchips 3 umfassen. Jeder des ersten 100 und zweiten 200 Ranks von Speicherchips 3 umfasst eine Vielzahl von Speicherchips 3. Bei dieser Ausführungsform sind die Speicherchips 3 aufeinandergestapelt, und insbesondere sind die Speicherchips 3 des zweiten Ranks 200 auf Speicherchips 3 des ersten Ranks 100 gestapelt. Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 können jedoch in einer einzelnen Ebene auf der ersten Oberfläche S1 des Schaltungssubstrats 2 angeordnet sein.
Das erste Register 10 weist einen ersten Eingang 11 zum Empfangen eines Chipauswahlsignals CS0, einen zweiten Eingang 12 zum Empfangen eines Chipauswahlsignals CS1, mindestens einen dritten Eingang 13 zum Empfangen von Befehls-/Adresssignalen CA und einen vierten Eingang 17 zum Empfangen eines Steuersignals CS GATE EN auf. Die Befehls-/Adresssignale können von einem Bussystem 60 übertragen werden. Zudem weist das erste Register einen ersten Ausgang 14, einen zweiten Ausgang 15 und mindestens einen dritten Ausgang 16 auf. Chipauswahleingänge 101 von Speicherchips 3 des ersten Ranks 100 sind parallel zum ersten Ausgang 14 des ersten Registers 10 gekoppelt, um das Chipauswahlsignal CS0 vom ersten Register 10 zu den Speicherchips 3 des ersten Ranks 100 zu senden. Chipauswahleingänge 201 der Speicherchips 3 des zweiten Ranks 200 sind parallel zum zweiten Ausgang 15 des ersten Registers 10 gekoppelt, um das Chipauswahlsignal CS1 vom ersten Register 10 zu den Speicherchips 3 des zweiten Ranks 200 zu senden. Befehls-/Adresseingänge 102, 202 der Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 sind parallel zu dem mindestens einen dritten Ausgang 16 des ersten Registers 10 gekoppelt, um Befehls-/Adresssignale CA von dem ersten Register 10 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 zu senden/zu schalten. In 1 ist eine Verbindung zwischen dem mindestens einen dritten Ausgang 16 des ersten Registers 10 mit den Speicherchips 3 des ersten Ranks 100 und mit den Speicherchips 3 des zweiten Ranks 200 aus Gründen der besseren Klarheit durch eine einzelne Linie dargestellt. Die Verbindung kann jedoch durch ein Bussystem bereitgestellt werden.
Ein zweites Register 20, ein dritter Rank 300 und ein vierter Rank 400 von Speicherchips 3 sind auf der zweiten Oberfläche S2 angeordnet. In 1 enthält jeder des dritten Ranks 300 und des vierten Ranks 400 von Speicherchips 3 9 Speicherchips 3. Der dritte Rank 300 und der vierte Rank 400 können jedoch jeweils 18 Speicherchips 3 umfassen. Jeder des dritten 300 und vierten 400 Ranks von Speicherchips 3 umfasst eine Vielzahl von Speicherchips 3. Bei dieser Ausführungsform sind die Speicherchips 3 aufeinandergestapelt, und insbesondere sind die Speicherchips 3 des vierten Ranks 400 auf Speicherchips 3 des dritten Ranks 300 gestapelt. Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 können jedoch in einer einzelnen Ebene auf der zweiten Oberfläche S2 des Schaltungssubstrats 2 angeordnet sein.
Das zweite Register 20 weist einen ersten Eingang 21 zum Empfangen eines Chipauswahlsignals CS2, einen zweiten Eingang 22 zum Empfangen eines Chipauswahlsignals CS3, mindestens einen dritten Eingang 23 zum Empfangen von Befehls-/Adresssignalen CA und einen vierten Eingang 17 zum Empfangen eines Steuersignals CS GATE EN auf. Zudem weist das zweite Register 20 einen ersten Ausgang 24, einen zweiten Ausgang 25 und mindestens einen dritten Ausgang 26 auf. Chipauswahleingänge 301 von Speicherchips 3 des dritten Ranks 300 sind parallel zum ersten Ausgang 24 des zweiten Registers 20 gekoppelt, um das Chipauswahlsignal CS2 vom zweiten Register 20 zu den Speicherchips 3 des dritten Ranks 300 zu senden. Chipauswahleingänge 401 der Speicherchips 3 des vierten Ranks 400 sind parallel zum zweiten Ausgang 25 des zweiten Registers 20 gekoppelt, um das Chipauswahlsignal CS3 vom zweiten Register 20 zu den Speicherchips 3 des vierten Ranks 400 zu senden. Befehls-/Adresseingänge 302, 402 der Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 sind parallel zu dem mindestens einen dritten Ausgang 26 des zweiten Registers 20 gekoppelt, um Befehls-/Adresssignale CA zu den Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 zu senden/zu schalten. In 1 ist eine Verbindung zwischen dem mindestens einen dritten Ausgang 26 des zweiten Registers 20 mit den Speicherchips 3 des dritten Ranks 300 und mit den Speicherchips 3 des vierten Ranks 400 aus Gründen der besseren Klarheit durch eine einzelne Linie dargestellt. Die Verbindung kann jedoch durch ein Bussystem bereitgestellt werden.
Bevorzugt sind die Speicherchips 3 DRAM-Speicherchips, die einen dynamischen Direktzugriff bereitstellen. Jedoch können andere Speicherchips wie etwa SDRAM-Speicherchips verwendet werden.
Ein Speicherchip kann aktiviert werden durch Anlegen eines aktiven Chipauswahlsignals an den Chipauswahleingang des Speicherchips. Zum Aktivieren des Speicherchips wird ein Wert von 0 zu dem Chipauswahleingang der Speicherchips geschickt. Wenn ein Wert von 1 an den Chipauswahleingang des Speicherchips angelegt wird, ist der Speicherchip inaktiv. Die Verwendung von Chipauswahlsignalen gestattet das Auswählen spezifischer Speicherchips während eines Speicherzugriffs zum Lesen von Daten aus dem Speicherchip oder Schreiben von Daten in den Speicherchip.
Insbesondere sind die Chipauswahleingänge von Speicherchips jeweiliger Gruppen bzw. Ranke von Speicherchips parallel an einen entsprechenden ersten bzw. zweiten Ausgang eines entsprechenden Registers zur Übertragung eines entsprechenden Chipauswahlsignals gekoppelt, wodurch das gleichzeitige Auswählen der Speicherchips der Gruppe bzw. des Ranks von Speicherchips während eines Speicherzugriffs zum Lesen von Daten aus den Speicherchips der Gruppe bzw. des Ranks von Speicherchips oder Schreiben von Daten in die Speicherchips der Gruppe bzw. des Ranks von Speicherchips ermöglicht wird.
Das Steuersignal CS GATE EN wird an den vierten Eingang 17 des ersten Registers 10 und an den vierten Eingang 27 des zweiten Registers 20 parallel gekoppelt und kann von einer Hauptplatine (engl.: motherboard) eines Computers geliefert werden.
Das Steuersignal CS GATE EN weist einen eines aktiven und eines inaktiven Pegels auf. Das Halbleiterspeichermodul kann in einem ersten Modus, bei dem dieses Steuersignal CS GATE EN inaktiv ist, und in einem zweiten Modus, bei dem dieses Steuersignal CS GATE EN aktiv ist, betrieben werden.
Im ersten Arbeitsmodus wird ein inaktiver Pegel des Steuersignals CS GATE EN an den vierten Eingang 17 des ersten Registers 10 und an den vierten Eingang 27 des zweiten Registers 20 angelegt. Die an dem mindestens einen dritten Eingang 13 des ersten Registers 10 angelegten Befehls-/Adresssignale CA werden über den mindestens einen dritten Ausgang 16 des ersten Registers 10 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 übertragen, und die an dem mindestens einen dritten Eingang 23 des zweiten Registers 20 angelegten Befehls-/Adresssignale CA werden über den mindestens einen dritten Ausgang 26 des zweiten Registers 20 an die Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 übertragen.
Im zweiten Arbeitsmodus wird ein aktiver Pegel des Steuersignals CS GATE EN an den vierten Eingang 17 des ersten Registers 10 angelegt. Die Übertragung von an den mindestens einen dritten Eingang 13 angelegten Befehls-/Adresssignalen CA an Speicherchips 3 über den mindestens einen dritten Ausgang 16 hängt von dem Pegel der Chipauswahlsignale CS0 und CS1 ab.
Wenn mindestens eines der Chipauswahlsignale CS0 und CS1 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 16 an die Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 übertragen. Wenn beide Chipauswahlsignale CS0 und CS1 inaktiv sind, dann wird die Übertragung der Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 16 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 blockiert.
Zudem wird im zweiten Arbeitsmodus ein aktiver Pegel des Steuersignals CS GATE EN an den vierten Eingang 27 des zweiten Registers 20 angelegt. Die Übertragung von an den mindestens einen dritten Eingang 23 angelegten Befehls-/Adresssignalen CA an Speicherchips 3 über den mindestens einen dritten Ausgang 26 hängt von dem Pegel der Chipauswahlsignale CS2 und CS3 ab. Wenn mindestens eines der Chipauswahlsignale CS2 und CS3 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 26 an die Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 übertragen. Wenn beide Chipauswahlsignale CS2 und CS3 inaktiv sind, dann wird die Übertragung der Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 26 zu den Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 blockiert.
Dementsprechend leitet im zweiten Arbeitsmodus der jeweilige mindestens eine dritte Ausgang 16, 26 jedes des ersten 10 und zweiten 20 Registers die Befehls-/Adresssignale CA nur dann weiter, wenn das Register 10, 20 ein Chipauswahlsignal empfängt, das sich auf einen Rank bezieht, der mit dem jeweiligen Register 10, 20 verbunden ist. Dadurch wird der Strom, der während eines Speicherzugriffs verbraucht wird, bei dem nur mit einem einzelnen Register verbundene Ranke adressiert werden, reduziert. Diese Reduktion des Stromverbrauchs reduziert auch die im Halbleiterspeichermodul 1 erzeugte Wärme, und deshalb ist weniger Kühlung, zum Beispiel durch eine Luftströmung bereitgestellt, des Halbleiterspeichermoduls erforderlich. Dies reduziert vorteilhafterweise die Kosten des Halbleiterspeichermoduls und die Wartungskosten.
2 zeigt eine Draufsicht auf das Halbleiterspeichermodul 1 wie in 1 dargestellt. Speicherchips 3 sind auf einer ersten Oberfläche S1 eines Schaltungssubstrats 2 montiert. Bei dieser Ausführungsform sind Speicherchips 3 mit U1 bis U36 gekennzeichnet. Die Speicherchips U1 bis U36 sind in zwei Ebenen angeordnet. Die Speicherchips U1 bis U18 sind auf dem Schaltungssubstrat 2 befestigt, und Speicherchips U19 bis U36 sind auf Speicherchips U1 bis U18 gestapelt. Durch Stapeln der Speicherchips aufeinander wird die Dichte von Speicherchips auf dem Schaltungssubstrat 2 erhöht. Speicherchips U1 bis U36 sind in Ranken von Speicherchips gruppiert. Bei dieser Ausführungsform umfasst ein erster Rank 100 Speicherchips U1 bis U18 und ein zweiter Rank 200 von Speicherchips umfasst Speicherchips U19 bis U36. Andere Zusammensetzungen des ersten 100 und zweiten Ranks 200 sind jedoch möglich. Es ist auch möglich, dass U1 bis U36 36 gestapelte Chips sind, wobei U1 bis U18 auf der ersten Oberfläche S1 des Schaltungssubstrats 2 und U19 bis U36 auf einer (in 2 nicht gezeigten) zweiten Oberfläche des Schaltungssubstrats 2 platziert sind.
Ein Randstecker 8 mit Anschlusskontakten (engl.: pins) 9 ist an einem langen Ende des Schaltungssubstrats 2 angeordnet. Der Randstecker 8 stellt eine Verbindung zwischen dem Halbleiterspeichermodul 1 und einer externen Einrichtung wie etwa einer Steuerungseinrichtung durch beispielsweise ein Bussystem bereit. Ein Ende jedes der Anschlusskontakte 9 ist an das Register 10 durch (nicht gezeigte) leitfähige Leitungen gekoppelt, die auf dem Schaltungssubstrat 2 für die Übertragung elektrischer Signale angeordnet sind. Ein anderes Ende jedes der Anschlusskontakte 9 stellt eine Verbindung zu einer Steckerbuchse einer externen Einrichtung bereit (nicht gezeigt in 2).
3 zeigt schematisch eine elektronische Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Die elektronische Vorrichtung umfasst ein erstes Halbleiterspeichermodul 1, ein zweites Halbleiterspeichermodul 1', eine Steuerungseinrichtung 50 und ein Bussystem 60. Das erste 1 und zweite 1' Halbleiterspeichermodul sind über das Bussystem 60 an die Steuerungseinrichtung 50 zur Übertragung elektrischer Signale, zum Beispiel Befehls-/Adresssignale CA, gekoppelt. Das erste 1 und zweite 1' Halbleiterspeichermodul umfasst bevorzugt eine Steckverbindung wie etwa einen in 3 nicht gezeigten Randstecker zum Verbinden mit dem Bussystem 60. In der Regel umfasst das Bussystem 60 (in 3 nicht gezeigte) Steckerbuchsen, in die das erste 1 und zweite 1' Halbleiterspeichermodul eingesteckt werden. Das Bussystem 60 kann eine Vielzahl von Steckerbuchsen zum Verbinden einer Vielzahl von Halbleiterspeichermodulen mit der Steuerungseinrichtung 50 umfassen. Ein am Ende des Bussystems 60 angeordneter Busabschluss 61 schließt das Bussystem 60 ab.
Jedes des ersten 1 und zweiten 1' Halbleiterspeichermoduls umfasst ein erstes Register 10, 30, ein zweites Register 20, 40, einen ersten 100, 500, einen zweiten 200, 600, einen dritten 300, 700 und einen vierten Rank 400, 800 von Speicherchips (in 3 nicht gezeigt).
Jedes des ersten 10, 30 und zweiten 20, 40 Registers des ersten 1 und zweiten 1' Halbleiterspeichermoduls weist einen an die Steuerungsschaltung 50 gekoppelten ersten Eingang 11, 21, 31, 41 zum Empfangen eines jeweiligen Chipauswahlsignals CS0, CS2, CS4, CS6, einen an die Steuerungseinrichtung 50 gekoppelten zweiten Eingang 12, 22, 32, 42 zum Empfangen eines jeweiligen anderen Chipauswahlsignals CS1, CS3, CS5, CS7 und mindestens einen an die Steuerungseinrichtung 50 gekoppelten dritten Eingang 13, 23, 33, 43 zum Empfangen von Befehls-/Adresssignalen CA auf.
Jedes des ersten 10, 30 und zweiten 20, 40 Registers des ersten 1 und zweiten 1' Halbleiterspeichermoduls weist einen jeweiligen vierten Eingang 17, 27, 37, 47 zum Empfangen eines Steuersignals CS GATE EN auf. Das Steuersignal CS GATE EN ist parallel an die vierten Eingänge 17, 27, 37, 47 gekoppelt und kann von einer Hauptplatine eines Computers bereitgestellt werden, oder es kann auf dem Halbleiterspeichermodul 1 selbst verdrahtet sein.
Zudem weist jedes des ersten 10, 30 und zweiten 20, 40 Registers des ersten 1 und zweiten 1' Halbleiterspeichermoduls einen ersten Ausgang 14, 24, 34, 44, einen zweiten Ausgang 15, 25, 35, 45 und mindestens einen dritten Ausgang 16, 26, 36, 46 auf.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des ersten Ranks 100 des ersten Halbleiterspeichermoduls 1 sind an den ersten Ausgang 14 des ersten Registers 10 des ersten Halbleiterspeichermoduls 1 für die Übertragung des Chipauswahlsignals CS0 an die (in 3 nicht gezeigten) Speicherchips des ersten Ranks 100 des ersten Halbleiterspeichermoduls 1 gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des zweiten Ranks 200 des ersten Halbleiterspeichermoduls 1 sind an den zweiten Ausgang 15 des ersten Registers 10 des ersten Halbleiterspeichermoduls 1 für die Übertragung des Chipauswahlsignals CS1 an die (in 3 nicht gezeigten) Speicherchips des zweiten Ranks 200 und des ersten Halbleiterspeichermoduls 1 gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des dritten Ranks 300 des ersten Halbleiterspeichermoduls 1 sind an den ersten Ausgang 24 des zweites Registers 20 des ersten Halbleiterspeichermoduls 1 für die Übertragung des Chipauswahlsignals CS2 an die (in 3 nicht gezeigten) Speicherchips des dritten Ranks 300 und des ersten Halbleiterspeichermoduls 1 gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des vierten Ranks 400 des ersten Halbleiterspeichermoduls 1 sind an den zweiten Ausgang 25 des zweites Registers 20 des ersten Halbleiterspeichermoduls 1 für die Übertragung des Chipauswahlsignals CS3 an die (in 3 nicht gezeigten) Speicherchips des vierten Ranks 400 des ersten Halbleiterspeichermoduls 1 gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des ersten Ranks 500 des zweiten Halbleiterspeichermoduls 1' sind an den ersten Ausgang 34 des ersten Registers 30 des zweiten Halbleiterspeichermoduls 1' für die Übertragung des Chipauswahlsignals CS4 an die (in 3 nicht gezeigten) Speicherchips des ersten Ranks 500 des zweiten Halbleiterspeichermoduls 1' gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des zweiten Ranks 600 des zweiten Halbleiterspeichermoduls 1' sind an den zweiten Ausgang 35 des ersten Registers 30 des zweiten Halbleiterspeichermoduls 1 für die Übertragung des Chipauswahlsignals CS5 an die (in 3 nicht gezeigten) Speicherchips des zweiten Ranks 600 des zweiten Halbleiterspeichermoduls 1' gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des dritten Ranks 700 des zweiten Halbleiterspeichermoduls 1' sind an den ersten Ausgang 44 des zweites Registers 40 des zweiten Halbleiterspeichermoduls 1' für die Übertragung des Chipauswahlsignals CS6 an die (in 3 nicht gezeigten) Speicherchips des dritten Ranks 700 des zweiten Halbleiterspeichermoduls 1' gekoppelt.
Chipauswahleingänge von Speicherchips (in 3 nicht gezeigt) des vierten Ranks 800 des zweiten Halbleiterspeichermoduls 1' sind an den zweiten Ausgang 45 des zweites Registers 40 des zweiten Halbleiterspeichermoduls 1' für die Übertragung des Chipauswahlsignals CS7 an die (in 3 nicht gezeigten) Speicherchips des vierten Ranks 800 des zweiten Halbleiterspeichermoduls 1' gekoppelt.
Die Befehls-/Adresseingänge der Speicherchips (in 3 nicht gezeigt) des ersten Ranks 100 und des zweiten Ranks 200 des ersten Halbleiterspeichermoduls 1 sind parallel an den mindestens einen dritten Ausgang 16 des ersten Registers 10 des ersten Halbleiterspeichermoduls 1 für die Übertragung von Befehls-/Adresssignalen zu den (in 3 nicht gezeigten) Speicherchips des ersten Ranks 100 und des zweiten Ranks 200 des ersten Halbleiterspeichermoduls 1 gekoppelt.
Die Befehls-/Adresseingänge der Speicherchips (in 3 nicht gezeigt) des dritten Ranks 300 und des vierten Ranks 400 des ersten Halbleiterspeichermoduls 1 sind parallel an den mindestens einen dritten Ausgang 26 des zweiten Registers 20 des ersten Halbleiterspeichermoduls 1 für die Übertragung von Befehls-/Adresssignalen zu den (in 3 nicht gezeigten) Speicherchips des dritten Ranks 300 und des vierten Ranks 400 des ersten Halbleiterspeichermoduls 1 gekoppelt.
Die Befehls-/Adresseingänge der Speicherchips (in 3 nicht gezeigt) des ersten Ranks 500 und des zweiten Ranks 600 des zweiten Halbleiterspeichermoduls 1' sind parallel an den mindestens einen dritten Ausgang 36 des ersten Registers 30 des zweiten Halbleiterspeichermoduls 1' für die Übertragung von Befehls-/Adresssignalen zu den (in 3 nicht gezeigten) Speicherchips des ersten Ranks 500 und des zweiten Ranks 600 des zweiten Halbleiterspeichermoduls 1' gekoppelt.
Die Befehls-/Adresseingänge der Speicherchips (in 3 nicht gezeigt) des dritten Ranks 700 und des vierten Ranks 800 des zweiten Halbleiterspeichermoduls 1' sind parallel an den mindestens einen dritten Ausgang 46 des zweiten Registers 40 des zweiten Halbleiterspeichermoduls 1' für die Übertragung von Befehls-/Adresssignalen zu den (in 3 nicht gezeigten) Speicherchips des dritten Ranks 700 und des vierten Ranks 800 des zweiten Halbleiterspeichermoduls 1' gekoppelt.
Wenn ein inaktiver Pegel des Steuersignals CS GATE EN an jeden der vierten Eingänge 16, 26, 36, 46 des jeweiligen ersten 10, 30 und zweiten 20, 40 Registers des jeweiligen ersten 1 und zweiten 1' Halbleiterspeichermoduls angelegt wird, dann werden die an den mindestens einen dritten Eingang 13 des ersten Registers 10 des ersten Halbleiterspeichermoduls 1 angelegten Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 16 des ersten Registers 10 des ersten Halbleiterspeichermoduls 1 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 des ersten Halbleiterspeichermoduls 1 übertragen, werden die an den mindestens einen dritten Eingang 23 des zweiten Registers 20 des ersten Halbleiterspeichermoduls 1 angelegten Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 26 des zweiten Registers 20 des ersten Halbleiterspeichermoduls 1 zu den Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 des ersten Halbleiterspeichermoduls 1 übertragen, werden die an den mindestens einen dritten Eingang 33 des ersten Registers 30 des zweiten Halbleiterspeichermoduls 1' angelegten Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 36 des ersten Registers 30 des zweiten Halbleiterspeichermoduls 1' zu den Speicherchips 3 des ersten Ranks 500 und des zweiten Ranks 600 des zweiten Halbleiterspeichermoduls 1' übertragen, werden die an den mindestens einen dritten Eingang 43 des zweiten Registers 40 des zweiten Halbleiterspeichermoduls 1' angelegten Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 46 des zweiten Registers 40 des zweiten Halbleiterspeichermoduls 1' zu den Speicherchips 3 des dritten Ranks 700 und des vierten Ranks 800 des zweiten Halbleiterspeichermoduls 1' übertragen.
Wenn ein aktiver Pegel des Steuersignals CS GATE EN an jeden der vierten Eingänge 17, 27, 37, 47 des jeweiligen ersten 10, 30 und zweiten 20, 40 Registers des jeweiligen ersten 1 und zweiten 1' Halbleiterspeichermoduls angelegt wird, dann hängt die Übertragung von an jeweilige der mindestens einen dritten Eingänge 13, 23, 33, 43 angelegten Befehls-/Adresssignale CA von den jeweiligen Chipauswahlsignalen CS0 bis CS7 ab.
Wenn mindestens eines der jeweils an den ersten Eingang 11 und den zweiten Eingang 12 des ersten Registers 10 des ersten Halbleiterspeichermoduls 1 gekoppelten Chipauswahlsignale CS0 und CS1 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 16 zu den Speicherchips 3 des ersten Ranks 140 und des zweiten Ranks 200 des ersten Halbleiterspeichermoduls 1 übertragen. Wenn beide Chipauswahlsignale CS0 und CS1 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 16 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 blockiert.
Wenn mindestens eines der jeweils an den ersten Eingang 21 und den zweiten Eingang 22 des zweiten Registers 20 des ersten Halbleiterspeichermoduls 1 gekoppelten Chipauswahlsignale CS2 und CS3 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 26 zu den Speicherchips 3 des dritten Ranks 300 und des vierten Rank 400 des ersten Halbleiterspeichermoduls 1 übertragen. Wenn beide Chipauswahlsignale CS2 und CS3 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 26 zu den Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 blockiert.
Wenn mindestens eines der jeweils an den ersten Eingang 31 und den zweiten Eingang 32 des ersten Registers 30 des zweiten Halbleiterspeichermoduls 1' gekoppelten Chipauswahlsignale CS4 und CS5 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 36 zu den Speicherchips 3 des ersten Ranks 500 und des zweiten Ranks 600 des zweiten Halbleiterspeichermoduls 1' übertragen. Wenn beide Chipauswahlsignale CS4 und CS5 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 36 zu den Speicherchips 3 des ersten Ranks 500 und des zweiten Ranks 600 blockiert.
Wenn mindestens eines der jeweils an den ersten Eingang 41 und den zweiten Eingang 42 des zweiten Registers 40 des zweiten Halbleiterspeichermoduls 1 gekoppelten Chipauswahlsignale CS6 und CS7 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 46 zu den Speicherchips 3 des dritten Ranks 700 und des vierten Ranks 800 des zweiten Halbleiterspeichermoduls 1' übertragen. Wenn beide Chipauswahlsignale CS6 und CS7 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 46 zu den Speicherchips 3 des dritten Ranks 700 und des vierten Ranks 800 blockiert.
4 zeigt schematisch eine elektronische Vorrichtung nach einer Ausführungsform der Erfindung. Die elektronische Vorrichtung umfasst ein Halbleiterspeichermodul 1, ein Bussystem 60 und eine Steuerungseinrichtung 50 wie etwa einen Speichercontroller.
Das Halbleiterspeichermodul 1 umfasst einen ersten 100, einen zweiten 200, einen dritten 300, einen vierten 400, einen fünften 500, einen sechsten 600, einen siebten 700 und einen achten 800 Rank von Speicherchips, die auf einem Schaltungssubstrat 1 angeordnet sind. Zudem umfasst das Halbleiterspeichermodul 1 ein erstes 10, ein zweites 20, ein drittes 30 und ein viertes 40 Register.
Jedes des ersten 10, des zweiten 20, des dritten 30 und des vierten 40 Registers weist einen jeweiligen an die Steuerungseinrichtung 50 gekoppelten ersten Eingang 11, 20 21, 31, 41 zum Empfangen eines jeweiligen Chipauswahlsignals CS0, CS2, CS4, CS6, CS8, einen jeweiligen an die Steuerungseinrichtung 50 gekoppelten zweiten Eingang 12, 22, 32, 42 zum Empfangen eines jeweiligen anderen Chipauswahlsignals CS1, CS3, CS5, CS7 und mindestens einen an die Steuerungseinrichtung 50 gekoppelten dritten Eingang 13, 23, 33, 43 zum Empfangen von Befehls-/Adresssignalen CA auf.
Jedes des ersten 10, des zweiten 20, des dritten 30 und des vierten 40 Registers weist einen jeweiligen vierten Eingang 17, 27, 37, 47 zum Empfangen eines Steuersignals CS GATE EN auf, wobei das Steuersignal CSGATE EN parallel an die vierten Eingänge 17, 27, 37 und 47 gekoppelt ist.
Zudem weist jedes des ersten 10, des zweiten 20, des dritten 30 und des vierten 40 Registers einen jeweiligen ersten Ausgang 14, 24, 34, 44, einen jeweiligen zweiten Ausgang 15, 25, 35, 45 und mindestens einen jeweiligen dritten Ausgang 16, 26, 36, 46 auf. Die Chipauswahleingänge von Speicherchips (in 4 nicht gezeigt) des ersten Ranks 100 sind an den ersten Ausgang 14 des ersten Registers 10 für die Übertragung des Chipauswahlsignals CS0 gekoppelt, die Chipauswahleingänge von den Speicherchips des zweiten Ranks 200 sind an den zweiten Ausgang 15 des ersten Registers 10 für die Übertragung des Chipauswahlsignals CS1 gekoppelt, die Chipauswahleingänge von den Speicherchips des dritten Ranks 300 sind an den ersten Ausgang 24 des zweiten Registers 20 für die Übertragung des Chipauswahlsignals CS2 gekoppelt, die Chipauswahleingänge von den Speicherchips (in 4 nicht gezeigt) des vierten Ranks 400 sind an den zweiten Ausgang 25 des zweiten Registers 20 für die Übertragung des Chipauswahlsignals CS3 gekoppelt, die Chipauswahleingänge von den Speicherchips (in 4 nicht gezeigt) des fünften Ranks 500 sind an den ersten Ausgang 34 des dritten Registers 30 für die Übertragung des Chipauswahlsignals CS4 gekoppelt, die Chipauswahleingänge von den Speicherchips (in 4 nicht gezeigt) des sechsten Ranks 600 sind an den zweiten Ausgang 35 des dritten Registers 30 für die Übertragung des Chipauswahlsignals CS5 gekoppelt, die Chipauswahleingänge von den Speicherchips (in 4 nicht gezeigt) des siebten Ranks 700 sind an den ersten Ausgang 44 des vierten Registers 40 für die Übertragung des Chipauswahlsignals CS6 gekoppelt, und die Chipauswahleingänge von den Speicherchips (in 4 nicht gezeigt) des achten Ranks 800 sind an den zweiten Ausgang 45 des vierten Registers 40 für die Übertragung des Chipauswahlsignals CS7 gekoppelt.
Befehls-/Adresseingänge von Speicherchips (in 4 nicht gezeigt) des ersten Ranks 100 und des zweiten Ranks 200 sind parallel an den mindestens einen dritten Ausgang 16 des ersten Registers 10 für die Übertragung von Befehls-/Adresssignalen zu den (in 4 nicht gezeigten) Speicherchips des ersten Ranks 100 und des zweiten Ranks 200 gekoppelt.
Befehls-/Adresseingänge von Speicherchips (in 4 nicht gezeigt) des dritten Ranks 300 und des vierten Ranks 400 sind parallel an den mindestens einen dritten Ausgang 26 des zweiten Registers 20 für die Übertragung von Befehls-/Adresssignalen zu den (in 4 nicht gezeigten) Speicherchips des dritten Ranks 300 und des vierten Ranks 400 gekoppelt.
Befehls-/Adresseingänge von Speicherchips (in 4 nicht gezeigt) des fünften Ranks 500 und des sechsten Ranks 600 sind parallel an den mindestens einen dritten Ausgang 36 des dritten Registers 30 für die Übertragung von Befehls-/Adresssignalen zu den (in 4 nicht gezeigten) Speicherchips des fünften Ranks 500 und des sechsten Ranks 600 gekoppelt.
Befehls-/Adresseingänge von Speicherchips (in 4 nicht gezeigt) des siebten Ranks 700 und des achten Ranks 800 sind parallel an den mindestens einen dritten Ausgang 46 des vierten Registers 40 für die Übertragung von Befehls-/Adresssignalen zu den (in 4 nicht gezeigten) Speicherchips des siebten Ranks 700 und des achten Ranks 800 gekoppelt.
Wenn ein inaktiver Pegel des Steuersignals CS GATE EN an jeden der vierten Eingänge 16, 26, 36, 46 des jeweiligen ersten 10, zweiten 20, dritten 30, vierten 40, fünften 50, sechsten 60, siebten 70 und achten 80 Registers angelegt wird, dann werden die an den mindestens einen dritten Eingang 13 des ersten Registers 10 angelegten Befehls-/Adresssignale über den mindestens einen dritten Ausgang 16 des ersten Registers 10 an die Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 übertragen, werden die an den mindestens einen dritten Eingang 23 des zweiten Registers 20 angelegten Befehls-/Adresssignale über den mindestens einen dritten Ausgang 26 des zweiten Registers 20 an die Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 übertragen, werden die an den mindestens einen dritten Eingang 33 des dritten Registers 30 angelegten Befehls-/Adresssignale über den mindestens einen dritten Ausgang 36 des dritten Registers 30 an die Speicherchips 3 des fünften Ranks 500 und des sechsten Ranks 600 übertragen, werden die an den mindestens einen dritten Eingang 43 des vierten Registers 40 angelegten Befehls-/Adresssignale über den mindestens einen dritten Ausgang 46 des vierten Registers 40 an die Speicherchips 3 des siebten Ranks 700 und des achten Ranks 800 übertragen.
Wenn ein aktiver Pegel des Steuersignals CS GATE EN an jeden der vierten Eingänge 17, 27, 37, 47 des jeweiligen ersten 10, zweiten 20, dritten 30, vierten 40, fünften 50, sechsten 60, siebten 70 und achten 80 Registers angelegt wird, dann hängt die Übertragung von an die jeweiligen mindestens einen dritten Eingänge 13, 23, 33, 43 angelegten Befehls-/Adresssignale CA von den jeweiligen Chipauswahlsignalen CS0 bis CS7 ab.
Wenn mindestens eines der jeweils an den ersten Eingang 11 und den zweiten Eingang 12 des ersten Registers 10 gekoppelten Chipauswahlsignale CS0 und CS1 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 16 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 übertragen. Wenn beide Chipauswahlsignale CS0 und CS1 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 16 zu den Speicherchips 3 des ersten Ranks 100 und des zweiten Ranks 200 blockiert.
Wenn mindestens eines der jeweils an den ersten Eingang 21 und den zweiten Eingang 22 des zweiten Registers 20 gekoppelten Chipauswahlsignale CS2 und CS3 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 26 zu den Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 übertragen. Wenn beide Chipauswahlsignale CS2 und CS3 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 26 zu den Speicherchips 3 des dritten Ranks 300 und des vierten Ranks 400 blockiert.
Wenn mindestens eines der jeweils an den ersten Eingang 31 und den zweiten Eingang 32 des dritten Registers 30 gekoppelten Chipauswahlsignale CS4 und CS5 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 36 zu den Speicherchips 3 des fünften Ranks 500 und des sechsten Ranks 600 übertragen. Wenn beide Chipauswahlsignale CS4 und CS5 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 36 zu den Speicherchips 3 des fünften Ranks 500 und des sechsten Ranks 600 blockiert.
Wenn mindestens eines der jeweils an den ersten Eingang 41 und den zweiten Eingang 42 des vierten Registers 40 gekoppelten Chipauswahlsignale CS6 und CS7 aktiv ist, dann werden die Befehls-/Adresssignale CA über den mindestens einen dritten Ausgang 46 zu den Speicherchips 3 des siebten Ranks 700 und des achten Ranks 800 übertragen. Wenn beide Chipauswahlsignale CS6 und CS7 inaktiv sind, dann wird die Übertragung von Befehls-/Adresssignalen CA über den mindestens einen dritten Ausgang 46 zu den Speicherchips 3 des siebten Ranks 700 und des achten Ranks 800 blockiert.
5 zeigt schematisch eine Querschnittsansicht des Halbleiterspeichermoduls 1 der elektronischen Vorrichtung von 4. Das Halbleiterspeichermodul 1 umfasst ein erstes Schaltungssubstrat 2 und ein zweites Schaltungssubstrat 2', die jeweils eine erste Oberfläche S1, S1' und eine zweite Oberfläche S2, S2' aufweisen.
Ein erstes Register 10 ist auf der ersten Oberfläche S1 des ersten Schaltungssubstrats 2 angeordnet, ein zweites Register 20 ist auf der zweiten Oberfläche S2 des ersten Schaltungssubstrats 2 angeordnet, ein drittes Register 30 ist auf der ersten Oberfläche S1' des zweiten Schaltungssubstrats 2' angeordnet, und ein viertes Register 40 ist auf der zweiten Oberfläche S2' des zweiten Schaltungssubstrats 2' angeordnet.
Ein jeweiliger erster Rank 100, 500 und ein jeweiliger zweiter Rank 200, 600 von Speicherchips (in 5 nicht gezeigt) sind auf der jeweiligen ersten Oberfläche S1, S1' des jeweiligen Schaltungssubstrats 1, 1' angeordnet.
Ein jeweiliger dritter Rank 300, 700 und ein jeweiliger vierter Rank 400, 800 von Speicherchips (in 5 nicht gezeigt) sind auf der jeweiligen zweiten Oberfläche S2, S2' des jeweiligen Schaltungssubstrats 1, 1' angeordnet.
In der Regel sind (in 5 nicht gezeigte) Speicherchips durch Lötkugeln 80 an jeweilige Schaltungssubstrate gekoppelt, um eine elektrische Verbindung zwischen den Speicherchips und den Schaltungssubstraten bereitzustellen.
Eine Steckverbindung 70 sorgt für eine Verbindung zwischen dem ersten Schaltungssubstrat 2 und dem zweiten Schaltungssubstrat 2' für die Übertragung elektrischer Signale. Die Steckverbindung 70 enthält einen auf der ersten Oberfläche S1' des zweiten Schaltungssubstrats 2' angeordneten Stecker 70B und einen auf der zweiten Oberfläche S2 des ersten Schaltungssubstrats 1 angeordneten Steckerbuchse 70A.
Ein an einem Ende des ersten Schaltungssubstrats 2 angeordneter Randstecker 8 sorgt für eine elektrische Verbindung zwischen der elektronischen Vorrichtung und einem Bussystem (in 5 nicht gezeigt) für die Übertragung elektrischer Signale zwischen einer externen Einrichtung wie etwa der in 4 dargestellten Steuerungseinrichtung und der elektronischen Vorrichtung über ein Bussystem.

Claims

Halbleiterspeichermodul (1), umfassend: – ein Schaltungssubstrat (2), – einen ersten (100), einen zweiten (200), einen dritten (300) und einen vierten (400) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem Schaltungssubstrat (2) angeordnet sind, – ein erstes Register (10) und ein zweites Register (20), die jeweils auf dem Schaltungssubstrat (2) angeordnet sind, wobei das erste Register (10) und das zweite Register (20) jeweils umfassen: – einen ersten Eingang (11, 21) zum Empfangen eines jeweiligen Chipauswahlsignals (CS0, CS2) mit einem eines aktiven und eines inaktiven Pegels, – einen zweiten Eingang (12, 22) zum Empfangen eines jeweiligen anderen Chipauswahlsignals (CS1, CS3) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen dritten Eingang (13, 23) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (14, 24) zum Senden des jeweiligen Chipauswahlsignals (CS0, CS2) an die Speicherchips (3) des ersten Ranks (100) beziehungsweise des dritten Ranks (300), – einen zweiten Ausgang (15, 25) zum Senden des jeweiligen anderen Chipauswahlsignals (CS1, CS3) an die Speicherchips (3) des zweiten Ranks (200) beziehungsweise des vierten Ranks (400), – mindestens einen dritten Ausgang (16, 26), wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) die Befehls-/Adresssignale (CA) an die Speicherchips (3) des ersten Ranks (100) und an die Speicherchips (3) des zweiten Ranks (200) sendet, wenn mindestens eines des am ersten Eingang (11) des ersten Registers (10) empfangenen Chipauswahlsignals (CS0) und des am zweiten Eingang (12) des ersten Registers (10) empfangenen anderen Chipauswahlsignals (CS1) aktiv ist, und eine Übertragung der Befehls-/Adresssignale (CA) an die Speicherchips (3) des ersten Ranks (100) und an die Speicherchips (3) des zweiten Ranks (200) blockiert, wenn sowohl das am ersten Eingang (11) des ersten Registers (10) empfangene Chipauswahlsignal (CS0) als auch das am zweiten Eingang (12) des ersten Registers (10) empfangene andere Chipauswahlsignal (CS1) inaktiv sind, wobei der mindestens eine dritte Ausgang (26) des zweiten Registers (20) die Befehls-/Adresssignale (CA) an die Speicherchips (3) des dritten Ranks (300) und an die Speicherchips (3) des vierten Ranks (400) sendet, wenn mindestens eines des am ersten Eingang (21) des zweiten Registers (20) empfangenen Chipauswahlsignals (CS2) und des am zweiten Eingang (22) des zweiten Registers (20) empfangenen anderen Chipauswahlsignals (CS3) aktiv ist, und eine Übertragung der Befehls-/Adresssignale (CA) an die Speicherchips (3) des dritten Ranks (300) und an die Speicherchips (3) des vierten Ranks (400) blockiert, wenn sowohl das am ersten Eingang (21) des zweiten Registers (20) empfangene Chipauswahlsignal (CS2) als auch das am ersten Eingang (22) des zweiten Registers (20) empfangene andere Chipauswahlsignal (CS3) inaktiv sind.
Halbleiterspeichermodul (1) nach Anspruch 1, wobei das Schaltungssubstrat (2) eine erste Oberfläche (S1) und eine zweite Oberfläche (S2) aufweist, wobei das erste Register (10) und die Speicherchips (3) des ersten Ranks (100) auf der ersten Oberfläche (S1) angeordnet sind und die Speicherchips (3) des zweiten Ranks (200) auf den Speicherchips (3) des ersten Ranks (100) gestapelt sind, und wobei das zweites Register (20) und die Speicherchips (3) des dritten Ranks (300) auf der zweiten Oberfläche (S2) angeordnet sind und die Speicherchips (3) des vierten Ranks (400) auf den Speicherchips (3) des dritten Ranks (300) gestapelt sind.
Halbleiterspeichermodul (1) nach Anspruch 1 oder 2, wobei das Schaltungssubstrat (2) einen Randstecker (8) mit Anschlusskontakten (9) zum Übertragen elektrischer Signale zwischen dem Schaltungssubstrat (2) und einer externen Einrichtung umfasst.
Halbleiterspeichermodul (1) nach Anspruch 3, wobei Enden der Anschlusskontakte (9) des Randsteckers (8) über jeweilige auf dem Schaltungssubstrat (2) angeordnete leitfähige Leitungen mit dem ersten Eingang (11, 21), mit dem zweiten Eingang (12, 22) und mit mindestens einem dritten Eingang (13, 23) jedes des ersten Registers (10) und des zweiten Registers (20) verbunden sind.
Halbleiterspeichermodul (1) nach Anspruch 3 oder 4, wobei die elektrischen Signale die jeweiligen Chipauswahlsignale (CS0, CS2), die jeweiligen anderen Chipauswahlsignale (CS1, CS3) und die Befehls-/Adresssignale (CA) umfassen.
Halbleiterspeichermodul (1) nach einem der Ansprüche 1 bis 5, wobei jedes des ersten Registers (10) und des zweiten Registers (20) einen vierten Eingang (17, 27) zum Empfangen eines Steuersignals (CS GATE EN) mit einem eines aktiven oder eines inaktiven Pegels umfasst, wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (11) des ersten Registers (10) empfangenen Chipauswahlsignals (CS0) und des am zweiten Eingang (12) des ersten Registers (10) empfangenen anderen Chipauswahlsignals (CS1) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (11) des ersten Registers (10) empfangene Chipauswahlsignal (CS0) und das am zweiten Eingang (12) des ersten Registers (10) empfangene andere Chipauswahlsignal (CS1) inaktiv sind, wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist, der mindestens eine dritte Ausgang (26) des zweiten Registers (20) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (21) des zweiten Registers (20) empfangenen Chipauswahlsignals (CS2) und des am zweiten Eingang (22) des zweiten Registers (20) empfangenen anderen Chipauswahlsignal (CS3) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (21) des zweiten Registers (20) empfangene Chipauswahlsignal (CS2) als auch das am zweiten Eingang (22) des zweiten Registers (20) empfangene andere Chipauswahlsignal (CS3) inaktiv sind, wobei der mindestens eine dritte Ausgang (26) des zweiten Registers (20) die Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist.
Halbleiterspeichermodul (1) nach einem der Ansprüche 1 bis 6, wobei das Halbleiterspeichermodul (1) eine auf dem Schaltungssubstrat (2) angeordnete Steckerbuchse (70A) aufweist, wobei das Halbleiterspeichermodul (1) weiterhin umfasst: – ein weiteres Schaltungssubstrat (2') mit einem darauf angeordneten Stecker (70B), – einen fünften (500), einen sechsten (600), einen siebten (700) und einen achten (800) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem anderen Schaltungssubstrat (2') angeordnet sind, – ein drittes Register (30) und ein viertes Register (40), die jeweils auf dem anderen Schaltungssubstrat (2') angeordnet sind, wobei das dritte Register (30) und das vierte Register (40) jeweils umfassen: – einen ersten Eingang (31, 41) zum Empfangen eines jeweiligen Chipauswahlsignals (CS4, CS6) mit einem eines aktiven und eines inaktiven Pegels, – einen zweiten Eingang (32, 42) zum Empfangen eines jeweiligen anderen Chipauswahlsignals (CS5, CS7) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen dritten Eingang (33, 43) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (34, 44) zum Senden des jeweiligen Chipauswahlsignals (CS4, CS6) an die Speicherchips (3) des fünften Ranks (500) beziehungsweise des siebten Ranks (700), – einen zweiten Ausgang (35, 45) zum Senden des jeweiligen anderen Chipauswahlsignals (CS5, CS7) an die Speicherchips (3) des sechsten Ranks (600) beziehungsweise des achten Ranks (800), – mindestens einen dritten Ausgang (36, 46), wobei die Steckerbuchse (70A) der Leiterplatte (2) und der Stecker (70B) der anderen Leiterplatte (2') gekoppelt sind und eine elektrische Verbindung für die Übertragung der jeweiligen Chipauswahlsignale (CS0, CS2, CS4, CS6), der jeweiligen anderen Chipauswahlsignale (CS1, CS3, CS5, CS7) und der Befehls-/Adresssignale (CA) zwischen der Leiterplatte (2) und der anderen Leiterplatte (2') bereitstellen; wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) die Befehls-/Adresssignale (CA) sendet, wenn mindestens eines des am ersten Eingang (31) des dritten Registers (30) empfangenen Chipauswahlsignals (CS4) und des am zweiten Eingang (32) des dritten Registers (30) empfangenen anderen Chipauswahlsignals (CS5) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn sowohl das am ersten Eingang (31) des dritten Registers (30) empfangene Chipauswahlsignal (CS4) als auch das am zweiten Eingang (32) des dritten Registers (30) empfangene andere Chipauswahlsignal (CS5) inaktiv sind, wobei der mindestens eine dritte Ausgang (46) des vierten Registers (40) die Befehls-/Adresssignale (CA) sendet, wenn mindestens eines des am ersten Eingang (41) des vierten Registers (40) empfangenen Chipauswahlsignals (CS6) und des am zweiten Eingang (42) des vierten Registers (40) empfangenen anderen Chipauswahlsignals (CS7) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn sowohl das am ersten Eingang (41) des vierten Registers (40) empfangene Chipauswahlsignal (CS6) als auch das am zweiten Eingang (42) des vierten Registers (40) empfangene andere Chipauswahlsignal (CS7) inaktiv sind.
Halbleiterspeichermodul (1) nach Anspruch 7, wobei das andere Schaltungssubstrat (2') eine erste Oberfläche (S1') und eine zweite Oberfläche (S2') aufweist, wobei das dritte Register (30), die Speicherchips (3) des fünften Ranks (500) und die Speicherchips (3) des sechsten Ranks (600) auf der ersten Oberfläche (S1') des anderen Schaltungssubstrats angeordnet sind, und wobei das vierte Register (40), die Speicherchips (3) des siebten Ranks (700) und die Speicherchips (3) des achten Ranks (800) auf der zweiten Oberfläche (S2') des anderen schaltungssubstrats angeordnet sind.
Halbleiterspeichermodul (1) nach einem der Ansprüche 7 bis 8, wobei das dritte Register (30) und das vierte Register (40) jeweils einen vierten Eingang (37, 47) zum Empfangen eines Steuersignals (CS GATE EN) mit einem eines aktiven und eines inaktiven Pegels umfasst, wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (31) des dritten Registers (30) empfangenen Chipauswahlsignals (CS4) und des am zweiten Eingang (32) des dritten Registers (30) empfangenen anderen Chipauswahlsignals (CS5) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (31) des dritten Registers (30) empfangene Chipauswahlsignal (CS4) und das am zweiten Eingang (32) des dritten Registers (30) empfangene andere Chipauswahlsignal (CS5) inaktiv sind, wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist, der mindestens eine dritte Ausgang (46) des vierten Registers (40) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (41) des vierten Registers (40) empfangenen Chipauswahlsignals (CS6) und des am zweiten Eingang (42) des vierten Registers (40) empfangenen anderen Chipauswahlsignals (CS7) aktiv ist, und die Befehls-/Adresssignale (CA) 5 blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (41) des vierten Registers (40) empfangene Chipauswahlsignal (CS6) als auch das am zweiten Eingang (42) des vierten Registers (40) empfangene andere Chipauswahlsignal (CS7) inaktiv sind, wobei der mindestens eine dritte Ausgang (46) des vierten Registers (40) die Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist.
Halbleiterspeichermodul (1) nach einem der Ansprüche 1 bis 9, wobei die Speicherchips (3) dynamische Direktzugriffsspeicherchips sind.
Halbleiterspeichermodul (1) nach einem der Ansprüche 1 bis 9, wobei die Speicherchips (3) synchrone dynamische Direktzugriffsspeicherchips sind.
Halbleiterspeichermodul (1) nach einem der Ansprüche 1 bis 11, wobei das Halbleiterspeichermodul (1) ein Dual-Inline-Speichermodul ist.
Elektronische Vorrichtung, umfassend: – eine Steuerungseinrichtung (50), – ein Bussystem (60), – mindestens ein Halbleiterspeichermodul (1), umfassend: – ein Schaltungssubstrat (2), – einen ersten (100), einen zweiten (200), einen dritten (300) und einen vierten (400) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem Schaltungssubstrat (2) angeordnet sind, – ein erstes Register (10) und ein zweites Register (20), die jeweils auf dem Schaltungssubstrat (2) angeordnet sind, wobei das erste Register (10) und das zweite Register (20) jeweils umfassen: – einen an die Steuerungseinrichtung (50) gekoppelten ersten Eingang (11, 21) zum Empfangen eines jeweiligen Chipauswahlsignals (CS0, CS2) mit einem eines aktiven und eines inaktiven Pegels, – einen an die Steuerungseinrichtung (50) gekoppelten zweiten Eingang (12, 22) zum Empfangen eines jeweiligen anderen Chipauswahlsignals (CS1, CS3) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen an die Steuerungseinrichtung (50) über das Bussystem (60) gekoppelten dritten Eingang (13, 23) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (14, 24) zum Senden des jeweiligen Chipauswahlsignals (CS0, CS2) an die Speicherchips (3) des ersten Ranks (100) beziehungsweise des dritten Ranks (300), – einen zweiten Ausgang (15, 25) zum Senden des jeweiligen anderen Chipauswahlsignals (CS1, CS3) an die Speicherchips (3) des zweiten Ranks (200) beziehungsweise des vierten Ranks (400), – mindestens einen dritten Ausgang (16, 26), wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) die Befehls-/Adresssignale (CA) an die Speicherchips (3) des ersten Ranks (100) und an die Speicherchips (3) des zweiten Ranks (200) sendet, wenn mindestens eines des am ersten Eingang (11) des ersten Registers (10) empfangenen Chipauswahlsignals (CS0) und des am zweiten Eingang (12) des ersten Registers (10) empfangenen anderen Chipauswahlsignals (CS1) aktiv ist, und eine Übertragung der Befehls-/Adresssignale (CA) an die Speicherchips (3) des ersten Ranks (100) und an die Speicherchips (3) des zweiten Ranks (200) blockiert, wenn sowohl das am ersten Eingang (11) des ersten Registers (10) empfangene Chipauswahlsignal (CS0) als auch das am zweiten Eingang (12) des ersten Registers (10) empfangene andere Chipauswahlsignal (CS1) inaktiv sind, wobei der mindestens eine dritte Ausgang (26) des zweiten Registers (20) die Befehls-/Adresssignale (CA) an die Speicherchips (3) des dritten Ranks (300) und an die Speicherchips (3) des vierten Ranks (400) sendet, wenn mindestens eines des am ersten Eingang (21) des zweiten Registers (20) empfangenen Chipauswahlsignals (CS2) und des am zweiten Eingang (22) des zweiten Registers (20) empfangenen anderen Chipauswahlsignals (CS3) aktiv ist, und eine Übertragung der Befehls-/Adresssignale (CA) an die Speicherchips (3) des dritten Ranks (300) und an die Speicherchips (3) des vierten Ranks (400) blockiert, wenn sowohl das am ersten Eingang (21) des zweiten Registers (20) empfangene Chipauswahlsignal (CS2) als auch das am zweiten Eingang (22) des zweiten Registers (20) empfangene andere Chipauswahlsignal (CS3) inaktiv sind.
Elektronische Vorrichtung nach Anspruch 13, wobei das Schaltungssubstrat (2) eine erste Oberfläche (S1) und eine zweite Oberfläche (S2) aufweist, wobei das erste Register (10) und die Speicherchips (3) des ersten Ranks (100) auf der ersten Oberfläche (S1) angeordnet sind und die Speicherchips (3) des zweiten Ranks (200) auf den Speicherchips (3) des ersten Ranks (100) gestapelt sind, und wobei das zweites Register (20) und die Speicherchips (3) des dritten Ranks (300) auf der zweiten Oberfläche (S2) angeordnet sind und die Speicherchips (3) des vierten Ranks (400) auf den Speicherchips (3) des dritten Ranks (300) gestapelt sind.
Elektronische Vorrichtung nach Anspruch 13 oder 14, wobei das Schaltungssubstrat (2) einen Randstecker (8) mit Anschlusskontakten (9) zum Übertragen elektrischer Signale zwischen dem Schaltungssubstrat (2) und einer externen Einrichtung umfasst.
Elektronische Vorrichtung nach Anspruch 15, wobei Enden der Anschlusskontakte (9) des Randsteckers (8) über jeweilige auf dem Schaltungssubstrat (2) angeordnete leitfähige Leitungen mit dem ersten Eingang (11, 21), mit dem zweiten Eingang (12, 22) und mit mindestens einem dritten Eingang (13, 23) jedes des ersten Registers (10) und des zweiten Registers (20) verbunden sind.
Elektronische Vorrichtung nach Anspruch 15 oder 16, wobei die elektrischen Signale die jeweiligen Chipauswahlsignale (CS0, CS2), die jeweiligen anderen Chipauswahlsignale (CS1, CS3) und die Befehls-/Adresssignale (CA) umfassen.
Elektronische Vorrichtung nach einem der Ansprüche 13 bis 17, wobei jedes des ersten Registers (10) und des zweiten Registers (20) einen vierten Eingang (17, 27) zum Empfangen eines Steuersignals (CS GATE EN) mit einem eines aktiven oder eines inaktiven Pegels umfasst, wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (11) des ersten Registers (10) empfangenen Chipauswahlsignals (CS0) und des am zweiten Eingang (12) des ersten Registers (10) empfangenen anderen Chipauswahlsignals (CS1) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (11) des ersten Registers (10) empfangene Chipauswahlsignal (CS0) als auch das am zweiten Eingang (12) des ersten Registers (10) empfangene andere Chipauswahlsignal (CS1) inaktiv sind, wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist, der mindestens eine dritte Ausgang (26) des zweiten Registers (20) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (21) des zweiten Registers (20) empfangenen Chipauswahlsignals (CS2) und des am zweiten Eingang (22) des zweiten Registers (20) empfangenen anderen Chipauswahlsignals (CS3) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (21) des zweiten Registers (20) empfangene Chipauswahlsignal (CS2) als auch das am zweiten Eingang (22) des zweiten Registers (20) empfangene andere Chipauswahlsignal (CS3) inaktiv sind, wobei der mindestens eine dritte Ausgang (26) des zweiten Registers (20) die Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist.
Elektronische Vorrichtung nach einem der Ansprüche 13 bis 18, wobei das Halbleiterspeichermodul (1) eine auf dem Schaltungssubstrat (2) angeordnete Steckerbuchse (70A) aufweist, wobei das Halbleiterspeichermodul (1) weiterhin umfasst: – ein weiteres Schaltungssubstrat (2') mit einem darauf angeordneten Stecker (70B), – einen fünften (500), einen sechsten (600), einen siebten (700) und einen achten (800) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem anderen Schaltungssubstrat (2') angeordnet sind, – ein drittes Register (30) und ein viertes Register (40), die jeweils auf dem anderen Schaltungssubstrat (2') angeordnet sind, wobei das dritte Register (30) und das vierte Register (40) jeweils umfassen: – einen an die Steuerungseinrichtung (50) gekoppelten ersten Eingang (31, 41) zum Empfangen eines jeweiligen Chipauswahlsignals (CS4, CS6) mit einem eines aktiven und eines inaktiven Pegels, – einen an die Steuerungseinrichtung (50) gekoppelten zweiten Eingang (32, 42) zum Empfangen eines jeweiligen anderen Chipauswahlsignals (CS5, CS7) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen an die Steuerungseinrichtung (50) über das Bussystem (60) gekoppelten dritten Eingang (33, 43) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (34, 44) zum Senden des jeweiligen Chipauswahlsignals (CS4, CS6) an die Speicherchips (3) des fünften Ranks (500) beziehungsweise des siebten Ranks (700), – einen zweiten Ausgang (35, 45) zum Senden des jeweiligen anderen Chipauswahlsignals (CS5, 35 CS7) an die Speicherchips (3) des sechsten Ranks (600) beziehungsweise des achten Ranks (800), – mindestens einen dritten Ausgang (36, 46), wobei die Steckerbuchse (70A) der Leiterplatte (2) und der Stecker (70B) der anderen Leiterplatte (2') gekoppelt sind und eine elektrische Verbindung für die Übertragung der jeweiligen Chipauswahlsignale, der jeweiligen anderen Chipauswahlsignale und der Befehls-/Adresssignale (CA) zwischen der Leiterplatte (2) und der anderen Leiterplatte (2') bereitstellen; wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) die Befehls-/Adresssignale (CA) sendet, wenn mindestens eines des am ersten Eingang (31) des dritten Registers (30) empfangenen Chipauswahlsignals (CS4) und des am zweiten Eingang (32) des dritten Registers (30) empfangenen anderen Chipauswahlsignals (CS5) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn sowohl das am ersten Eingang (31) des dritten Registers (30) empfangene Chipauswahlsignal (CS4) als auch das am zweiten Eingang (32) des dritten Registers (30) empfangene andere Chipauswahlsignal (CS5) inaktiv sind, wobei der mindestens eine dritte Ausgang (46) des vierten Registers (40) die Befehls-/Adresssignale (CA) sendet, wenn mindestens eines des am ersten Eingang (41) des vierten Registers (40) empfangenen Chipauswahlsignals (CS6) und des am zweiten Eingang (42) des vierten Registers (40) empfangenen anderen Chipauswahlsignals (CS7) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn sowohl das am ersten Eingang (41) des vierten Registers (40) empfangene Chipauswahlsignal (CS6) als auch das am zweiten Eingang (42) des vierten Registers (40) empfangene andere Chipauswahlsignal (CS7) inaktiv sind.
Elektronische Vorrichtung nach Anspruch 19, wobei das andere Schaltungssubstrat (2') eine erste Oberfläche (S1') und eine zweite Oberfläche (S2') aufweist, wobei das dritte Register (30), die Speicherchips (3) des fünften Ranks (500) und die Speicherchips (3) des sechsten Ranks (600) auf der ersten Oberfläche (S1') des anderen Schaltungssubstrats angeordnet sind, und wobei das vierte Register (40), die Speicherchips (3) des siebten Ranks (700) und die Speicherchips (3) des achten Ranks (800) auf der zweiten Oberfläche (S2') des anderen Schaltungssubstrats angeordnet sind.
Elektronische Vorrichtung nach Anspruch 19 oder 20, wobei jedes des dritten Registers (30) und des vierten Registers (40) einen vierten Eingang (37, 37) zum Empfangen eines Steuersignals (CS GATE EN) mit einem eines aktiven oder eines inaktiven Pegels umfasst, wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (31) des dritten Registers (30) empfangenen Chipauswahlsignals (CS4) und des am zweiten Eingang (32) des dritten Registers (30) empfangenen anderen Chipauswahlsignals (CS5) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (31) des dritten Registers (30) empfangene Chipauswahlsignal (CS4) und das am zweiten Eingang (32) des dritten Registers (30) empfangene andere Chipauswahlsignal (CS5) inaktiv sind, wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist, der mindestens eine dritte Ausgang (46) des vierten Registers (40) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (41) des vierten Registers (40) empfangenen Chipauswahlsignals (CS6) und des am zweiten Eingang (42) des vierten Registers (40) empfangenen anderen Chipauswahlsignals (CS7) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (41) des vierten Registers (40) empfangene Chipauswahlsignal (CS6) als auch das am zweiten Eingang (42) des vierten Registers (40) empfangene andere Chipauswahlsignal (CS7) inaktiv sind, wobei der mindestens eine dritte Ausgang (46) des vierten Registers (40) die Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist.
Elektronische Vorrichtung nach einem der Ansprüche 13 bis 21, wobei die Speicherchips (3) dynamische Direktzugriffsspeicherchips sind.
Elektronische Vorrichtung nach einem der Ansprüche 13 bis 21, wobei die Speicherchips (3) synchrone dynamische Direktzugriffsspeicherchips sind.
Elektronische Vorrichtung nach einem der Ansprüche 13 bis 23, wobei das Halbleiterspeichermodul (1) ein Dual-Inline-Speichermodul ist.
Verfahren zum Betreiben eines Halbleiterspeichermoduls, wobei das Verfahren umfasst: – Bereitstellen eines Halbleiterspeichermoduls (1), das umfasst: – ein Schaltungssubstrat (2), – einen ersten (100), einen zweiten (200), einen dritten (300) und einen vierten (400) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem Schaltungssubstrat (2) angeordnet sind, – ein erstes Register (10) und ein zweites Register (20), die jeweils auf dem Schaltungssubstrat (2) angeordnet sind, wobei das erste Register (10) und das zweite Register (20) jeweils umfassen: – einen ersten Eingang (11, 21) zum Empfangen eines jeweiligen Chipauswahlsignals (CS0, CS2) mit einem eines aktiven und eines inaktiven Pegels, – einen zweiten Eingang (12, 22) zum Empfangen eines jeweiligen anderen Chipauswahlsignals (CS1, CS3) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen dritten Eingang (13, 23) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (14, 24) zum Senden des jeweiligen Chipauswahlsignals (CS0, CS2) an die Speicherchips (3) des ersten Ranks (100) beziehungsweise des dritten Ranks (300), – einen zweiten Ausgang (15, 25) zum Senden des jeweiligen Chipauswahlsignals (CS1, CS3) an die Speicherchips (3) des zweiten Ranks (200) beziehungsweise des vierten Ranks (400), – mindestens einen dritten Ausgang (16, 26), Bestimmen, ob eines der jeweiligen Chipauswahlsignale (CS0, CS2) und eines der jeweiligen anderen Chipauswahlsignale (CS1, CS3) aktiv ist, Senden der Befehls-/Adresssignale (CA) zu den Speicherchips (3) des ersten Ranks (100) und zu den Speicherchips (3) des zweiten Ranks (200) über den mindestens einen dritten Ausgang (16) des ersten Registers (10), wenn mindestens eines des am ersten Eingang (11) des ersten Registers (10) empfangenen Chipauswahlsignals (CS0) und des am zweiten Eingang (12) des ersten Registers (10) empfangenen anderen Chipauswahlsignals (CS1) aktiv ist, und Blockieren einer Übertragung der Befehls-/Adresssignale (CA) an die Speicherchips (3) des ersten Ranks (100) und an die Speicherchips (3) des zweiten Ranks (200), wenn sowohl das am ersten Eingang (11) des ersten Registers (10) empfangene Chipauswahlsignal (CS0) als auch das am zweiten Eingang (12) des ersten Registers (10) empfangene andere Chipauswahlsignal (CS1) inaktiv sind, Senden der Befehls-/Adresssignale (CA) über den mindestens einen dritten Ausgang (26) des zweiten Registers (20) an die Speicherchips (3) des dritten Ranks (300) und an die Speicherchips (3) des vierten Ranks (400), wenn mindestens eines des am ersten Eingang (21) des zweiten Registers (20) empfangenen Chipauswahlsignals (CS2) und des am zweiten Eingang (22) des zweiten Registers empfangenen anderen Chipauswahlsignals (CS3) aktiv ist, und Blockieren einer Übertragung der Befehls-/Adresssignale (CA) an die Speicherchips (3) des dritten Ranks (300) und an die Speicherchips (3) des vierten Ranks (400), wenn sowohl das am ersten Eingang (21) des zweiten Registers (20) empfangene Chipauswahlsignal (CS2) als auch das am zweiten Eingang (22) des zweiten Registers (20) empfangene andere Chipauswahlsignal (CS3) inaktiv sind.
Verfahren nach Anspruch 25, wobei das Schaltungssubstrat (2) eine erste Oberfläche (S1) und eine zweite Oberfläche (S2) aufweist, wobei das erste Register (10) und die Speicherchips (3) des ersten Ranks (100) auf der ersten Oberfläche (S1) angeordnet sind und die Speicherchips (3) des zweiten Ranks (200) auf den Speicherchips (3) des ersten Ranks (100) gestapelt sind, und wobei das zweite Register (20) und die Speicherchips (3) des dritten Ranks (300) auf der zweiten Oberfläche (S2) angeordnet sind und die Speicherchips (3) des vierten Ranks (400) auf den Speicherchips (3) des dritten Ranks (300) gestapelt sind.
Verfahren nach Anspruch 25 oder 26, wobei das Schaltungssubstrat (2) einen Randstecker (8) mit Anschlusskontakten (9) zum Übertragen elektrischer Signale zwischen dem Schaltungssubstrat (2) und einer externen Einrichtung umfasst.
Verfahren nach Anspruch 27, wobei Enden der Anschlusskontakte (9) des Randsteckers (8) über jeweilige auf dem Schaltungssubstrat (2) angeordnete leitfähige Leitungen mit dem ersten Eingang (11, 21), mit dem zweiten Eingang (12, 22) und mit mindestens einem dritten Eingang (13, 23) jedes des ersten Registers (10) und des zweiten Registers (20) verbunden sind.
Verfahren nach Anspruch 27 oder 28, wobei die elektrischen Signale die jeweiligen Chipauswahlsignale (CS0, CS2), die jeweiligen anderen Chipauswahlsignale (CS1, CS3) und die Befehls-/Adresssignale (CA) umfassen.
Verfahren nach einem der Ansprüche 25 bis 29, wobei jedes des ersten Registers (10) und des zweiten Registers (20) einen vierten Eingang (17, 27) zum Empfangen eines Steuersignals (CS GATE EN) mit einem eines aktiven oder eines inaktiven Pegels umfasst, wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (11) des ersten Registers (10) empfangenen Chipauswahlsignals (CS0) und des am zweiten Eingang (12) des ersten Registers (10) empfangenen anderen Chipauswahlsignals (CS1) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (11) des ersten Registers (10) empfangene Chipauswahlsignal (CS0) und das am zweiten Eingang (12) des ersten Registers (10) empfangene andere Chipauswahlsignal (CS1) inaktiv sind, wobei der mindestens eine dritte Ausgang (16) des ersten Registers (10) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist, der mindestens eine dritte Ausgang (26) des zweiten Registers (20) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (21) des zweiten Registers empfangenen Chipauswahlsignals (CS2) und des am zweiten Eingang (22) des zweiten Registers (20) empfangenen anderen Chipauswahlsignals (CS3) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (21) des zweiten Registers (20) empfangene Chipauswahlsignal (CS2) als auch das am zweiten Eingang (22) des zweiten Registers (20) empfangene andere Chipauswahlsignal (CS3) inaktiv sind, wobei der mindestens eine dritte Ausgang (26) des zweiten Registers (20) die Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist.
Verfahren nach einem der Ansprüche 25 bis 30, wobei das Halbleiterspeichermodul (1) einer auf dem Schaltungssubstrat (2) angeordneten Steckerbuchse (70A) aufweist, wobei das Halbleiterspeichermodul (1) weiterhin umfasst: – ein weiteres Schaltungssubstrat (2') mit einem darauf angeordneten Stecker (70B), – einen fünften (500), einen sechsten (600), einen siebten (700) und einen achten (800) Rank von Speicherchips (3), die jeweils eine Vielzahl von Speicherchips (3) enthalten und jeweils auf dem anderen Schaltungssubstrat (2') angeordnet sind, – ein drittes Register (30) und ein viertes Register (40), die jeweils auf dem anderen Schaltungssubstrat (2') angeordnet sind, wobei das dritte Register (30) und das vierte Register (40) jeweils umfassen: – einen ersten Eingang (31, 41) zum Empfangen eines jeweiligen Chipauswahlsignals (CS4, CS6) mit einem eines aktiven und eines inaktiven Pegels, – einen zweiten Eingang (32, 42) zum Empfangen eines jeweiligen Chipauswahlsignals (CS5, CS7) mit einem eines aktiven und eines inaktiven Pegels, – mindestens einen dritten Eingang (33, 43) zum Empfangen von Befehls-/Adresssignalen (CA), – einen ersten Ausgang (34, 44) zum Senden des jeweiligen Chipauswahlsignals (CS4, CS6) an die Speicherchips (3) des fünften Ranks (500) beziehungsweise des siebten Ranks (700), – einen zweiten Ausgang (35, 45) zum Senden des jeweiligen Chipauswahlsignals (CS5, CS7) an die Speicherchips (3) des sechsten Ranks (600) beziehungsweise des achten Ranks (800), – mindestens einen dritten Ausgang (36, 46), wobei die Steckerbuchse (70A) der Leiterplatte (2) und der Stecker (70B) der anderen Leiterplatte (2') gekoppelt sind und eine elektrische Verbindung für die Übertragung der jeweiligen Chipauswahlsignale, der jeweiligen anderen Chipauswahlsignale und der Befehls-/Adresssignale (CA) zwischen der Leiterplatte (2) und der anderen Leiterplatte (2') bereitstellen; wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) die Befehls-/Adresssignale (CA) sendet, wenn mindestens eines des am ersten Eingang (31) des dritten Registers (30) empfangenen Chipauswahlsignals (CS4) und des am zweiten Eingang (32) des dritten Registers (30) empfangenen anderen Chipauswahlsignals (CS5) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn sowohl das am ersten Eingang (31) des dritten Registers (30) empfangene Chipauswahlsignal (CS4) als auch das am zweiten Eingang (32) des dritten Registers (30) empfangene andere Chipauswahlsignal (CS5) inaktiv sind, wobei der mindestens eine dritte Ausgang (46) des vierten Registers (40) die Befehls-/Adresssignale (CA) sendet, wenn mindestens eines des am ersten Eingang (41) des vierten Registers (40) empfangenen Chipauswahlsignals (CS6) und des am zweiten Eingang (42) des vierten Registers (40) empfangenen anderen Chipauswahlsignals (CS7) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn sowohl das am ersten Eingang (41) des vierten Registers (40) empfangene Chipauswahlsignal (CS6) als auch das am zweiten Eingang (42) des vierten Registers (40) empfangene andere Chipauswahlsignal (CS7) inaktiv sind.
Verfahren nach Anspruch 31, wobei das andere Schaltungssubstrat (2') eine erste Oberfläche (S1') und eine zweite Oberfläche (S2') aufweist, wobei das dritte Register (30), die Speicherchips (3) des fünften Ranks (500) und die Speicherchips (3) des sechsten Ranks (600) auf der ersten Oberfläche (S1') des anderen Schaltungssubstrats angeordnet sind, und wobei das vierte Register (40), die Speicherchips (3) des siebten Ranks (700) und die Speicherchips (3) des achten Ranks (800) auf der zweiten Oberfläche (S2') des anderen Schaltungssubstrats angeordnet sind.
Verfahren nach Anspruch 31 oder 32, wobei jedes des dritten Registers (30) und des vierten Registers (40) einen vierten Eingang (37, 47) zum Empfangen eines Steuersignals (CS GATE EN) mit einem eines aktiven oder eines inaktiven Pegels umfasst, wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (31) des dritten Registers (30) empfangenen Chipauswahlsignals (CS4) und des am zweiten Eingang (32) des dritten Registers (30) empfangenen anderen Chipauswahlsignals (CS5) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (31) des dritten Registers (30) empfangene Chipauswahlsignal (CS4) als auch das am zweiten Eingang (32) des dritten Registers (30) empfangene andere Chipauswahlsignal (CS5) inaktiv sind, wobei der mindestens eine dritte Ausgang (36) des dritten Registers (30) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist, der mindestens eine dritte Ausgang (46) des vierten Registers (40) Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn mindestens eines des am ersten Eingang (41) des vierten Registers (40) empfangenen Chipauswahlsignals (CS6) und des am zweiten Eingang (42) des zweiten Registers (40) empfangenen anderen Chipauswahlsignals (CS7) aktiv ist, und die Befehls-/Adresssignale (CA) blockiert, wenn das Steuersignal (CS GATE EN) aktiv ist und wenn sowohl das am ersten Eingang (41) des vierten Registers (40) empfangene Chipauswahlsignal (CS6) als auch das am zweiten Eingang (42) des vierten Registers (40) empfangene andere Chipauswahlsignal (CS7) inaktiv sind, wobei der mindestens eine dritte Ausgang (46) des vierten Registers (40) die Befehls-/Adresssignale (CA) sendet, wenn das Steuersignal (CS GATE EN) inaktiv ist.
Verfahren nach einem der Ansprüche 25 bis 33, wobei die Speicherchips (3) dynamische Direktzugriffsspeicherchips sind.
Verfahren nach einem der Ansprüche 25 bis 33, wobei die Speicherchips (3) synchrone dynamische Direktzugriffsspeicherchips sind.
Verfahren nach einem der Ansprüche 25 bis 35, wobei das Halbleiterspeichermodul (1) ein Dual-Inline-Speichermodul ist.