JP2001223729A - バスエミュレーション装置 - Google Patents
バスエミュレーション装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Abstract
(57)【要約】
【課題】パラレルバスと置換え可能なバスエミュレーシ
ョン装置を提供する。 【解決手段】バスエミュレーション装置９０は、ハブ回
路８０と、シリアルインタフェース回路１０〜７０と、
シリアル転送路１０Ｓ〜７０Ｓとを有し、ＬＳＩまたは
プリント回路板に搭載される。シリアルインタフェース
回路１０〜７０は、周辺回路１９〜７９からのパラレル
データをシリアルデータに変換してシリアル転送路１０
Ｓ〜７０Ｓに供給するパラレル／シリアル変換回路と、
ハブ回路８０からのシリアルデータをパラレルデータに
変換して周辺回路１９〜７９に供給するシリアル／パラ
レル変換回路とを有する。ハブ回路８０は、シリアルイ
ンタフェース回路１０〜７０からのシリアルデータを、
シリアルインタフェース回路１０〜７０のうちで前記パ
ラレルデータの転送先の周辺回路に接続されたシリアル
インタフェース回路に対して供給する。
ョン装置を提供する。 【解決手段】バスエミュレーション装置９０は、ハブ回
路８０と、シリアルインタフェース回路１０〜７０と、
シリアル転送路１０Ｓ〜７０Ｓとを有し、ＬＳＩまたは
プリント回路板に搭載される。シリアルインタフェース
回路１０〜７０は、周辺回路１９〜７９からのパラレル
データをシリアルデータに変換してシリアル転送路１０
Ｓ〜７０Ｓに供給するパラレル／シリアル変換回路と、
ハブ回路８０からのシリアルデータをパラレルデータに
変換して周辺回路１９〜７９に供給するシリアル／パラ
レル変換回路とを有する。ハブ回路８０は、シリアルイ
ンタフェース回路１０〜７０からのシリアルデータを、
シリアルインタフェース回路１０〜７０のうちで前記パ
ラレルデータの転送先の周辺回路に接続されたシリアル
インタフェース回路に対して供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、ハブ回路を介して
周辺回路間のデータ転送を行うバスエミュレーション装
置に関する。
周辺回路間のデータ転送を行うバスエミュレーション装
置に関する。
【０００２】
【従来の技術】特開平１１−２８４６３６号公報、特開
平１１−１６８４９３号公報、特開平１１−８８３９７
号公報、特開昭６２−２２００４７号公報、特開平７−
２９７８５３号公報には、ハブまたはハブを有するネッ
トワークに関する記載がある。
平１１−１６８４９３号公報、特開平１１−８８３９７
号公報、特開昭６２−２２００４７号公報、特開平７−
２９７８５３号公報には、ハブまたはハブを有するネッ
トワークに関する記載がある。
【０００３】例えば、特開平１１−２８４６３６号公報
には、ＨＵＢ装置およびＵＳＢ通信方法の発明が開示さ
れている。この公報には、デバイス間のデータ経路を直
接接続する接続機能をＨＵＢ装置に付加することが開示
されている。
には、ＨＵＢ装置およびＵＳＢ通信方法の発明が開示さ
れている。この公報には、デバイス間のデータ経路を直
接接続する接続機能をＨＵＢ装置に付加することが開示
されている。
【０００４】また、特開平１１−８８３９７号公報に
は、スイッチングハブの発明が開示されている。この公
報には、複数の高速ネットワークインタフェース部と複
数の低速スイッチング部との間にシリアル／パラレル変
換部を設け、高速ネットワークインタフェース部の間で
はシリアルデータで転送を行い、低速スイッチング部の
間ではパラレルデータで転送を行い、データ転送速度を
切り換えることが開示されている。
は、スイッチングハブの発明が開示されている。この公
報には、複数の高速ネットワークインタフェース部と複
数の低速スイッチング部との間にシリアル／パラレル変
換部を設け、高速ネットワークインタフェース部の間で
はシリアルデータで転送を行い、低速スイッチング部の
間ではパラレルデータで転送を行い、データ転送速度を
切り換えることが開示されている。
【０００５】また、特開平７−２９７８５３号公報に
は、拡張可能なラウンドロビンローカルエリアハブネッ
トワークにおいて、リモートステーションをポーリング
することが開示されている。
は、拡張可能なラウンドロビンローカルエリアハブネッ
トワークにおいて、リモートステーションをポーリング
することが開示されている。
【０００６】
【発明が解決しようとする課題】従来のパーソナルコン
ピュータ（ＰＣ）やディジタル家電機器の筐体内では、
パラレル配線のバスによるマルチドロップの接続形態が
一般的である。このような、従来の接続形態では、配線
経路のインピーダンス平坦化や終端が困難なため、１信
号線あたりのデータ転送速度を上げるのが難しい。その
ため、配線本数が増加し、配線面積の増大、電磁波の不
要輻射（ＥＭＣ）の増大、配線長の制限等の問題があ
る。
ピュータ（ＰＣ）やディジタル家電機器の筐体内では、
パラレル配線のバスによるマルチドロップの接続形態が
一般的である。このような、従来の接続形態では、配線
経路のインピーダンス平坦化や終端が困難なため、１信
号線あたりのデータ転送速度を上げるのが難しい。その
ため、配線本数が増加し、配線面積の増大、電磁波の不
要輻射（ＥＭＣ）の増大、配線長の制限等の問題があ
る。
【０００７】さらに、従来の大規模集積回路（ＬＳＩ）
またはプリント回路板におけるバス配線およびバスアー
キテクチャでは、周辺回路間でオーディオもしくはビデ
オ等のディジタル信号を転送している場合に、同時に他
の信号を他の周辺回路間で転送することが困難である。
このため、従来のパラレルバス配線、バスドライバ、バ
スレシーバ等の機能を満たし、さらに前述のような既存
バスの問題を解消するバスエミュレーション装置が望ま
れる。
またはプリント回路板におけるバス配線およびバスアー
キテクチャでは、周辺回路間でオーディオもしくはビデ
オ等のディジタル信号を転送している場合に、同時に他
の信号を他の周辺回路間で転送することが困難である。
このため、従来のパラレルバス配線、バスドライバ、バ
スレシーバ等の機能を満たし、さらに前述のような既存
バスの問題を解消するバスエミュレーション装置が望ま
れる。
【０００８】なお、ＩＥＥＥ（Institute of Electrica
l and Electronics Engineers ）１３９４やＵＳＢ（Un
iversal Serial Bus）、イーサネット（Ethernet）のよ
うなシリアルネットワーク規格は、基本的に時分割多重
接続（ＴＤＭＡ：Time-Division Multiple Access ）方
式なので、通常のバスと同様に同時複数転送が困難であ
る。電話やＡＴＭ（Asynchronous Transfer Mode switc
hing system ）を用いた広域ネットワークは、ハブ＆ス
ポーク形トポロジーを有するが、対象とする物理エリ
ア、装置規模、タイミング要求等が大きく異なり、バス
の置換えとは概念が本質的に異なる。
l and Electronics Engineers ）１３９４やＵＳＢ（Un
iversal Serial Bus）、イーサネット（Ethernet）のよ
うなシリアルネットワーク規格は、基本的に時分割多重
接続（ＴＤＭＡ：Time-Division Multiple Access ）方
式なので、通常のバスと同様に同時複数転送が困難であ
る。電話やＡＴＭ（Asynchronous Transfer Mode switc
hing system ）を用いた広域ネットワークは、ハブ＆ス
ポーク形トポロジーを有するが、対象とする物理エリ
ア、装置規模、タイミング要求等が大きく異なり、バス
の置換えとは概念が本質的に異なる。
【０００９】本発明の第１の目的は、ＬＳＩまたはプリ
ント回路板に搭載されるバスエミュレーション装置であ
って、パラレルバスと置換え可能なバスエミュレーショ
ン装置を提供することにある。本発明の第２の目的は、
周辺回路間でのデータ転送中に、他の周辺回路間でデー
タ転送を可能とするバスエミュレーション装置を提供す
ることにある。
ント回路板に搭載されるバスエミュレーション装置であ
って、パラレルバスと置換え可能なバスエミュレーショ
ン装置を提供することにある。本発明の第２の目的は、
周辺回路間でのデータ転送中に、他の周辺回路間でデー
タ転送を可能とするバスエミュレーション装置を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明に係るバスエミュ
レーション装置は、ハブ回路と、複数のシリアルインタ
フェース回路と、前記複数のシリアルインタフェース回
路と前記ハブ回路との間を各々接続するシリアル転送路
とを有し、大規模集積回路またはプリント回路板に搭載
されるバスエミュレーション装置であって、前記シリア
ルインタフェース回路は、当該シリアルインタフェース
回路に接続された周辺回路からのパラレルデータをシリ
アルデータに変換して前記シリアル転送路に供給するパ
ラレル／シリアル変換回路と、前記ハブ回路から前記シ
リアル転送路を介して供給されるシリアルデータをパラ
レルデータに変換して前記周辺回路に供給するシリアル
／パラレル変換回路とを有し、前記ハブ回路は、前記シ
リアルインタフェース回路から前記シリアル転送路を介
して供給されるシリアルデータを、前記複数のシリアル
インタフェース回路のうちで前記パラレルデータの転送
先の周辺回路に接続されたシリアルインタフェース回路
に対して、前記シリアル転送路を介して供給する。
レーション装置は、ハブ回路と、複数のシリアルインタ
フェース回路と、前記複数のシリアルインタフェース回
路と前記ハブ回路との間を各々接続するシリアル転送路
とを有し、大規模集積回路またはプリント回路板に搭載
されるバスエミュレーション装置であって、前記シリア
ルインタフェース回路は、当該シリアルインタフェース
回路に接続された周辺回路からのパラレルデータをシリ
アルデータに変換して前記シリアル転送路に供給するパ
ラレル／シリアル変換回路と、前記ハブ回路から前記シ
リアル転送路を介して供給されるシリアルデータをパラ
レルデータに変換して前記周辺回路に供給するシリアル
／パラレル変換回路とを有し、前記ハブ回路は、前記シ
リアルインタフェース回路から前記シリアル転送路を介
して供給されるシリアルデータを、前記複数のシリアル
インタフェース回路のうちで前記パラレルデータの転送
先の周辺回路に接続されたシリアルインタフェース回路
に対して、前記シリアル転送路を介して供給する。
【００１１】本発明に係るバスエミュレーション装置で
は、好適には、前記ハブ回路は、前記複数のシリアルイ
ンタフェース回路を、データ転送が行われる複数のグル
ープに予め分割し、前記複数のグルーブの各々の中でパ
ラレルデータの転送が行われるように、前記シリアルイ
ンタフェース回路間のシリアルデータの中継を行う。
は、好適には、前記ハブ回路は、前記複数のシリアルイ
ンタフェース回路を、データ転送が行われる複数のグル
ープに予め分割し、前記複数のグルーブの各々の中でパ
ラレルデータの転送が行われるように、前記シリアルイ
ンタフェース回路間のシリアルデータの中継を行う。
【００１２】本発明に係るバスエミュレーション装置で
は、好適には、前記シリアルインタフェース回路から前
記シリアル転送路を介して前記ハブ回路に供給されるシ
リアルデータは、転送先を示すアドレス情報を有し、前
記ハブ回路は、前記アドレス情報に基づき、前記転送先
の周辺回路に接続された前記シリアルインタフェース回
路に対して前記シリアルデータを供給する。
は、好適には、前記シリアルインタフェース回路から前
記シリアル転送路を介して前記ハブ回路に供給されるシ
リアルデータは、転送先を示すアドレス情報を有し、前
記ハブ回路は、前記アドレス情報に基づき、前記転送先
の周辺回路に接続された前記シリアルインタフェース回
路に対して前記シリアルデータを供給する。
【００１３】本発明に係るバスエミュレーション装置で
は、より好適には、前記ハブ回路は、前記シリアルイン
タフェース回路から前記シリアル転送路を介して供給さ
れるシリアルデータを保持するバッファと、当該シリア
ルデータに含まれるアドレス情報を抽出する抽出回路
と、同一転送先に対する複数の転送要求がある場合に転
送の優先順位を決定する制御回路と、前記抽出回路で抽
出されたアドレス情報と前記制御回路で決定された優先
順位とに基づき、前記シリアルデータの転送経路を選択
する選択回路とを有する。
は、より好適には、前記ハブ回路は、前記シリアルイン
タフェース回路から前記シリアル転送路を介して供給さ
れるシリアルデータを保持するバッファと、当該シリア
ルデータに含まれるアドレス情報を抽出する抽出回路
と、同一転送先に対する複数の転送要求がある場合に転
送の優先順位を決定する制御回路と、前記抽出回路で抽
出されたアドレス情報と前記制御回路で決定された優先
順位とに基づき、前記シリアルデータの転送経路を選択
する選択回路とを有する。
【００１４】本発明に係るバスエミュレーション装置で
は、例えば、前記ハブ回路は、前記シリアルインタフェ
ース回路からのシリアルデータの転送終了および／また
は前記シリアルインタフェース回路からの割込みを検出
する検出回路をさらに有し、前記制御回路は、前記検出
回路の検出結果に基づいて前記優先順位を決定する構成
としてもよい。
は、例えば、前記ハブ回路は、前記シリアルインタフェ
ース回路からのシリアルデータの転送終了および／また
は前記シリアルインタフェース回路からの割込みを検出
する検出回路をさらに有し、前記制御回路は、前記検出
回路の検出結果に基づいて前記優先順位を決定する構成
としてもよい。
【００１５】本発明に係るバスエミュレーション装置で
は、例えば、前記ハブ回路は、異なるクロック周波数の
複数のクロック信号を生成するクロック信号生成回路を
さらに有し、前記バッファは、転送元または転送先の周
辺回路の転送速度に応じたクロック信号が前記クロック
信号生成回路から供給され、供給されたクロック信号に
応じた転送速度で前記シリアルデータの入出力を行う構
成としてもよい。
は、例えば、前記ハブ回路は、異なるクロック周波数の
複数のクロック信号を生成するクロック信号生成回路を
さらに有し、前記バッファは、転送元または転送先の周
辺回路の転送速度に応じたクロック信号が前記クロック
信号生成回路から供給され、供給されたクロック信号に
応じた転送速度で前記シリアルデータの入出力を行う構
成としてもよい。
【００１６】本発明に係るバスエミュレーション装置で
は、好適には、前記ハブ回路は、前記シリアルインタフ
ェース回路間の前記シリアルデータの転送を制御するＤ
ＭＡコントローラを、前記複数のシリアルインタフェー
ス回路の各々に対応して有する。
は、好適には、前記ハブ回路は、前記シリアルインタフ
ェース回路間の前記シリアルデータの転送を制御するＤ
ＭＡコントローラを、前記複数のシリアルインタフェー
ス回路の各々に対応して有する。
【００１７】本発明に係るバスエミュレーション装置で
は、好適には、前記ハブ回路は、前記シリアル転送路を
介して前記シリアルインタフェース回路にクロック信号
を供給し、前記シリアルインタフェース回路は、前記ハ
ブ回路から供給された前記クロック信号を、当該クロッ
ク信号に基づいて動作する周辺回路であって当該シリア
ルインタフェース回路に接続された周辺回路に対して供
給する。
は、好適には、前記ハブ回路は、前記シリアル転送路を
介して前記シリアルインタフェース回路にクロック信号
を供給し、前記シリアルインタフェース回路は、前記ハ
ブ回路から供給された前記クロック信号を、当該クロッ
ク信号に基づいて動作する周辺回路であって当該シリア
ルインタフェース回路に接続された周辺回路に対して供
給する。
【００１８】本発明に係るバスエミュレーション装置で
は、例えば、前記シリアルインタフェース回路は、前記
ハブ回路の前記バッファ中のデータ数を計数するカウン
タを有し、前記カウンタのカウント値が前記バッファに
空きがないことを示す場合は、前記ハブ回路に対する前
記シリアルデータの送出を停止し、前記カウンタのカウ
ント値が前記バッファに空きがあることを示す場合に、
前記ハブ回路に対する前記シリアルデータの送出を行う
構成としてもよい。
は、例えば、前記シリアルインタフェース回路は、前記
ハブ回路の前記バッファ中のデータ数を計数するカウン
タを有し、前記カウンタのカウント値が前記バッファに
空きがないことを示す場合は、前記ハブ回路に対する前
記シリアルデータの送出を停止し、前記カウンタのカウ
ント値が前記バッファに空きがあることを示す場合に、
前記ハブ回路に対する前記シリアルデータの送出を行う
構成としてもよい。
【００１９】本発明に係るバスエミュレーション装置で
は、より好適には、前記シリアルインタフェース回路
は、前記周辺回路から供給された今回のパラレルデータ
が前回のパラレルデータと同一または略同一である場合
に、前記同一または略同一であることを示すフラグを生
成し、生成した当該フラグを前記ハブ回路に供給し、前
記ハブ回路は、前記前回のパラレルデータに対応する前
回のシリアルデータを保持するキャッシュメモリを有
し、前記キャッシュメモリに保持されたシリアルデータ
と前記フラグとに基づき、前記今回のパラレルデータに
対応する今回のシリアルデータを生成する。本発明に係
るバスエミュレーション装置では、例えば、前記シリア
ルインタフェース回路は、前回のパラレルデータと今回
のパラレルデータとの差が±１であることを検出して当
該差を示す前記フラグを生成し、前記ハブ回路は、前記
キャッシュメモリに保持された前回のシリアルデータに
対し、前記フラグに基づいて±１の演算を行って前記今
回のシリアルデータを生成する構成としてもよい。
は、より好適には、前記シリアルインタフェース回路
は、前記周辺回路から供給された今回のパラレルデータ
が前回のパラレルデータと同一または略同一である場合
に、前記同一または略同一であることを示すフラグを生
成し、生成した当該フラグを前記ハブ回路に供給し、前
記ハブ回路は、前記前回のパラレルデータに対応する前
回のシリアルデータを保持するキャッシュメモリを有
し、前記キャッシュメモリに保持されたシリアルデータ
と前記フラグとに基づき、前記今回のパラレルデータに
対応する今回のシリアルデータを生成する。本発明に係
るバスエミュレーション装置では、例えば、前記シリア
ルインタフェース回路は、前回のパラレルデータと今回
のパラレルデータとの差が±１であることを検出して当
該差を示す前記フラグを生成し、前記ハブ回路は、前記
キャッシュメモリに保持された前回のシリアルデータに
対し、前記フラグに基づいて±１の演算を行って前記今
回のシリアルデータを生成する構成としてもよい。
【００２０】本発明に係るバスエミュレーション装置で
は、より好適には、前記ハブ回路は、前記シリアルイン
タフェース回路から前記シリアル転送路を介して供給さ
れた今回のシリアルデータが前回のシリアルデータと同
一または略同一である場合に、前記同一または略同一で
あることを示すフラグを生成し、転送先の周辺回路に接
続された前記シリアルインタフェース回路は、前記ハブ
回路からの前回のシリアルデータに対応する前回のパラ
レルデータを保持するキャッシュメモリを有し、前記キ
ャッシュメモリに保持されたパラレルデータと前記ハブ
回路からの前記フラグとに基づいて今回のパラレルデー
タを生成する。本発明に係るバスエミュレーション装置
では、例えば、前記ハブ回路は、前回のシリアルデータ
と今回のシリアルデータとの差が±１であることを検出
して当該差を示す前記フラグを生成し、前記転送先の周
辺回路に接続された前記シリアルインタフェース回路
は、前記キャッシュメモリに保持された前回のパラレル
データに対し、前記フラグに基づいて±１の演算を行っ
て前記今回のパラレルデータを生成する構成としてもよ
い。
は、より好適には、前記ハブ回路は、前記シリアルイン
タフェース回路から前記シリアル転送路を介して供給さ
れた今回のシリアルデータが前回のシリアルデータと同
一または略同一である場合に、前記同一または略同一で
あることを示すフラグを生成し、転送先の周辺回路に接
続された前記シリアルインタフェース回路は、前記ハブ
回路からの前回のシリアルデータに対応する前回のパラ
レルデータを保持するキャッシュメモリを有し、前記キ
ャッシュメモリに保持されたパラレルデータと前記ハブ
回路からの前記フラグとに基づいて今回のパラレルデー
タを生成する。本発明に係るバスエミュレーション装置
では、例えば、前記ハブ回路は、前回のシリアルデータ
と今回のシリアルデータとの差が±１であることを検出
して当該差を示す前記フラグを生成し、前記転送先の周
辺回路に接続された前記シリアルインタフェース回路
は、前記キャッシュメモリに保持された前回のパラレル
データに対し、前記フラグに基づいて±１の演算を行っ
て前記今回のパラレルデータを生成する構成としてもよ
い。
【００２１】本発明に係るバスエミュレーション装置で
は、より好適には、転送元の周辺回路に接続された前記
シリアルインタフェース回路は、前記周辺回路から供給
された今回のパラレルデータが前回のパラレルデータと
同一または略同一である場合に、前記同一または略同一
であることを示すフラグを生成し、生成した当該フラグ
を前記ハブ回路に供給し、前記転送先の周辺回路に接続
された前記シリアルインタフェース回路は、前記ハブ回
路からの前回のシリアルデータに対応する前回のパラレ
ルデータを保持するキャッシュメモリを有し、前記キャ
ッシュメモリに保持されたパラレルデータと前記ハブ回
路からの前記フラグとに基づいて今回のパラレルデータ
を生成する。本発明に係るバスエミュレーション装置で
は、例えば、前記転送元の周辺回路に接続された前記シ
リアルインタフェース回路は、前回のパラレルデータと
今回のパラレルデータとの差が±１であることを検出し
て当該差を示す前記フラグを生成し、前記転送先の周辺
回路に接続された前記シリアルインタフェース回路は、
前記キャッシュメモリに保持された前回のパラレルデー
タに対し、前記フラグに基づいて±１の演算を行って前
記今回のパラレルデータを生成する。
は、より好適には、転送元の周辺回路に接続された前記
シリアルインタフェース回路は、前記周辺回路から供給
された今回のパラレルデータが前回のパラレルデータと
同一または略同一である場合に、前記同一または略同一
であることを示すフラグを生成し、生成した当該フラグ
を前記ハブ回路に供給し、前記転送先の周辺回路に接続
された前記シリアルインタフェース回路は、前記ハブ回
路からの前回のシリアルデータに対応する前回のパラレ
ルデータを保持するキャッシュメモリを有し、前記キャ
ッシュメモリに保持されたパラレルデータと前記ハブ回
路からの前記フラグとに基づいて今回のパラレルデータ
を生成する。本発明に係るバスエミュレーション装置で
は、例えば、前記転送元の周辺回路に接続された前記シ
リアルインタフェース回路は、前回のパラレルデータと
今回のパラレルデータとの差が±１であることを検出し
て当該差を示す前記フラグを生成し、前記転送先の周辺
回路に接続された前記シリアルインタフェース回路は、
前記キャッシュメモリに保持された前回のパラレルデー
タに対し、前記フラグに基づいて±１の演算を行って前
記今回のパラレルデータを生成する。
【００２２】本発明に係るバスエミュレーション装置で
は、より好適には、転送頻度が多い周辺回路に対するア
ドレス情報のデータ長は、転送頻度が少ない周辺回路に
対するアドレス情報のデータ長よりも短い。
は、より好適には、転送頻度が多い周辺回路に対するア
ドレス情報のデータ長は、転送頻度が少ない周辺回路に
対するアドレス情報のデータ長よりも短い。
【００２３】本発明に係るバスエミュレーション装置で
は、好適には、前記ハブ回路は、複数の転送速度でシリ
アルデータを前記シリアルインタフェース回路に供給し
て転送速度のテストを行い、前記シリアルインタフェー
ス回路は、前記転送速度のテスト時において、前記シリ
アル／パラレル変換回路で生成されたパラレルデータを
前記パラレル／シリアル変換回路でシリアルデータに変
換して前記ハブ回路に返送する。本発明に係るバスエミ
ュレーション装置では、好適には、前記ハブ回路は、デ
ータ転送の空き時間に、前記複数のシリアルインタフェ
ース回路との間の接続テストまたは自己テストを行う。
本発明に係るバスエミュレーション装置では、好適に
は、前記ハブ回路は、前記バッファの稼働状況を、転送
制御および／またはエラーリカバリーを行う上位のコン
トローラまたは上位のシステムに通知する機能を有す
る。
は、好適には、前記ハブ回路は、複数の転送速度でシリ
アルデータを前記シリアルインタフェース回路に供給し
て転送速度のテストを行い、前記シリアルインタフェー
ス回路は、前記転送速度のテスト時において、前記シリ
アル／パラレル変換回路で生成されたパラレルデータを
前記パラレル／シリアル変換回路でシリアルデータに変
換して前記ハブ回路に返送する。本発明に係るバスエミ
ュレーション装置では、好適には、前記ハブ回路は、デ
ータ転送の空き時間に、前記複数のシリアルインタフェ
ース回路との間の接続テストまたは自己テストを行う。
本発明に係るバスエミュレーション装置では、好適に
は、前記ハブ回路は、前記バッファの稼働状況を、転送
制御および／またはエラーリカバリーを行う上位のコン
トローラまたは上位のシステムに通知する機能を有す
る。
【００２４】本発明に係るバスエミュレーション装置で
は、好適には、前記ハブ回路は、デバッグ時において、
前記複数のシリアルインタフェース回路のうちで特定の
シリアルインタフェース回路からのシリアルデータを、
当該シリアルデータ内のアドレス情報が示す転送先の周
辺回路とは異なる周辺回路に接続されたシリアルインタ
フェース回路に対して供給する。
は、好適には、前記ハブ回路は、デバッグ時において、
前記複数のシリアルインタフェース回路のうちで特定の
シリアルインタフェース回路からのシリアルデータを、
当該シリアルデータ内のアドレス情報が示す転送先の周
辺回路とは異なる周辺回路に接続されたシリアルインタ
フェース回路に対して供給する。
【００２５】本発明に係るバスエミュレーション装置で
は、好適には、前記パラレル／シリアル変換回路は、前
記周辺回路からのパラレルデータを、暗号化されたシリ
アルデータに変換して前記ハブ回路に供給し、前記シリ
アル／パラレル変換回路は、前記ハブ回路からの暗号化
されたシリアルデータを、復号化されたパラレルデータ
に変換する。
は、好適には、前記パラレル／シリアル変換回路は、前
記周辺回路からのパラレルデータを、暗号化されたシリ
アルデータに変換して前記ハブ回路に供給し、前記シリ
アル／パラレル変換回路は、前記ハブ回路からの暗号化
されたシリアルデータを、復号化されたパラレルデータ
に変換する。
【００２６】本発明に係るバスエミュレーション装置で
は、より好適には、前記パラレル／シリアル変換回路
は、前記周辺回路からのパラレルデータを暗号化する第
１のリニアフィードバック・シフトレジスタを有し、前
記シリアル／パラレル変換回路は、前記ハブ回路からの
暗号化されたシリアルデータを復号化する第２のリニア
フィードバック・シフトレジスタを有し、前記第１およ
び第２のリニアフィードバック・シフトレジスタは、互
いに逆演算を行う。
は、より好適には、前記パラレル／シリアル変換回路
は、前記周辺回路からのパラレルデータを暗号化する第
１のリニアフィードバック・シフトレジスタを有し、前
記シリアル／パラレル変換回路は、前記ハブ回路からの
暗号化されたシリアルデータを復号化する第２のリニア
フィードバック・シフトレジスタを有し、前記第１およ
び第２のリニアフィードバック・シフトレジスタは、互
いに逆演算を行う。
【００２７】本発明に係るバスエミュレーション装置で
は、例えば、前記第１のリニアフィードバック・シフト
レジスタの暗号化動作時の動作周波数は、暗号化された
シリアルデータをシフトして送出する送信動作時の動作
周波数よりも高い構成としてもよい。本発明に係るバス
エミュレーション装置では、例えば、前記第２のリニア
フィードバック・シフトレジスタの復号化動作時の動作
周波数は、前記ハブ回路からの暗号化されたシリアルデ
ータをシフトして受け取る受信動作時の動作周波数より
も高い構成としてもよい。
は、例えば、前記第１のリニアフィードバック・シフト
レジスタの暗号化動作時の動作周波数は、暗号化された
シリアルデータをシフトして送出する送信動作時の動作
周波数よりも高い構成としてもよい。本発明に係るバス
エミュレーション装置では、例えば、前記第２のリニア
フィードバック・シフトレジスタの復号化動作時の動作
周波数は、前記ハブ回路からの暗号化されたシリアルデ
ータをシフトして受け取る受信動作時の動作周波数より
も高い構成としてもよい。
【００２８】本発明に係るバスエミュレーション装置で
は、例えば、前記シリアルインタフェース回路は、識別
情報または暗号キーの情報を保持するレジスタをさらに
有し、当該レジスタに対してバックアップ用電力が電源
障害時に供給される構成としてもよい。
は、例えば、前記シリアルインタフェース回路は、識別
情報または暗号キーの情報を保持するレジスタをさらに
有し、当該レジスタに対してバックアップ用電力が電源
障害時に供給される構成としてもよい。
【００２９】本発明に係るバスエミュレーション装置で
は、好適には、前記シリアル転送路の信号線は、終端抵
抗によって終端されており、前記終端抵抗は、並列接続
された複数のトランジスタを有し、前記複数のトランジ
スタは選択的にオン状態に設定されて終端抵抗値が設定
される。
は、好適には、前記シリアル転送路の信号線は、終端抵
抗によって終端されており、前記終端抵抗は、並列接続
された複数のトランジスタを有し、前記複数のトランジ
スタは選択的にオン状態に設定されて終端抵抗値が設定
される。
【００３０】本発明に係るバスエミュレーション装置で
は、好適には、前記ハブ回路および前記シリアルインタ
フェース回路は、前記シリアル転送路にシリアルデータ
を送出するドライバと、前記シリアル転送路からのシリ
アルデータを受け取るレシーバとをさらに有し、前記シ
リアル転送路の信号線をシールドする配線と前記ドライ
バおよびレシーバの駆動電圧の供給線とが接続されてい
る。
は、好適には、前記ハブ回路および前記シリアルインタ
フェース回路は、前記シリアル転送路にシリアルデータ
を送出するドライバと、前記シリアル転送路からのシリ
アルデータを受け取るレシーバとをさらに有し、前記シ
リアル転送路の信号線をシールドする配線と前記ドライ
バおよびレシーバの駆動電圧の供給線とが接続されてい
る。
【００３１】本発明に係るバスエミュレーション装置で
は、より好適には、前記レシーバは、シリアルデータを
出力する差動増幅回路を有し、前記差動増幅回路の一方
の入力端子には、前記シリアル転送路の信号線が接続さ
れており、前記差動増幅回路の他方の入力端子には、前
記駆動電圧を分圧して得られた電圧が入力しきい値とし
て供給される。
は、より好適には、前記レシーバは、シリアルデータを
出力する差動増幅回路を有し、前記差動増幅回路の一方
の入力端子には、前記シリアル転送路の信号線が接続さ
れており、前記差動増幅回路の他方の入力端子には、前
記駆動電圧を分圧して得られた電圧が入力しきい値とし
て供給される。
【００３２】本発明に係るバスエミュレーション装置で
は、好適には、前記シリアル転送路の信号線は、直列接
続されたコンデンサおよび終端抵抗素子を介して接地さ
れている。本発明に係るバスエミュレーション装置で
は、例えば、前記シリアル転送路の信号線をシールドす
る配線と前記終端抵抗素子の接地端子とが接続されてい
る構成としてもよい。
は、好適には、前記シリアル転送路の信号線は、直列接
続されたコンデンサおよび終端抵抗素子を介して接地さ
れている。本発明に係るバスエミュレーション装置で
は、例えば、前記シリアル転送路の信号線をシールドす
る配線と前記終端抵抗素子の接地端子とが接続されてい
る構成としてもよい。
【００３３】上記した本発明に係るバスエミュレーショ
ン装置は、ハブ回路と、複数のシリアルインタフェース
回路と、前記複数のシリアルインタフェース回路と前記
ハブ回路との間を各々接続するシリアル転送路とを有す
る。このバスエミュレーション装置は、大規模集積回路
（ＬＳＩ）またはプリント回路板に搭載される。
ン装置は、ハブ回路と、複数のシリアルインタフェース
回路と、前記複数のシリアルインタフェース回路と前記
ハブ回路との間を各々接続するシリアル転送路とを有す
る。このバスエミュレーション装置は、大規模集積回路
（ＬＳＩ）またはプリント回路板に搭載される。
【００３４】シリアルインタフェース回路は、周辺回路
からのパラレルデータをシリアルデータに変換してシリ
アル転送路に供給するパラレル／シリアル変換回路と、
ハブ回路からのシリアルデータをパラレルデータに変換
して前記周辺回路に供給するシリアル／パラレル変換回
路とを有する。ハブ回路は、シリアルインタフェース回
路から供給されるシリアルデータを、前記パラレルデー
タの転送先の周辺回路に接続されたシリアルインタフェ
ース回路に対して供給する。このようにして、従来のバ
スと同様の機能を、本発明のバスエミュレーション装置
に持たせることができる。
からのパラレルデータをシリアルデータに変換してシリ
アル転送路に供給するパラレル／シリアル変換回路と、
ハブ回路からのシリアルデータをパラレルデータに変換
して前記周辺回路に供給するシリアル／パラレル変換回
路とを有する。ハブ回路は、シリアルインタフェース回
路から供給されるシリアルデータを、前記パラレルデー
タの転送先の周辺回路に接続されたシリアルインタフェ
ース回路に対して供給する。このようにして、従来のバ
スと同様の機能を、本発明のバスエミュレーション装置
に持たせることができる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。
図面を参照して説明する。
【００３６】図１は、本発明に係るバスエミュレーショ
ン装置を示す概略的な構成図である。このバスエミュレ
ーション装置９０は、ハブ回路８０と、複数のシリアル
インタフェース回路１０〜７０と、前記複数のシリアル
インタフェース回路１０〜７０とハブ回路８０との間を
各々接続するシリアル転送路１０Ｓ〜７０Ｓとを有す
る。バスエミュレーション装置９０は、大規模集積回路
（ＬＳＩ）および／またはプリント回路板に搭載され
る。
ン装置を示す概略的な構成図である。このバスエミュレ
ーション装置９０は、ハブ回路８０と、複数のシリアル
インタフェース回路１０〜７０と、前記複数のシリアル
インタフェース回路１０〜７０とハブ回路８０との間を
各々接続するシリアル転送路１０Ｓ〜７０Ｓとを有す
る。バスエミュレーション装置９０は、大規模集積回路
（ＬＳＩ）および／またはプリント回路板に搭載され
る。
【００３７】シリアルインタフェース回路１０〜７０に
は、パラレル転送路１９Ｐ〜７９Ｐを介して周辺回路１
９〜７９が接続されている。また、ハブ回路８０には、
不図示の外部装置からのシリアル転送路８０Ｓが接続さ
れている。周辺回路１９〜７９の何れかは、オーディオ
および／またはビデオのディジタル信号を処理する信号
処理回路を有する。周辺回路１９〜７９は、例えば、中
央処理装置（ＣＰＵ）、ハードディスク装置（ＨＤ
Ｄ）、メモリ、ディジタル・シグナル・プロセッサ（Ｄ
ＳＰ）、フロントエンド・プロセッサ（ＦＥＰ）等によ
り構成される。
は、パラレル転送路１９Ｐ〜７９Ｐを介して周辺回路１
９〜７９が接続されている。また、ハブ回路８０には、
不図示の外部装置からのシリアル転送路８０Ｓが接続さ
れている。周辺回路１９〜７９の何れかは、オーディオ
および／またはビデオのディジタル信号を処理する信号
処理回路を有する。周辺回路１９〜７９は、例えば、中
央処理装置（ＣＰＵ）、ハードディスク装置（ＨＤ
Ｄ）、メモリ、ディジタル・シグナル・プロセッサ（Ｄ
ＳＰ）、フロントエンド・プロセッサ（ＦＥＰ）等によ
り構成される。
【００３８】図２は、図１のバスエミュレーション装置
９０において、周辺回路、シリアルインタフェース回路
およびハブ回路の間の接続関係を示す概略的な構成図で
ある。なお、周辺回路１９〜７９、シリアルインタフェ
ース回路１０〜７０およびハブ回路８０の間の各接続関
係は同様の構成を有しており、ここでは、周辺回路１
９、シリアルインタフェース回路１０およびハブ回路８
０の間の接続関係を例示して説明する。
９０において、周辺回路、シリアルインタフェース回路
およびハブ回路の間の接続関係を示す概略的な構成図で
ある。なお、周辺回路１９〜７９、シリアルインタフェ
ース回路１０〜７０およびハブ回路８０の間の各接続関
係は同様の構成を有しており、ここでは、周辺回路１
９、シリアルインタフェース回路１０およびハブ回路８
０の間の接続関係を例示して説明する。
【００３９】シリアルインタフェース回路１０は、パラ
レルデータをシリアルデータに変換するパラレル／シリ
アル変換回路（Ｐ／Ｓ変換回路）１１と、シリアルデー
タをパラレルデータに変換するシリアル／パラレル変換
回路（Ｓ／Ｐ変換回路）１８とを有する。シリアルデー
タおよびクロック信号の各信号線は、ハブ回路８０の接
続ポート（不図示）に対して１対１に接続されている。
なお、伝送距離が長く高レートのデータ転送を行う場合
は、終端（termination ）を行って信号波形の乱れを防
ぐことが望ましい。
レルデータをシリアルデータに変換するパラレル／シリ
アル変換回路（Ｐ／Ｓ変換回路）１１と、シリアルデー
タをパラレルデータに変換するシリアル／パラレル変換
回路（Ｓ／Ｐ変換回路）１８とを有する。シリアルデー
タおよびクロック信号の各信号線は、ハブ回路８０の接
続ポート（不図示）に対して１対１に接続されている。
なお、伝送距離が長く高レートのデータ転送を行う場合
は、終端（termination ）を行って信号波形の乱れを防
ぐことが望ましい。
【００４０】周辺回路１９は、アドレス情報を示す信
号、パラレルデータを示す信号、リード／ライトの制御
信号等を、Ｐ／Ｓ変換回路１１に供給する。Ｐ／Ｓ変換
回路１１は、周辺回路１９からの信号に基づき、パラレ
ルデータをシリアルデータに変換し、当該シリアルデー
タを送信用のクロック信号と共にハブ回路８０に送る。
Ｓ／Ｐ変換回路１８は、シリアルデータと受信用のクロ
ック信号とがハブ回路８０から供給される。Ｓ／Ｐ変換
回路１８は、シリアルデータをパラレルデータに変換
し、当該パラレルデータを応答信号ＡＣＫ等と共に周辺
回路１９に送る。
号、パラレルデータを示す信号、リード／ライトの制御
信号等を、Ｐ／Ｓ変換回路１１に供給する。Ｐ／Ｓ変換
回路１１は、周辺回路１９からの信号に基づき、パラレ
ルデータをシリアルデータに変換し、当該シリアルデー
タを送信用のクロック信号と共にハブ回路８０に送る。
Ｓ／Ｐ変換回路１８は、シリアルデータと受信用のクロ
ック信号とがハブ回路８０から供給される。Ｓ／Ｐ変換
回路１８は、シリアルデータをパラレルデータに変換
し、当該パラレルデータを応答信号ＡＣＫ等と共に周辺
回路１９に送る。
【００４１】このように、Ｐ／Ｓ変換回路１１は、周辺
回路１９からパラレルにデータを受け取り、受け取った
データを時間軸上でシリアルデータに変換してシリアル
転送路１０Ｓを通してハブ回路８０に送る。ハブ回路８
０では、シリアルデータの送信元のＰ／Ｓ変換回路１１
（または周辺回路１９）を示す情報やデータ転送先のア
ドレス、Ｒ（リード、読出し）／Ｗ（ライト、書込み）
等の制御情報に基づき、データをシリアル転送路経由で
適切なＳ／Ｐ変換回路へ転送する。
回路１９からパラレルにデータを受け取り、受け取った
データを時間軸上でシリアルデータに変換してシリアル
転送路１０Ｓを通してハブ回路８０に送る。ハブ回路８
０では、シリアルデータの送信元のＰ／Ｓ変換回路１１
（または周辺回路１９）を示す情報やデータ転送先のア
ドレス、Ｒ（リード、読出し）／Ｗ（ライト、書込み）
等の制御情報に基づき、データをシリアル転送路経由で
適切なＳ／Ｐ変換回路へ転送する。
【００４２】Ｓ／Ｐ変換回路は、ハブ回路８０からシリ
アル転送路１０Ｓ経由で送られてきたシリアルデータを
パラレルデータに変換し、当該パラレルデータを最終的
なデータ転送先である周辺回路へ送る。例えば、Ｓ／Ｐ
変換回路１８は、ハブ回路８０からシリアル転送路１０
Ｓ経由で送られてきたシリアルデータをパラレルデータ
に変換し、当該パラレルデータをデータ転送先である周
辺回路１９へ送る。
アル転送路１０Ｓ経由で送られてきたシリアルデータを
パラレルデータに変換し、当該パラレルデータを最終的
なデータ転送先である周辺回路へ送る。例えば、Ｓ／Ｐ
変換回路１８は、ハブ回路８０からシリアル転送路１０
Ｓ経由で送られてきたシリアルデータをパラレルデータ
に変換し、当該パラレルデータをデータ転送先である周
辺回路１９へ送る。
【００４３】ある周辺回路から他の周辺回路へデータを
書き込む場合は、書込み（Ｗ）を示す信号と書込み先
（転送先）のアドレス情報（Address ）を示す信号と書
込みデータ（Write Data）とを、ハブ回路８０を介して
送る。一方、ある周辺回路が他の周辺回路からデータを
読み出す場合は、読出し（Ｒ）を示す信号と読出し先
（読出し対象）のアドレス情報（Address ）を示す信号
とを、ハブ回路８０経由で読出し対象の周辺回路へ送
る。そして、当該他の周辺回路から読み出されたデータ
は、Ｐ／Ｓ変換回路、ハブ回路８０およびＳ／Ｐ変換回
路を経由して、読出しを要求した周辺回路に送られる。
このようにして、図１のバスエミュレーション装置９０
は、パラレルインタフェースを有する周辺回路１９〜７
９間を相互に接続し、データ転送の中継を行う。
書き込む場合は、書込み（Ｗ）を示す信号と書込み先
（転送先）のアドレス情報（Address ）を示す信号と書
込みデータ（Write Data）とを、ハブ回路８０を介して
送る。一方、ある周辺回路が他の周辺回路からデータを
読み出す場合は、読出し（Ｒ）を示す信号と読出し先
（読出し対象）のアドレス情報（Address ）を示す信号
とを、ハブ回路８０経由で読出し対象の周辺回路へ送
る。そして、当該他の周辺回路から読み出されたデータ
は、Ｐ／Ｓ変換回路、ハブ回路８０およびＳ／Ｐ変換回
路を経由して、読出しを要求した周辺回路に送られる。
このようにして、図１のバスエミュレーション装置９０
は、パラレルインタフェースを有する周辺回路１９〜７
９間を相互に接続し、データ転送の中継を行う。
【００４４】図３は、周辺回路と双方向バスドライバと
の接続関係を示す参考図であり、本発明のバスエミュレ
ーション装置に対比される構成を示す説明図である。図
３では、周辺回路１１９は、双方向バスドライバ１１９
Ｗを介してパラレルバスの信号線Ｂ１，Ｂ２，…に接続
されている。同様にして、周辺回路１２９，１３９は、
双方向バスドライバ１２９Ｗ，１３９Ｗを介して信号線
Ｂ１，Ｂ２，…に接続されている。なお、周辺回路１１
９〜１３９、双方向バスドライバ１１９Ｗ〜１３９Ｗお
よび信号線Ｂ１，Ｂ２，…の各接続関係は同様の構成を
有しており、ここでは、周辺回路１１９、双方向バスド
ライバ１１９Ｗおよび信号線Ｂ１，Ｂ２，…の接続関係
を例示して説明する。
の接続関係を示す参考図であり、本発明のバスエミュレ
ーション装置に対比される構成を示す説明図である。図
３では、周辺回路１１９は、双方向バスドライバ１１９
Ｗを介してパラレルバスの信号線Ｂ１，Ｂ２，…に接続
されている。同様にして、周辺回路１２９，１３９は、
双方向バスドライバ１２９Ｗ，１３９Ｗを介して信号線
Ｂ１，Ｂ２，…に接続されている。なお、周辺回路１１
９〜１３９、双方向バスドライバ１１９Ｗ〜１３９Ｗお
よび信号線Ｂ１，Ｂ２，…の各接続関係は同様の構成を
有しており、ここでは、周辺回路１１９、双方向バスド
ライバ１１９Ｗおよび信号線Ｂ１，Ｂ２，…の接続関係
を例示して説明する。
【００４５】双方向バスドライバ１１９Ｗは、バスドラ
イバＤ１ｔ，Ｄ２ｔ，…と、バスレシーバＤ１ｒ，Ｄ２
ｒ，…とを有する。バスドライバＤ１ｔ，Ｄ２ｔ，…の
出力端子は、対応するバスレシーバＤ１ｒ，Ｄ２ｒの入
力端子と、対応する信号線Ｂ１，Ｂ２，…とに接続され
ている。バスドライバＤ１ｔ，Ｄ２ｔ，…の出力信号
は、対応する信号線Ｂ１，Ｂ２，…に出力される。バス
レシーバＤ１ｒ，Ｄ２ｒ，…は、対応する信号線Ｂ１，
Ｂ２，…からの信号が入力される。
イバＤ１ｔ，Ｄ２ｔ，…と、バスレシーバＤ１ｒ，Ｄ２
ｒ，…とを有する。バスドライバＤ１ｔ，Ｄ２ｔ，…の
出力端子は、対応するバスレシーバＤ１ｒ，Ｄ２ｒの入
力端子と、対応する信号線Ｂ１，Ｂ２，…とに接続され
ている。バスドライバＤ１ｔ，Ｄ２ｔ，…の出力信号
は、対応する信号線Ｂ１，Ｂ２，…に出力される。バス
レシーバＤ１ｒ，Ｄ２ｒ，…は、対応する信号線Ｂ１，
Ｂ２，…からの信号が入力される。
【００４６】バスドライバＤ１ｔは、３ステートドライ
バにより構成され、その入力端子には周辺回路１１９か
らデータ信号Ｐ１Ｑ１が供給され、制御端子には周辺回
路１１９から制御信号Ｐ１Ｃ１が供給される。バスレシ
ーバＤ１ｒは、ドライバにより構成され、その出力信号
Ｐ１Ｒ１を周辺回路１１９に供給する。
バにより構成され、その入力端子には周辺回路１１９か
らデータ信号Ｐ１Ｑ１が供給され、制御端子には周辺回
路１１９から制御信号Ｐ１Ｃ１が供給される。バスレシ
ーバＤ１ｒは、ドライバにより構成され、その出力信号
Ｐ１Ｒ１を周辺回路１１９に供給する。
【００４７】バスドライバＤ２ｔは、３ステートドライ
バにより構成され、その入力端子には周辺回路１１９か
らデータ信号Ｐ１Ｑ２が供給され、制御端子には周辺回
路１１９から制御信号Ｐ１Ｃ２が供給される。バスレシ
ーバＤ２ｒは、ドライバにより構成され、その出力信号
Ｐ１Ｒ２を周辺回路１１９に供給する。
バにより構成され、その入力端子には周辺回路１１９か
らデータ信号Ｐ１Ｑ２が供給され、制御端子には周辺回
路１１９から制御信号Ｐ１Ｃ２が供給される。バスレシ
ーバＤ２ｒは、ドライバにより構成され、その出力信号
Ｐ１Ｒ２を周辺回路１１９に供給する。
【００４８】図３では、テータ転送時では、双方バスド
ライバ１１９Ｗ〜１３９Ｗ，…のうち何れか１つの双方
向バスドライバ内の各３ステートドライバがオン状態と
なり、他の双方向バスドライバを介して周辺回路１１９
〜１３９，…の何れかにデータが転送されるようになっ
ている。
ライバ１１９Ｗ〜１３９Ｗ，…のうち何れか１つの双方
向バスドライバ内の各３ステートドライバがオン状態と
なり、他の双方向バスドライバを介して周辺回路１１９
〜１３９，…の何れかにデータが転送されるようになっ
ている。
【００４９】図４は、双方向バスドライバを例示する回
路図であり、図３の双方向バスドライバに代えて図４
（Ａ）または図４（Ｂ）に示す双方向バスドライバを用
いることによっても、周辺回路の間を接続可能である。
なお、図４（Ａ）および図４（Ｂ）の双方向バスドライ
バは、等価な回路である。
路図であり、図３の双方向バスドライバに代えて図４
（Ａ）または図４（Ｂ）に示す双方向バスドライバを用
いることによっても、周辺回路の間を接続可能である。
なお、図４（Ａ）および図４（Ｂ）の双方向バスドライ
バは、等価な回路である。
【００５０】図４（Ａ）の双方向バスドライバは、バス
ドライバＥ１ｔと、バスレシーバＤ１ｒと、プルアップ
抵抗Ｒｕとを有する。バスドライバＥ１ｔは、オープン
ドレインドライバであり、出力端子がバスレシーバＤ１
ｒの入力端子、プルアップ抵抗Ｒｕおよび信号線Ｂ１に
接続されている。図４（Ａ）の双方向バスドライバを信
号線Ｂ１に対して並列に接続することで、信号Ｄがロー
レベルである場合に信号線Ｂ１をハイレベルに保持して
信号Ｒをハイレベルにすることができ、信号Ｄがハイレ
ベルである場合に信号線Ｂ１をローレベルに保持して信
号Ｒをローレベルにすることができる。
ドライバＥ１ｔと、バスレシーバＤ１ｒと、プルアップ
抵抗Ｒｕとを有する。バスドライバＥ１ｔは、オープン
ドレインドライバであり、出力端子がバスレシーバＤ１
ｒの入力端子、プルアップ抵抗Ｒｕおよび信号線Ｂ１に
接続されている。図４（Ａ）の双方向バスドライバを信
号線Ｂ１に対して並列に接続することで、信号Ｄがロー
レベルである場合に信号線Ｂ１をハイレベルに保持して
信号Ｒをハイレベルにすることができ、信号Ｄがハイレ
ベルである場合に信号線Ｂ１をローレベルに保持して信
号Ｒをローレベルにすることができる。
【００５１】図４（Ｂ）の双方向バスドライバは、バス
ドライバＦ１ｔと、バスレシーバＤ１ｒと、プルアップ
抵抗Ｒｕとを有する。バスドライバＦ１ｔは、３ステー
トドライバであり、出力端子がバスレシーバＤ１ｒの入
力端子、プルアップ抵抗Ｒｕおよび信号線Ｂ１に接続さ
れている。図４（Ｂ）の双方向バスドライバを信号線Ｂ
１に対して並列に接続することで、信号Ｄがローレベル
である場合に信号線Ｂ１をハイレベルに保持して信号Ｒ
をハイレベルにすることができ、信号Ｄがハイレベルで
ある場合に信号線Ｂ１をローレベルに保持して信号Ｒを
ローレベルにすることができる。
ドライバＦ１ｔと、バスレシーバＤ１ｒと、プルアップ
抵抗Ｒｕとを有する。バスドライバＦ１ｔは、３ステー
トドライバであり、出力端子がバスレシーバＤ１ｒの入
力端子、プルアップ抵抗Ｒｕおよび信号線Ｂ１に接続さ
れている。図４（Ｂ）の双方向バスドライバを信号線Ｂ
１に対して並列に接続することで、信号Ｄがローレベル
である場合に信号線Ｂ１をハイレベルに保持して信号Ｒ
をハイレベルにすることができ、信号Ｄがハイレベルで
ある場合に信号線Ｂ１をローレベルに保持して信号Ｒを
ローレベルにすることができる。
【００５２】なお、３ステートドライバやオープンドレ
インドライバを用いたワイヤードオア接続では、複数の
ドライバが同一信号線に接続される。このため、効果的
な終端や、信号経路の特性インピーダンスの平坦化が困
難であり、信号波形に乱れが生じ易い。したがって、１
対１接続の場合に比べ、１本の信号線当たりのデータ転
送速度を高くすることが困難であり、転送速度を維持し
て長距離転送を行うことが困難である。また、信号を送
出していない３ステートドライバやオープンドレインド
ライバは、容量負荷が大きいので、接続数の増加に伴っ
て転送速度が低下する、という側面がある。
インドライバを用いたワイヤードオア接続では、複数の
ドライバが同一信号線に接続される。このため、効果的
な終端や、信号経路の特性インピーダンスの平坦化が困
難であり、信号波形に乱れが生じ易い。したがって、１
対１接続の場合に比べ、１本の信号線当たりのデータ転
送速度を高くすることが困難であり、転送速度を維持し
て長距離転送を行うことが困難である。また、信号を送
出していない３ステートドライバやオープンドレインド
ライバは、容量負荷が大きいので、接続数の増加に伴っ
て転送速度が低下する、という側面がある。
【００５３】図５は、図１に示すバスエミュレーション
装置９０の一実施の形態を示す概略的な構成図である。
図５の構成図において、シリアルインタフェース回路と
ハブ回路との間のクロック信号の送受は省略して描いて
ある。以下に、前記図３、図４に示したような既存の３
ステートドライバ（トライステートドライバ）やオープ
ンドレインドライバとバス配線の機能を、本発明の回路
構成でそのままエミュレーションする手法を示す。な
お、図５中の信号Ｐ１Ｃ１，Ｐ１Ｑ１，Ｐ１Ｒ１，Ｐ１
Ｃ２，Ｐ１Ｑ２，Ｐ１Ｒ２は、図３における双方向バス
ドライバに接続された制御信号または送受信信号と同じ
ものである。このバスエミュレーション装置９０1 は、
シリアルインタフェース回路１０1〜３０1 ，…と、シ
リアル転送路１０Ｓ1 〜３０Ｓ1 ，…と、ハブ回路８０
1 とを有する。
装置９０の一実施の形態を示す概略的な構成図である。
図５の構成図において、シリアルインタフェース回路と
ハブ回路との間のクロック信号の送受は省略して描いて
ある。以下に、前記図３、図４に示したような既存の３
ステートドライバ（トライステートドライバ）やオープ
ンドレインドライバとバス配線の機能を、本発明の回路
構成でそのままエミュレーションする手法を示す。な
お、図５中の信号Ｐ１Ｃ１，Ｐ１Ｑ１，Ｐ１Ｒ１，Ｐ１
Ｃ２，Ｐ１Ｑ２，Ｐ１Ｒ２は、図３における双方向バス
ドライバに接続された制御信号または送受信信号と同じ
ものである。このバスエミュレーション装置９０1 は、
シリアルインタフェース回路１０1〜３０1 ，…と、シ
リアル転送路１０Ｓ1 〜３０Ｓ1 ，…と、ハブ回路８０
1 とを有する。
【００５４】なお、シリアルインタフェース回路１０1
〜３０1 ，…は、対応する図１中のシリアルインタフェ
ース回路１０〜３０，…の一例である。同様に、シリア
ル転送路１０Ｓ1 〜３０Ｓ1 ，…は、対応する図１中の
シリアル転送路１０Ｓ〜３０Ｓ，…の一例である。ま
た、ハブ回路８０1 は、図１中のハブ回路８０の一例で
ある。
〜３０1 ，…は、対応する図１中のシリアルインタフェ
ース回路１０〜３０，…の一例である。同様に、シリア
ル転送路１０Ｓ1 〜３０Ｓ1 ，…は、対応する図１中の
シリアル転送路１０Ｓ〜３０Ｓ，…の一例である。ま
た、ハブ回路８０1 は、図１中のハブ回路８０の一例で
ある。
【００５５】シリアルインタフェース回路１０1 〜３０
1 ，…は、対応する周辺回路１９1〜３９1 ，…からの
信号をパラレルデータからシリアルデータに変換してハ
ブ回路８０1 に転送する。
1 ，…は、対応する周辺回路１９1〜３９1 ，…からの
信号をパラレルデータからシリアルデータに変換してハ
ブ回路８０1 に転送する。
【００５６】ハブ回路８０1 は、シリアルインタフェー
ス回路１０1 〜３０1 ，…からのシリアルデータに基づ
き、周辺回路に供給する信号を選定するセレクト演算を
行う。ハブ回路８０1 は、Ｐ１Ｒ１＝Ｐ１Ｃ１×Ｐ１Ｑ
１＋Ｐ２Ｃ１×Ｐ２Ｑ２＋Ｐ３Ｃ１×Ｐ３Ｑ３＋…に示
される演算を行う。また、Ｐ１Ｒ２＝Ｐ１Ｃ２×Ｐ１Ｑ
２＋Ｐ２Ｃ２×Ｐ２Ｑ２＋Ｐ３Ｃ２×Ｐ３Ｑ３＋…に示
される演算を行い、Ｐ１Ｒ３，…についても、同様の演
算を行う。そして、ハブ回路８０1 は、Ｐ１Ｒ１，Ｐ１
Ｒ２，…をシリアルデータとして各シリアル転送路１０
Ｓ1 〜３０Ｓ1 ，…に供給する。
ス回路１０1 〜３０1 ，…からのシリアルデータに基づ
き、周辺回路に供給する信号を選定するセレクト演算を
行う。ハブ回路８０1 は、Ｐ１Ｒ１＝Ｐ１Ｃ１×Ｐ１Ｑ
１＋Ｐ２Ｃ１×Ｐ２Ｑ２＋Ｐ３Ｃ１×Ｐ３Ｑ３＋…に示
される演算を行う。また、Ｐ１Ｒ２＝Ｐ１Ｃ２×Ｐ１Ｑ
２＋Ｐ２Ｃ２×Ｐ２Ｑ２＋Ｐ３Ｃ２×Ｐ３Ｑ３＋…に示
される演算を行い、Ｐ１Ｒ３，…についても、同様の演
算を行う。そして、ハブ回路８０1 は、Ｐ１Ｒ１，Ｐ１
Ｒ２，…をシリアルデータとして各シリアル転送路１０
Ｓ1 〜３０Ｓ1 ，…に供給する。
【００５７】シリアル転送路１０Ｓ1 〜３０Ｓ1 ，…に
接続されたシリアルインタフェース回路１０1 〜３
０1 ，…では、ハブ回路８０1 からのシリアルデータを
パラレルデータに変換して周辺回路１９1 〜３９1 ，…
に供給する。前記転送先の周辺回路は、当該信号Ｐ１Ｒ
１，Ｐ１Ｒ２，…を受け取る。例えば、転送先のアドレ
ス情報を示す信号を転送先の周辺回路に送信すること
で、転送先の周辺回路に対してデータ転送を知らせるこ
とができる。上記したように、図３のような既存のバス
での１回の転送を、本発明の回路構成ではＰ／Ｓ変換、
シリアル転送、ハブ回路での信号選択演算、シリアル転
送、Ｓ／Ｐ変換という処理手順でエミュレーションがで
きる。既存バスの一部で用いられる、オープンドレイン
ドライバを用いたワイヤードオア演算も、図４（Ａ），
（Ｂ）に示す回路が等価な動作を行うことから、同様に
して本発明の回路構成でエミュレーションを行うことが
できる。
接続されたシリアルインタフェース回路１０1 〜３
０1 ，…では、ハブ回路８０1 からのシリアルデータを
パラレルデータに変換して周辺回路１９1 〜３９1 ，…
に供給する。前記転送先の周辺回路は、当該信号Ｐ１Ｒ
１，Ｐ１Ｒ２，…を受け取る。例えば、転送先のアドレ
ス情報を示す信号を転送先の周辺回路に送信すること
で、転送先の周辺回路に対してデータ転送を知らせるこ
とができる。上記したように、図３のような既存のバス
での１回の転送を、本発明の回路構成ではＰ／Ｓ変換、
シリアル転送、ハブ回路での信号選択演算、シリアル転
送、Ｓ／Ｐ変換という処理手順でエミュレーションがで
きる。既存バスの一部で用いられる、オープンドレイン
ドライバを用いたワイヤードオア演算も、図４（Ａ），
（Ｂ）に示す回路が等価な動作を行うことから、同様に
して本発明の回路構成でエミュレーションを行うことが
できる。
【００５８】ハブ回路８０1 は、前記セレクト演算に際
し、周辺回路１９1 〜３９1 ，…を、データ転送を行う
周辺回路同士でグループ分けしてもよい。例えば、ハブ
回路８０1 に対してシリアルデータを転送したシリアル
インタフェース回路に基づき、転送先の周辺回路を絞り
込み、絞り込まれた周辺回路に対応するセレクト演算を
行う。このグループ分けにより、複数の分離されたバス
が同時に存在するようなエミュレーションを行うことが
でき、複数のグループ間でのデータ転送を同時に行うこ
とが可能である。また、セレクト演算の演算回数を減ら
して演算時間を短縮することが可能である。以上に説明
したように、図３に示す信号線（バス）および当該バス
に接続された双方向バスドライバを、ハブ回路８０1 お
よびシリアルインタフェース回路１０1 〜３０1 ，…に
より構成することが可能である。上記のハブ回路中の論
理演算をダイナミックに変更することで、グループ分け
もダイナミックに変更することができ、それぞれのグル
ープ間では同時並行でデータ転送が可能である。
し、周辺回路１９1 〜３９1 ，…を、データ転送を行う
周辺回路同士でグループ分けしてもよい。例えば、ハブ
回路８０1 に対してシリアルデータを転送したシリアル
インタフェース回路に基づき、転送先の周辺回路を絞り
込み、絞り込まれた周辺回路に対応するセレクト演算を
行う。このグループ分けにより、複数の分離されたバス
が同時に存在するようなエミュレーションを行うことが
でき、複数のグループ間でのデータ転送を同時に行うこ
とが可能である。また、セレクト演算の演算回数を減ら
して演算時間を短縮することが可能である。以上に説明
したように、図３に示す信号線（バス）および当該バス
に接続された双方向バスドライバを、ハブ回路８０1 お
よびシリアルインタフェース回路１０1 〜３０1 ，…に
より構成することが可能である。上記のハブ回路中の論
理演算をダイナミックに変更することで、グループ分け
もダイナミックに変更することができ、それぞれのグル
ープ間では同時並行でデータ転送が可能である。
【００５９】図６は、図１のバスエミュレーション装置
９０のハブ回路の一例を示す概略的な構成図である。以
降では、前述のバスドライバ、バスレシーバ、バス配線
のレベルではなく、アドレスを用いた転送という機能レ
ベルで既存バスのエミュレーションを行う手法について
述べる。このハブ回路８０2 は、アドレス抽出回路１８
１Ａ，１８２Ａ，…，１８ＮＡと、バッファレジスタ１
８１Ｂ，１８２Ｂ，…，１８ＮＢと、転送先選択回路１
８１Ｃ，１８２Ｃ，…，１８ＮＣと、入力選択回路１８
１Ｄ，１８２Ｄ，…，１８ＮＤとを有する。
９０のハブ回路の一例を示す概略的な構成図である。以
降では、前述のバスドライバ、バスレシーバ、バス配線
のレベルではなく、アドレスを用いた転送という機能レ
ベルで既存バスのエミュレーションを行う手法について
述べる。このハブ回路８０2 は、アドレス抽出回路１８
１Ａ，１８２Ａ，…，１８ＮＡと、バッファレジスタ１
８１Ｂ，１８２Ｂ，…，１８ＮＢと、転送先選択回路１
８１Ｃ，１８２Ｃ，…，１８ＮＣと、入力選択回路１８
１Ｄ，１８２Ｄ，…，１８ＮＤとを有する。
【００６０】例えば、バッファレジスタ１８１Ｂの入力
端子は、シリアル転送路１０Ｓを介してシリアルインタ
フェース回路１０に接続される。同様に、バッファレジ
スタ１８２Ｂ〜１８ＮＢ（但し、Ｎ＝７）は、対応する
シリアル転送路２０Ｓ〜７０Ｓを介してシリアルインタ
フェース回路２０〜７０に接続される。例えば、入力選
択回路１８１Ｄの出力端子は、シリアル転送路１０Ｓを
介してシリアルインタフェース回路１０に接続される。
同様に、入力選択回路１８２Ｄ〜１８ＮＤ（但し、Ｎ＝
７）の出力端子は、対応するシリアル転送路２０Ｓ〜７
０Ｓを介してシリアルインタフェース回路２０〜７０に
接続される。なお、バッファレジスタ１８１Ｂ，１８２
Ｂ，…，１８ＮＢは、ＦＩＦＯ（First-In First-Out）
により構成してもよい。
端子は、シリアル転送路１０Ｓを介してシリアルインタ
フェース回路１０に接続される。同様に、バッファレジ
スタ１８２Ｂ〜１８ＮＢ（但し、Ｎ＝７）は、対応する
シリアル転送路２０Ｓ〜７０Ｓを介してシリアルインタ
フェース回路２０〜７０に接続される。例えば、入力選
択回路１８１Ｄの出力端子は、シリアル転送路１０Ｓを
介してシリアルインタフェース回路１０に接続される。
同様に、入力選択回路１８２Ｄ〜１８ＮＤ（但し、Ｎ＝
７）の出力端子は、対応するシリアル転送路２０Ｓ〜７
０Ｓを介してシリアルインタフェース回路２０〜７０に
接続される。なお、バッファレジスタ１８１Ｂ，１８２
Ｂ，…，１８ＮＢは、ＦＩＦＯ（First-In First-Out）
により構成してもよい。
【００６１】バッファレジスタ１８１Ｂ〜１８ＮＢ、ア
ドレス抽出回路１８１Ａ〜１８ＮＡ、転送先選択回路１
８１Ｃ〜１８ＮＣ、および、入力選択回路１８１Ｄ〜１
８ＮＤの接続関係は、同様の構成となっている。そこ
で、バッファレジスタ１８１Ｂ、アドレス抽出回路１８
１Ａ、転送先選択回路１８１Ｃ、および、入力選択回路
１８１Ｄ〜１８ＮＤの間の接続関係を主に説明する。
ドレス抽出回路１８１Ａ〜１８ＮＡ、転送先選択回路１
８１Ｃ〜１８ＮＣ、および、入力選択回路１８１Ｄ〜１
８ＮＤの接続関係は、同様の構成となっている。そこ
で、バッファレジスタ１８１Ｂ、アドレス抽出回路１８
１Ａ、転送先選択回路１８１Ｃ、および、入力選択回路
１８１Ｄ〜１８ＮＤの間の接続関係を主に説明する。
【００６２】バッファレジスタ１８１Ｂは、シリアルイ
ンタフェース回路１０からシリアル転送路１０Ｓを介し
てシリアルデータが供給され、当該シリアルデータを保
持する。アドレス抽出回路１８１Ａは、ハブ回路８０2
に入力された前記シリアルデータから、転送先のアドレ
ス情報を抽出する。具体的には、バッファレジスタ１８
１Ｂに保持されたシリアルデータからアドレス情報を抽
出する。
ンタフェース回路１０からシリアル転送路１０Ｓを介し
てシリアルデータが供給され、当該シリアルデータを保
持する。アドレス抽出回路１８１Ａは、ハブ回路８０2
に入力された前記シリアルデータから、転送先のアドレ
ス情報を抽出する。具体的には、バッファレジスタ１８
１Ｂに保持されたシリアルデータからアドレス情報を抽
出する。
【００６３】転送先選択回路１８１Ｃは、アドレス抽出
回路１８１Ａが抽出したアドレス情報に基づき、バッフ
ァレジスタ１８１Ｂに保持されているシリアルデータの
転送経路を選択する。入力選択回路１８１Ｄ〜１８ＮＤ
のうち前記アドレス情報に対応する入力選択回路は、転
送先選択回路１８１Ｃからシリアルデータが入力され、
入力されたシリアルデータをシリアル転送路を介してシ
リアルインタフェース回路に供給する。当該シリアルイ
ンタフェース回路には、前記アドレス情報に対応する転
送先の周辺回路が接続されている。
回路１８１Ａが抽出したアドレス情報に基づき、バッフ
ァレジスタ１８１Ｂに保持されているシリアルデータの
転送経路を選択する。入力選択回路１８１Ｄ〜１８ＮＤ
のうち前記アドレス情報に対応する入力選択回路は、転
送先選択回路１８１Ｃからシリアルデータが入力され、
入力されたシリアルデータをシリアル転送路を介してシ
リアルインタフェース回路に供給する。当該シリアルイ
ンタフェース回路には、前記アドレス情報に対応する転
送先の周辺回路が接続されている。
【００６４】ハブ回路８０2 は、異なる転送経路（パ
ス）を用いてデータ転送を同時に並行して行うことがで
きる。なお、ハブ回路８０2 では、同一転送先に対する
複数の転送要求が生じる可能性がある。このような場合
に対処するため、優先順位を予め定めておくか、または
優先順位を決める制御回路を設けて、優先順位に基づい
てデータ転送を行うことが望ましい。
ス）を用いてデータ転送を同時に並行して行うことがで
きる。なお、ハブ回路８０2 では、同一転送先に対する
複数の転送要求が生じる可能性がある。このような場合
に対処するため、優先順位を予め定めておくか、または
優先順位を決める制御回路を設けて、優先順位に基づい
てデータ転送を行うことが望ましい。
【００６５】図７は、図１のバスエミュレーション装置
９０のハブ回路の一例を示す概略的な構成図である。こ
のハブ回路８０3 は、図６のハブ回路８０2 に対して、
さらに制御回路２８０Ｐと、信号生成回路２８０と、検
出回路２８１Ｅ〜２８ＮＥとを設けた構成である。な
お、図６のハブ回路８０2 と同一構成部分には同一符号
を付しており、同一構成部分の説明を適宜省略する。
９０のハブ回路の一例を示す概略的な構成図である。こ
のハブ回路８０3 は、図６のハブ回路８０2 に対して、
さらに制御回路２８０Ｐと、信号生成回路２８０と、検
出回路２８１Ｅ〜２８ＮＥとを設けた構成である。な
お、図６のハブ回路８０2 と同一構成部分には同一符号
を付しており、同一構成部分の説明を適宜省略する。
【００６６】ハブ回路８０3 は、信号生成回路２８０
と、制御回路２８０Ｐと、検出回路２８１Ｅ〜２８ＮＥ
と、アドレス抽出回路１８１Ａ〜１８ＮＡと、バッファ
レジスタ１８１Ｂ〜１８ＮＢと、転送先選択回路２８１
Ｃ〜２８ＮＣと、入力選択回路２８１Ｄ〜２８ＮＤとを
有する。
と、制御回路２８０Ｐと、検出回路２８１Ｅ〜２８ＮＥ
と、アドレス抽出回路１８１Ａ〜１８ＮＡと、バッファ
レジスタ１８１Ｂ〜１８ＮＢと、転送先選択回路２８１
Ｃ〜２８ＮＣと、入力選択回路２８１Ｄ〜２８ＮＤとを
有する。
【００６７】例えば、入力選択回路２８１Ｄの出力端子
は、シリアル転送路１０Ｓを介してシリアルインタフェ
ース回路１０に接続される。同様に、入力選択回路２８
２Ｄ〜２８ＮＤ（但し、Ｎ＝７）の出力端子は、対応す
るシリアル転送路２０Ｓ〜７０Ｓを介してシリアルイン
タフェース回路２０〜７０に接続される。
は、シリアル転送路１０Ｓを介してシリアルインタフェ
ース回路１０に接続される。同様に、入力選択回路２８
２Ｄ〜２８ＮＤ（但し、Ｎ＝７）の出力端子は、対応す
るシリアル転送路２０Ｓ〜７０Ｓを介してシリアルイン
タフェース回路２０〜７０に接続される。
【００６８】バッファレジスタ１８１Ｂ〜１８ＮＢ、ア
ドレス抽出回路１８１Ａ〜１８ＮＡ、検出回路２８１Ｅ
〜２８ＮＥ、転送先選択回路２８１Ｃ〜２８ＮＣ、およ
び、入力選択回路２８１Ｄ〜２８ＮＤの接続関係は、同
様の構成となっている。そこで、バッファレジスタ１８
１Ｂ、アドレス抽出回路１８１Ａ、検出回路２８１Ｅ、
転送先選択回路２８１Ｃ、および、入力選択回路２８１
Ｄ〜２８ＮＤの間の接続関係を主に説明する。
ドレス抽出回路１８１Ａ〜１８ＮＡ、検出回路２８１Ｅ
〜２８ＮＥ、転送先選択回路２８１Ｃ〜２８ＮＣ、およ
び、入力選択回路２８１Ｄ〜２８ＮＤの接続関係は、同
様の構成となっている。そこで、バッファレジスタ１８
１Ｂ、アドレス抽出回路１８１Ａ、検出回路２８１Ｅ、
転送先選択回路２８１Ｃ、および、入力選択回路２８１
Ｄ〜２８ＮＤの間の接続関係を主に説明する。
【００６９】バッファレジスタ１８１Ｂは、シリアルイ
ンタフェース回路１０からシリアル転送路１０Ｓを介し
てシリアルデータが供給され、当該シリアルデータを保
持する。アドレス抽出回路１８１Ａは、ハブ回路８０3
に入力された前記シリアルデータから、転送先のアドレ
ス情報を抽出する。例えば、バッファレジスタ１８１Ｂ
に保持されたシリアルデータからアドレス情報を抽出す
る。
ンタフェース回路１０からシリアル転送路１０Ｓを介し
てシリアルデータが供給され、当該シリアルデータを保
持する。アドレス抽出回路１８１Ａは、ハブ回路８０3
に入力された前記シリアルデータから、転送先のアドレ
ス情報を抽出する。例えば、バッファレジスタ１８１Ｂ
に保持されたシリアルデータからアドレス情報を抽出す
る。
【００７０】検出回路２８１Ｅは、ハブ回路８０3 に入
力された前記シリアルデータから、バースト転送の終了
および／または割込みを示す情報を検出する。具体的に
は、バッファレジスタ１８１Ｂに保持されたシリアルデ
ータから、バースト転送終了および／または割込みを検
出し、検出信号を信号生成回路２８０に出力する。この
検出回路２８１Ｅは、バースト転送終了を示すマーカー
データの検出に基づき、または、当該転送経路でのデー
タ転送が一定期間行われないことの検出に基づき、検出
信号を信号生成回路２８０に出力する。
力された前記シリアルデータから、バースト転送の終了
および／または割込みを示す情報を検出する。具体的に
は、バッファレジスタ１８１Ｂに保持されたシリアルデ
ータから、バースト転送終了および／または割込みを検
出し、検出信号を信号生成回路２８０に出力する。この
検出回路２８１Ｅは、バースト転送終了を示すマーカー
データの検出に基づき、または、当該転送経路でのデー
タ転送が一定期間行われないことの検出に基づき、検出
信号を信号生成回路２８０に出力する。
【００７１】信号生成回路２８０は、検出回路２８１Ｅ
からの検出信号に基づき、バースト転送終了フラグまた
は割込み信号を生成して制御回路２８０Ｐに供給する。
制御回路２８０Ｐは、例えばハブ回路８０3 の全体の制
御を司り、信号生成回路２８０からのバースト転送終了
フラグまたは割込み信号に基づき、優先順位を示す優先
順位制御信号を入力選択回路２８１Ｄ〜２８ＮＤに供給
し、入力選択回路２８１Ｄ〜２８ＮＤが転送先選択回路
を選択する順位を制御する。
からの検出信号に基づき、バースト転送終了フラグまた
は割込み信号を生成して制御回路２８０Ｐに供給する。
制御回路２８０Ｐは、例えばハブ回路８０3 の全体の制
御を司り、信号生成回路２８０からのバースト転送終了
フラグまたは割込み信号に基づき、優先順位を示す優先
順位制御信号を入力選択回路２８１Ｄ〜２８ＮＤに供給
し、入力選択回路２８１Ｄ〜２８ＮＤが転送先選択回路
を選択する順位を制御する。
【００７２】この制御回路２８０Ｐは、ラウンドロビン
等の優先順位の決定アルゴリズムを、バースト転送終了
フラグまたは割込み信号に基づいて一時的に変更し、変
更された優先順位を示す優先順位制御信号を入力選択回
路２８１Ｄ〜２８ＮＤに供給する。一例として、バース
ト転送が異常終了した場合に、バースト転送を再度実行
するときに、当該転送経路を最優先するような優先順位
制御信号を生成する。制御回路２８０Ｐは、ハブ回路８
０3 内に設けてもよく、ハブ回路８０3 の外部に設けて
もよい。
等の優先順位の決定アルゴリズムを、バースト転送終了
フラグまたは割込み信号に基づいて一時的に変更し、変
更された優先順位を示す優先順位制御信号を入力選択回
路２８１Ｄ〜２８ＮＤに供給する。一例として、バース
ト転送が異常終了した場合に、バースト転送を再度実行
するときに、当該転送経路を最優先するような優先順位
制御信号を生成する。制御回路２８０Ｐは、ハブ回路８
０3 内に設けてもよく、ハブ回路８０3 の外部に設けて
もよい。
【００７３】転送先選択回路２８１Ｃは、アドレス抽出
回路１８１Ａが抽出したアドレス情報に基づき、バッフ
ァレジスタ１８１Ｂに保持されているシリアルデータの
転送経路を選択する。入力選択回路２８１Ｄ〜２８ＮＤ
のうち前記アドレス情報に対応する入力選択回路は、優
先順位制御信号に従って転送先選択回路２８１Ｃを選択
し、選択した転送先選択回路２８１Ｃからシリアルデー
タが入力され、入力されたシリアルデータをシリアル転
送路を介してシリアルインタフェース回路に供給する。
回路１８１Ａが抽出したアドレス情報に基づき、バッフ
ァレジスタ１８１Ｂに保持されているシリアルデータの
転送経路を選択する。入力選択回路２８１Ｄ〜２８ＮＤ
のうち前記アドレス情報に対応する入力選択回路は、優
先順位制御信号に従って転送先選択回路２８１Ｃを選択
し、選択した転送先選択回路２８１Ｃからシリアルデー
タが入力され、入力されたシリアルデータをシリアル転
送路を介してシリアルインタフェース回路に供給する。
【００７４】ハブ回路８０3 は、異なる転送経路（パ
ス）を用いてデータ転送を同時に並行して行うことがで
きる。また、同一転送先に対する複数の転送要求が生じ
た場合に、優先順位に従ってデータ転送を行うことがで
きる。また、周辺回路に対して優先順位を付与してデー
タ転送を行うことが可能である。
ス）を用いてデータ転送を同時に並行して行うことがで
きる。また、同一転送先に対する複数の転送要求が生じ
た場合に、優先順位に従ってデータ転送を行うことがで
きる。また、周辺回路に対して優先順位を付与してデー
タ転送を行うことが可能である。
【００７５】図６のハブ回路８０2 および／または図７
のハブ回路８０3 において、複数の周波数のクロック信
号を生成するクロック信号生成回路を設け、前記複数の
クロック信号により、バッファレジスタ１８１Ｂ〜１８
ＮＢのシリアル転送速度を可変としてもよい。複数のク
ロック信号の選択は、一例として制御回路２８０Ｐで行
い、クロック信号生成回路は、一例として複数の発振回
路で構成する。バッファレジスタ１８１Ｂ〜１８ＮＢの
シリアル転送速度を可変とすることで、各シリアル転送
路および各周辺回路の特性に応じてシリアル転送速度を
設定することが可能であり、周辺回路が受信するデータ
の信頼性を向上可能である。
のハブ回路８０3 において、複数の周波数のクロック信
号を生成するクロック信号生成回路を設け、前記複数の
クロック信号により、バッファレジスタ１８１Ｂ〜１８
ＮＢのシリアル転送速度を可変としてもよい。複数のク
ロック信号の選択は、一例として制御回路２８０Ｐで行
い、クロック信号生成回路は、一例として複数の発振回
路で構成する。バッファレジスタ１８１Ｂ〜１８ＮＢの
シリアル転送速度を可変とすることで、各シリアル転送
路および各周辺回路の特性に応じてシリアル転送速度を
設定することが可能であり、周辺回路が受信するデータ
の信頼性を向上可能である。
【００７６】図６のハブ回路８０2 および／または図７
のハブ回路８０3 において、データ転送の起動、終了、
転送先のアドレス生成等を行うＤＭＡコントローラを設
けてもよい。例えば、ハブ回路８０2 内またはハブ回路
８０3 内に、当該ハブ回路に接続される各シリアルイン
タフェース回路（または各周辺回路）に対応するＤＭＡ
コントローラ（Direct Memory Access controller ）を
設け、転送元アドレス（ソースアドレス）、転送先アド
レス（デスティネーションアドレス）、読出し制御信
号、書込み制御信号、ワードカウンタ等を制御する構成
としてもよい。当該ＤＭＡコントローラは、少なくとも
２系統のデータ転送インタフェースを有し、前記２系統
のうちの一方がデータ送信側周辺回路に対応し、前記２
系統のうちの他方がデータ受信側周辺回路に対応する。
ハブ回路内にＤＭＡコントローラを設けることで、デー
タ転送速度を向上可能である。
のハブ回路８０3 において、データ転送の起動、終了、
転送先のアドレス生成等を行うＤＭＡコントローラを設
けてもよい。例えば、ハブ回路８０2 内またはハブ回路
８０3 内に、当該ハブ回路に接続される各シリアルイン
タフェース回路（または各周辺回路）に対応するＤＭＡ
コントローラ（Direct Memory Access controller ）を
設け、転送元アドレス（ソースアドレス）、転送先アド
レス（デスティネーションアドレス）、読出し制御信
号、書込み制御信号、ワードカウンタ等を制御する構成
としてもよい。当該ＤＭＡコントローラは、少なくとも
２系統のデータ転送インタフェースを有し、前記２系統
のうちの一方がデータ送信側周辺回路に対応し、前記２
系統のうちの他方がデータ受信側周辺回路に対応する。
ハブ回路内にＤＭＡコントローラを設けることで、デー
タ転送速度を向上可能である。
【００７７】図６のハブ回路８０2 および／または図７
のハブ回路８０3 において、クロック信号を生成する発
振回路または外部装置からのクロック信号を送出する回
路を設けてもよい。そして、ハブ回路からシリアルイン
タフェース回路に送出されたシリアルデータ転送用のク
ロック信号を、周辺回路が受け取り、周辺回路は、受け
取ったクロック信号を当該周辺回路内のクロック信号と
して使用する構成としてもよい。
のハブ回路８０3 において、クロック信号を生成する発
振回路または外部装置からのクロック信号を送出する回
路を設けてもよい。そして、ハブ回路からシリアルイン
タフェース回路に送出されたシリアルデータ転送用のク
ロック信号を、周辺回路が受け取り、周辺回路は、受け
取ったクロック信号を当該周辺回路内のクロック信号と
して使用する構成としてもよい。
【００７８】このようにしてクロック信号を共通にして
使用することで、ハブ回路と周辺回路との間で正確な同
期を図ることができると共に、クロック信号を受け取る
周辺回路ではクロック信号用の発振回路を不要とするこ
とができる。なお、定常的なクロック信号がハブ回路か
ら周辺回路に供給される場合は、そのまま当該周辺回路
で使用する構成としてもよい。間欠的なクロック信号が
ハブ回路から周辺回路に供給される場合は、そのまま当
該周辺回路で使用してもよく、または周辺回路は、間欠
的なクロック信号に基づいてクロック再生回路でクロッ
ク信号を再生して使用する構成としてもよい。
使用することで、ハブ回路と周辺回路との間で正確な同
期を図ることができると共に、クロック信号を受け取る
周辺回路ではクロック信号用の発振回路を不要とするこ
とができる。なお、定常的なクロック信号がハブ回路か
ら周辺回路に供給される場合は、そのまま当該周辺回路
で使用する構成としてもよい。間欠的なクロック信号が
ハブ回路から周辺回路に供給される場合は、そのまま当
該周辺回路で使用してもよく、または周辺回路は、間欠
的なクロック信号に基づいてクロック再生回路でクロッ
ク信号を再生して使用する構成としてもよい。
【００７９】図８は、図１のバスエミュレーション装置
９０のシリアルインタフェース回路の一例を示す概略的
な構成図である。このシリアルインタフェース回路１０
1 は、Ｐ／Ｓ変換回路１１１と、転送制御回路１１２
と、応答フラグ検出回路１１４と、Ｓ／Ｐ変換回路１１
８とを有する。例えば、シリアルインタフェース回路１
０1 は、パラレル転送路１９Ｐを介して周辺回路１９に
接続され、シリアル転送路１０Ｓを介してハブ回路８０
に接続される。
９０のシリアルインタフェース回路の一例を示す概略的
な構成図である。このシリアルインタフェース回路１０
1 は、Ｐ／Ｓ変換回路１１１と、転送制御回路１１２
と、応答フラグ検出回路１１４と、Ｓ／Ｐ変換回路１１
８とを有する。例えば、シリアルインタフェース回路１
０1 は、パラレル転送路１９Ｐを介して周辺回路１９に
接続され、シリアル転送路１０Ｓを介してハブ回路８０
に接続される。
【００８０】Ｐ／Ｓ変換回路１１１は、周辺回路１９か
らの書込み制御信号ＷＥと書込みデータとに基づき、パ
ラレルデータからなる書込みデータを生成してハブ回路
８０に供給する。Ｓ／Ｐ変換回路１１８は、ハブ回路８
０からの信号に基づき、パラレルデータからなる読出し
データ、読出しデータの存在を示す信号（Data-Exis
t）、応答フラグ（応答信号）ＡＣＫ等を周辺回路１９
に供給する。
らの書込み制御信号ＷＥと書込みデータとに基づき、パ
ラレルデータからなる書込みデータを生成してハブ回路
８０に供給する。Ｓ／Ｐ変換回路１１８は、ハブ回路８
０からの信号に基づき、パラレルデータからなる読出し
データ、読出しデータの存在を示す信号（Data-Exis
t）、応答フラグ（応答信号）ＡＣＫ等を周辺回路１９
に供給する。
【００８１】応答フラグ検出回路１１４は、ハブ回路８
０からＳ／Ｐ変換回路１１８に供給されたデータの中か
ら応答信号ＡＣＫを検出し、フラグ検出信号を転送制御
回路１１２に供給する。転送制御回路１１２は、シリア
ルインタフェース回路１０1 の送信制御および受信制御
を行う回路であり、カウンタ１１３を有する。転送制御
回路１１２は、カウンタ１１３のカウント値に基づき、
Ｐ／Ｓ変換回路１１１の送信制御およびＳ／Ｐ変換回路
１１８の受信制御を行う。
０からＳ／Ｐ変換回路１１８に供給されたデータの中か
ら応答信号ＡＣＫを検出し、フラグ検出信号を転送制御
回路１１２に供給する。転送制御回路１１２は、シリア
ルインタフェース回路１０1 の送信制御および受信制御
を行う回路であり、カウンタ１１３を有する。転送制御
回路１１２は、カウンタ１１３のカウント値に基づき、
Ｐ／Ｓ変換回路１１１の送信制御およびＳ／Ｐ変換回路
１１８の受信制御を行う。
【００８２】カウンタ１１３は、ハブ回路８０内のバッ
ファ（バッファレジスタ）中のデータ数を計数する。こ
のカウンタ１１３は、データ送信毎にカウント値を１だ
け増加させ、バッファが満杯になる値でカウンタ１１３
はキャリー信号を生成する。このキャリー信号は、バッ
ファフル信号（Buffer-Full ）としてデータ送出側の周
辺回路へ送られ、当該周辺回路でのデータ送信はバッフ
ァの空きができるまで一時中断される。カウンタ１１３
は、バッファの容量が１つ空いたことを示す応答信号Ａ
ＣＫをフラグ検出回路１１４が検出すると、カウント値
を１だけ減少させ、キャリー信号の出力を停止する。こ
のようにして、ハブ回路８０内のバッファとシリアルイ
ンタフェース回路１０1 との間のハンドシェーキング方
式のデータ転送が可能となる。
ファ（バッファレジスタ）中のデータ数を計数する。こ
のカウンタ１１３は、データ送信毎にカウント値を１だ
け増加させ、バッファが満杯になる値でカウンタ１１３
はキャリー信号を生成する。このキャリー信号は、バッ
ファフル信号（Buffer-Full ）としてデータ送出側の周
辺回路へ送られ、当該周辺回路でのデータ送信はバッフ
ァの空きができるまで一時中断される。カウンタ１１３
は、バッファの容量が１つ空いたことを示す応答信号Ａ
ＣＫをフラグ検出回路１１４が検出すると、カウント値
を１だけ減少させ、キャリー信号の出力を停止する。こ
のようにして、ハブ回路８０内のバッファとシリアルイ
ンタフェース回路１０1 との間のハンドシェーキング方
式のデータ転送が可能となる。
【００８３】キャッシュ機構 図９は、図１のバスエミュレーション装置９０内のシリ
アルインタフェース回路において、周辺回路からの信号
が入力される部分からＰ／Ｓ変換回路に到るまでの部分
的な構成を例示する概略的な部分構成図である。
アルインタフェース回路において、周辺回路からの信号
が入力される部分からＰ／Ｓ変換回路に到るまでの部分
的な構成を例示する概略的な部分構成図である。
【００８４】このシリアルインタフェース回路１０
2 は、書込制御回路２１２と、キャッシュメモリ２１３
と、比較回路２１４と、選択回路２１５と、Ｐ／Ｓ変換
回路２１１とを有する。シリアルインタフェース回路１
０2 は、キャッシュ機構によりデータ転送の効率化を図
っている。
2 は、書込制御回路２１２と、キャッシュメモリ２１３
と、比較回路２１４と、選択回路２１５と、Ｐ／Ｓ変換
回路２１１とを有する。シリアルインタフェース回路１
０2 は、キャッシュ機構によりデータ転送の効率化を図
っている。
【００８５】シリアルインタフェース回路１０2 を用い
たバスエミュレーション装置では、一例として、アドレ
ス情報および／または転送データをシリアルインタフェ
ース回路１０2 とハブ回路８０の双方でそれぞれに設け
たキャッシュメモリにオーバーライトコピーしておく。
そして、転送開始前にキャッシュメモリ内に転送に使う
のと同じアドレス情報またはデータが有るか否かを調
べ、もしあればアドレス情報やデータそのものではな
く、当該キャッシュメモリへのポインタ値を送る。通常
のアドレス情報やデータの転送とポインタ値の転送とを
区別するため、シリアルデータの先頭部にフラグビット
を設ける。
たバスエミュレーション装置では、一例として、アドレ
ス情報および／または転送データをシリアルインタフェ
ース回路１０2 とハブ回路８０の双方でそれぞれに設け
たキャッシュメモリにオーバーライトコピーしておく。
そして、転送開始前にキャッシュメモリ内に転送に使う
のと同じアドレス情報またはデータが有るか否かを調
べ、もしあればアドレス情報やデータそのものではな
く、当該キャッシュメモリへのポインタ値を送る。通常
のアドレス情報やデータの転送とポインタ値の転送とを
区別するため、シリアルデータの先頭部にフラグビット
を設ける。
【００８６】例えば、書込制御回路２１２には、周辺回
路から転送データおよび書込制御信号ＷＥが供給される
と共に、比較回路２１４の出力信号が供給される。書込
制御回路２１２は、書込制御信号ＷＥおよび比較回路２
１４の出力信号に基づき、周辺回路からの転送データを
キャッシュメモリ２１３に書き込む。キャッシュメモリ
２１３は、書込制御回路２１２が書き込んだ転送データ
を一時的に保持して比較回路２１４に供給する。比較回
路２１４は、周辺回路からの転送データとキャッシュメ
モリ２１３からの転送データ（キャッシュデータ）とを
比較し、比較結果を示す信号を選択回路２１５に出力す
る。
路から転送データおよび書込制御信号ＷＥが供給される
と共に、比較回路２１４の出力信号が供給される。書込
制御回路２１２は、書込制御信号ＷＥおよび比較回路２
１４の出力信号に基づき、周辺回路からの転送データを
キャッシュメモリ２１３に書き込む。キャッシュメモリ
２１３は、書込制御回路２１２が書き込んだ転送データ
を一時的に保持して比較回路２１４に供給する。比較回
路２１４は、周辺回路からの転送データとキャッシュメ
モリ２１３からの転送データ（キャッシュデータ）とを
比較し、比較結果を示す信号を選択回路２１５に出力す
る。
【００８７】比較回路２１４での比較の結果、周辺回路
からの転送データとキャッシュデータとが一致する場
合、すなわちキャッシュにヒットした場合、比較回路２
１４は一致箇所を示すポインタ値を選択回路２１５に出
力する。選択回路２１５は、当該ポインタ値をＰ／Ｓ変
換回路２１１に出力すると共に、シリアルデータの先頭
部にポインタ値の送出を示すフラグをセットする。Ｐ／
Ｓ変換回路２１１は、ポインタ値とフラグとを出力する
ことで、データを圧縮して転送することができる。そし
て、ハブ回路８０では、フラグおよびポインタ値に基づ
いてハブ回路内のキャッシュメモリから同一データを抽
出し、抽出したデータをハブ回路内のバッファレジスタ
に複写することで、データ転送速度を向上可能である。
からの転送データとキャッシュデータとが一致する場
合、すなわちキャッシュにヒットした場合、比較回路２
１４は一致箇所を示すポインタ値を選択回路２１５に出
力する。選択回路２１５は、当該ポインタ値をＰ／Ｓ変
換回路２１１に出力すると共に、シリアルデータの先頭
部にポインタ値の送出を示すフラグをセットする。Ｐ／
Ｓ変換回路２１１は、ポインタ値とフラグとを出力する
ことで、データを圧縮して転送することができる。そし
て、ハブ回路８０では、フラグおよびポインタ値に基づ
いてハブ回路内のキャッシュメモリから同一データを抽
出し、抽出したデータをハブ回路内のバッファレジスタ
に複写することで、データ転送速度を向上可能である。
【００８８】比較回路２１４での比較の結果、周辺回路
からの転送データとキャッシュデータとが一致しない場
合、すなわちキャッシュにヒットしない場合、比較回路
２１４は不一致を示す不一致信号を選択回路２１５に出
力する。選択回路２１５は、不一致信号に基づいて周辺
回路からの転送データをＰ／Ｓ変換回路２１１に出力す
る。また、書込制御回路２１２は、不一致信号に基づい
て周辺回路からの転送データをキャッシュメモリ２１３
にオーバーライトする。
からの転送データとキャッシュデータとが一致しない場
合、すなわちキャッシュにヒットしない場合、比較回路
２１４は不一致を示す不一致信号を選択回路２１５に出
力する。選択回路２１５は、不一致信号に基づいて周辺
回路からの転送データをＰ／Ｓ変換回路２１１に出力す
る。また、書込制御回路２１２は、不一致信号に基づい
て周辺回路からの転送データをキャッシュメモリ２１３
にオーバーライトする。
【００８９】図９のシリアルインタフェース回路１０2
において、比較回路２１４は、周辺回路からの転送デー
タとキャッシュデータとを比較する場合に、キャッシュ
データに対して１だけ加算および／または減算した演算
データを生成し、生成した演算データについても比較も
行う。周辺回路からの転送データと演算データとが一致
した場合は、±１の演算を示すフラグをＰ／Ｓ変換回路
２１１のシリアルデータの先頭部にセットする。例え
ば、アドレス情報や単調なデータの場合は、前回の転送
データとは±１だけ異なることがあり、このような場合
にデータ転送の効率化を図ることができる。
において、比較回路２１４は、周辺回路からの転送デー
タとキャッシュデータとを比較する場合に、キャッシュ
データに対して１だけ加算および／または減算した演算
データを生成し、生成した演算データについても比較も
行う。周辺回路からの転送データと演算データとが一致
した場合は、±１の演算を示すフラグをＰ／Ｓ変換回路
２１１のシリアルデータの先頭部にセットする。例え
ば、アドレス情報や単調なデータの場合は、前回の転送
データとは±１だけ異なることがあり、このような場合
にデータ転送の効率化を図ることができる。
【００９０】なお、シリアル転送時に、最初に送受信側
の双方で１フレームの長さを固定して決めた場合に、１
フレーム分のデータをシリアル転送していく途中で残り
の送信ビット列が前回と同じになったとき、フレーム終
了信号を送って１フレームの送信を終了する。そして、
受信側では、足りない残りのビット列を、前回受信のデ
ータから取り出す構成としてもよい。このように、１フ
レームのシリアル転送途中で後続データが前回のデータ
と同じである場合、１フレームの送信を途中で中断し、
受信側は前回分から残りビットを持ってくることで、デ
ータ転送の効率化を図ることができる。
の双方で１フレームの長さを固定して決めた場合に、１
フレーム分のデータをシリアル転送していく途中で残り
の送信ビット列が前回と同じになったとき、フレーム終
了信号を送って１フレームの送信を終了する。そして、
受信側では、足りない残りのビット列を、前回受信のデ
ータから取り出す構成としてもよい。このように、１フ
レームのシリアル転送途中で後続データが前回のデータ
と同じである場合、１フレームの送信を途中で中断し、
受信側は前回分から残りビットを持ってくることで、デ
ータ転送の効率化を図ることができる。
【００９１】また、Ｐ／Ｓ変換回路２１１は、頻繁に使
用されるポートのアドレス情報や高転送速度が必要なポ
ートのアドレス情報をパラレル／シリアル変換する場合
に、他のアドレス情報に比べて短いパターンを割り付け
ることで、短いデータ長のアドレスシリアルデータを生
成する構成としてもよい。アドレス情報のシリアルデー
タ長を短くすることで、データ転送の効率化を図ること
ができる。
用されるポートのアドレス情報や高転送速度が必要なポ
ートのアドレス情報をパラレル／シリアル変換する場合
に、他のアドレス情報に比べて短いパターンを割り付け
ることで、短いデータ長のアドレスシリアルデータを生
成する構成としてもよい。アドレス情報のシリアルデー
タ長を短くすることで、データ転送の効率化を図ること
ができる。
【００９２】図１０は、図１のバスエミュレーション装
置９０内のシリアルインタフェース回路において、ハブ
回路８０からの信号が入力される部分からパラレルデー
タを復元するまでの部分的な構成を例示する概略的な部
分構成図である。このシリアルインタフェース回路１０
3 は、書込制御回路２１７と、キャッシュメモリ２１９
と、選択回路２１６と、Ｓ／Ｐ変換回路２１８とを有す
る。シリアルインタフェース回路１０3 は、キャッシュ
機構によりデータ転送の効率化を図っている。
置９０内のシリアルインタフェース回路において、ハブ
回路８０からの信号が入力される部分からパラレルデー
タを復元するまでの部分的な構成を例示する概略的な部
分構成図である。このシリアルインタフェース回路１０
3 は、書込制御回路２１７と、キャッシュメモリ２１９
と、選択回路２１６と、Ｓ／Ｐ変換回路２１８とを有す
る。シリアルインタフェース回路１０3 は、キャッシュ
機構によりデータ転送の効率化を図っている。
【００９３】シリアルインタフェース回路１０3 を用い
たバスエミュレーション装置では、アドレス情報および
／または転送データをシリアルインタフェース回路１０
3 ，１０2 の双方でそれぞれのキャッシュメモリにオー
バーライトコピーしておく。シリアルインタフェース回
路１０2 ，１０3 の間は、ハブ回路８０を介して転送経
路が形成されている。Ｓ／Ｐ変換回路２１８には、ハブ
回路８０からのシリアルデータが供給され、供給された
データをパラレルデータに変換して選択回路２１６およ
び書込制御回路２１７に供給する。
たバスエミュレーション装置では、アドレス情報および
／または転送データをシリアルインタフェース回路１０
3 ，１０2 の双方でそれぞれのキャッシュメモリにオー
バーライトコピーしておく。シリアルインタフェース回
路１０2 ，１０3 の間は、ハブ回路８０を介して転送経
路が形成されている。Ｓ／Ｐ変換回路２１８には、ハブ
回路８０からのシリアルデータが供給され、供給された
データをパラレルデータに変換して選択回路２１６およ
び書込制御回路２１７に供給する。
【００９４】書込制御回路２１７は、Ｓ／Ｐ変換回路２
１８からのパラレルデータ、Ｓ／Ｐ変換回路２１８にデ
ータが存在することを示す存在信号（Data-Exist）、前
記フラグおよびポインタ値が供給される。書込制御回路
２１７は、存在信号、前記フラグおよびポインタ値に基
づき、Ｓ／Ｐ変換回路２１８の出力データをキャッシュ
メモリ２１９に書き込む。キャッシュメモリ２１９は、
書込制御回路２１７が書き込んだ転送データを一時的に
保持して選択回路２１６に供給する。
１８からのパラレルデータ、Ｓ／Ｐ変換回路２１８にデ
ータが存在することを示す存在信号（Data-Exist）、前
記フラグおよびポインタ値が供給される。書込制御回路
２１７は、存在信号、前記フラグおよびポインタ値に基
づき、Ｓ／Ｐ変換回路２１８の出力データをキャッシュ
メモリ２１９に書き込む。キャッシュメモリ２１９は、
書込制御回路２１７が書き込んだ転送データを一時的に
保持して選択回路２１６に供給する。
【００９５】選択回路２１６は、前記フラグがポインタ
値の存在を示す場合、すなわちキャッシュにヒットした
場合に、当該ポインタ値に基づき、キャッシュメモリ２
１９に保持された転送データ（キャッシュデータ）から
ポインタ値に対応する箇所を抽出して復元データを生成
し、当該復元データをパラレルデータとして周辺回路に
送る。
値の存在を示す場合、すなわちキャッシュにヒットした
場合に、当該ポインタ値に基づき、キャッシュメモリ２
１９に保持された転送データ（キャッシュデータ）から
ポインタ値に対応する箇所を抽出して復元データを生成
し、当該復元データをパラレルデータとして周辺回路に
送る。
【００９６】一方、選択回路２１６は、前記フラグがポ
インタ値の不在を示す場合、すなわちキャッシュにヒッ
トしなかった場合に、Ｓ／Ｐ変換回路２１８からのパラ
レルデータを選択して周辺回路に送る。また、書込制御
回路２１７は、Ｓ／Ｐ変換回路２１８からのパラレルデ
ータをキャッシュメモリ２１９にオーバーライトする。
インタ値の不在を示す場合、すなわちキャッシュにヒッ
トしなかった場合に、Ｓ／Ｐ変換回路２１８からのパラ
レルデータを選択して周辺回路に送る。また、書込制御
回路２１７は、Ｓ／Ｐ変換回路２１８からのパラレルデ
ータをキャッシュメモリ２１９にオーバーライトする。
【００９７】シリアルインタフェース回路１０3 におい
て、フラグが±１の演算を示す場合は、書込制御回路２
１７は、キャッシュデータに対して±１の演算を施し、
前記演算データと同じデータが選択回路２１６で選択さ
れて周辺回路に供給される。
て、フラグが±１の演算を示す場合は、書込制御回路２
１７は、キャッシュデータに対して±１の演算を施し、
前記演算データと同じデータが選択回路２１６で選択さ
れて周辺回路に供給される。
【００９８】なお、ハブ回路は、転送元のシリアルイン
タフェース回路からシリアル転送路を介して供給された
今回のシリアルデータが前回のシリアルデータと同一ま
たは略同一である場合に、前記同一または略同一である
ことを示すフラグを生成する。そして、転送先の周辺回
路に接続されたシリアルインタフェース回路１０3 は、
前記ハブ回路からの前回のシリアルデータに対応する前
回のパラレルデータを保持するキャッシュメモリ２１９
に保持されたパラレルデータと前記フラグとに基づいて
今回のパラレルデータを生成する構成としてもよい。
タフェース回路からシリアル転送路を介して供給された
今回のシリアルデータが前回のシリアルデータと同一ま
たは略同一である場合に、前記同一または略同一である
ことを示すフラグを生成する。そして、転送先の周辺回
路に接続されたシリアルインタフェース回路１０3 は、
前記ハブ回路からの前回のシリアルデータに対応する前
回のパラレルデータを保持するキャッシュメモリ２１９
に保持されたパラレルデータと前記フラグとに基づいて
今回のパラレルデータを生成する構成としてもよい。
【００９９】テスト バスエミュレーション装置９０において、シリアルイン
タフェース回路内にＳ／Ｐ変換回路の出力信号をＰ／Ｓ
変換回路の入力信号にする切替回路を設け、ハブ回路と
シリアルインタフェース回路との間でループを形成し、
データ転送のテストを行うことができる。この場合、１
つのシリアル転送路（単方向信号伝送経路×２）でルー
プを形成し、シリアル転送路上に複数の転送速度でデー
タを送出して受信し、データエラーを検出する。テスト
結果に基づき、最適な転送速度および／または転送用ク
ロック周波数を検出して使用する。
タフェース回路内にＳ／Ｐ変換回路の出力信号をＰ／Ｓ
変換回路の入力信号にする切替回路を設け、ハブ回路と
シリアルインタフェース回路との間でループを形成し、
データ転送のテストを行うことができる。この場合、１
つのシリアル転送路（単方向信号伝送経路×２）でルー
プを形成し、シリアル転送路上に複数の転送速度でデー
タを送出して受信し、データエラーを検出する。テスト
結果に基づき、最適な転送速度および／または転送用ク
ロック周波数を検出して使用する。
【０１００】具体的には、以下のようにして転送テスト
を行う。シリアルインタフェース回路とハブ回路との間
で通信する場合に、データの種別をあらわすフラグを付
加し、その種別の中に転送テストの開始または終了を示
すフラグ形式を用意する。システムのイニシャルリセッ
ト後などにハブ回路内、または外部のシステム制御を行
う回路がハブ回路を経由してシリアルインタフェース回
路に転送テスト開始のフラグを送信する。転送テストの
フラグを受信したシリアルインタフェース回路は、Ｓ／
Ｐ変換回路で生成したパラレルデータをＰ／Ｓ変換回路
でシリアルデータに変換して送信するテストモードとな
る。
を行う。シリアルインタフェース回路とハブ回路との間
で通信する場合に、データの種別をあらわすフラグを付
加し、その種別の中に転送テストの開始または終了を示
すフラグ形式を用意する。システムのイニシャルリセッ
ト後などにハブ回路内、または外部のシステム制御を行
う回路がハブ回路を経由してシリアルインタフェース回
路に転送テスト開始のフラグを送信する。転送テストの
フラグを受信したシリアルインタフェース回路は、Ｓ／
Ｐ変換回路で生成したパラレルデータをＰ／Ｓ変換回路
でシリアルデータに変換して送信するテストモードとな
る。
【０１０１】このテストモードでは、ハブ回路から送出
されたシリアルデータがＵターンしてハブ回路に戻って
くるテスト機構が構成される。そこでハブ回路から複数
の転送レートでシリアルデータを送信し、返送されたシ
リアルデータを受信し、送受信した両シリアルデータ間
にデータエラーがあるか否かを検出する。また、シリア
ルインタフェース回路やハブ回路の入出力部（Ｉ／Ｏ
部）に、遅延やスルーレイト、しきい電圧Ｖｔｈ、終端
抵抗値、送受信クロック周波数などの調整機構が付いて
いる場合に、前述のテスト機構を用いて適切な条件を検
出し、それらの調節を行う。なお、ハブ回路８０は、デ
ータ転送の空き時間に、前記複数のシリアルインタフェ
ース回路１０〜７０とハブ回路８０との接続テストや自
己テストを行う構成としてもよい。
されたシリアルデータがＵターンしてハブ回路に戻って
くるテスト機構が構成される。そこでハブ回路から複数
の転送レートでシリアルデータを送信し、返送されたシ
リアルデータを受信し、送受信した両シリアルデータ間
にデータエラーがあるか否かを検出する。また、シリア
ルインタフェース回路やハブ回路の入出力部（Ｉ／Ｏ
部）に、遅延やスルーレイト、しきい電圧Ｖｔｈ、終端
抵抗値、送受信クロック周波数などの調整機構が付いて
いる場合に、前述のテスト機構を用いて適切な条件を検
出し、それらの調節を行う。なお、ハブ回路８０は、デ
ータ転送の空き時間に、前記複数のシリアルインタフェ
ース回路１０〜７０とハブ回路８０との接続テストや自
己テストを行う構成としてもよい。
【０１０２】ハブ回路８０に、デバッグやテストのため
のデータ転送状態を監視するモニタ回路を設けてもよ
い。このモニタ回路は、シリアルインタフェース回路と
の間でデータを送受している各ポートの稼動状況を監視
（スヌープ）する機能を持ち、ハブ回路内の制御回路、
または外部のシステム制御回路の指示に従って監視して
報告する。例えば、バッファレジスタの稼働状況を監視
して報告し、または、検出回路２８１Ｅ〜２８ＮＥの出
力信号もしくは信号生成回路２８０の出力信号を監視
し、転送制御やエラーリカバリー等を行う制御回路およ
び／またはコントロールシステムに報告する。
のデータ転送状態を監視するモニタ回路を設けてもよ
い。このモニタ回路は、シリアルインタフェース回路と
の間でデータを送受している各ポートの稼動状況を監視
（スヌープ）する機能を持ち、ハブ回路内の制御回路、
または外部のシステム制御回路の指示に従って監視して
報告する。例えば、バッファレジスタの稼働状況を監視
して報告し、または、検出回路２８１Ｅ〜２８ＮＥの出
力信号もしくは信号生成回路２８０の出力信号を監視
し、転送制御やエラーリカバリー等を行う制御回路およ
び／またはコントロールシステムに報告する。
【０１０３】ハブ回路８０に、仮想ポートエミュレーシ
ョン機能を設けてもよい。例えば、デバッグ時におい
て、特定の接続ポートが他の接続ポートまたは実在しな
い仮想の接続ポートに成りすましてデータ転送を行う仮
想ポートエミュレーション機能を、ハブ回路内に設け
る。具体的には各接続ポートのポートアドレス切替え機
構を設ける（各ポートのポートアドレスを決めるための
レジスタを設け、初期設定で切替えできるようにす
る）。ハブ回路８０は、デバッグ時において、前記複数
のシリアルインタフェース回路１０〜７０のうちで特定
のシリアルインタフェース回路からのシリアルデータ
を、当該シリアルデータ内のアドレス情報が示す転送先
の周辺回路とは異なる周辺回路に接続されたシリアルイ
ンタフェース回路に対して供給する構成としてもよい。
ョン機能を設けてもよい。例えば、デバッグ時におい
て、特定の接続ポートが他の接続ポートまたは実在しな
い仮想の接続ポートに成りすましてデータ転送を行う仮
想ポートエミュレーション機能を、ハブ回路内に設け
る。具体的には各接続ポートのポートアドレス切替え機
構を設ける（各ポートのポートアドレスを決めるための
レジスタを設け、初期設定で切替えできるようにす
る）。ハブ回路８０は、デバッグ時において、前記複数
のシリアルインタフェース回路１０〜７０のうちで特定
のシリアルインタフェース回路からのシリアルデータ
を、当該シリアルデータ内のアドレス情報が示す転送先
の周辺回路とは異なる周辺回路に接続されたシリアルイ
ンタフェース回路に対して供給する構成としてもよい。
【０１０４】図１１は、図１のバスエミュレーション装
置９０内のハブ回路およびシリアルインタフェース回路
の一例であって、転送経路の終端用の複数のトランジス
タを有するシリアルインタフェース回路を例示する概略
的な構成図である。ハブ回路８０4 は、異なる複数の周
波数のクロック信号ＣＬＫ１〜ＣＬＫＮを生成する発振
回路Ｃ１〜ＣＮと、セレクタＳＬとを有し、不図示の制
御回路からの選択制御信号によりセレクタＳＬはクロッ
ク信号ＣＬＫ１〜ＣＬＫＮから特定のクロック信号を選
択してバスドライバ８０Ｄに供給する。
置９０内のハブ回路およびシリアルインタフェース回路
の一例であって、転送経路の終端用の複数のトランジス
タを有するシリアルインタフェース回路を例示する概略
的な構成図である。ハブ回路８０4 は、異なる複数の周
波数のクロック信号ＣＬＫ１〜ＣＬＫＮを生成する発振
回路Ｃ１〜ＣＮと、セレクタＳＬとを有し、不図示の制
御回路からの選択制御信号によりセレクタＳＬはクロッ
ク信号ＣＬＫ１〜ＣＬＫＮから特定のクロック信号を選
択してバスドライバ８０Ｄに供給する。
【０１０５】シリアルインタフェース回路１０4 は、ハ
ブ回路８０4 内のバスドライバ８０Ｄから送信されたク
ロック信号を受けるバスレシーバ１０Ｒを有する。バス
レシーバ１０Ｒの入力側には、並列接続された複数のト
ランジスタが接続されている。なお、バスレシーバ１０
Ｒは、クロック信号に代えてシリアルデータを受信する
バスレシーバとしてもよい。
ブ回路８０4 内のバスドライバ８０Ｄから送信されたク
ロック信号を受けるバスレシーバ１０Ｒを有する。バス
レシーバ１０Ｒの入力側には、並列接続された複数のト
ランジスタが接続されている。なお、バスレシーバ１０
Ｒは、クロック信号に代えてシリアルデータを受信する
バスレシーバとしてもよい。
【０１０６】ｎチャネル型電界効果トランジスタ（Ｐch
Ｔｒ）のソースが接地されてアース電位ＧＮＤとなっ
ており、ドレインはバスレシーバ１０Ｒの入力端に接続
されており、ゲートにはシリアルインタフェース回路１
０4 内の不図示の制御回路から終端抵抗値の制御信号が
供給されている。ｐチャネル型電界効果トランジスタ
（Ｎch Ｔｒ）のソースには電源電圧ＶDDが供給され、
ドレインはバスレシーバ１０Ｒの入力端に接続されてお
り、ゲートにはシリアルインタフェース回路１０4 内の
制御回路から終端抵抗値の制御信号が供給されている。
終端抵抗値の制御信号により複数のトランジスタを選択
的にオン状態に設定し、バスレシーバ１０Ｒの終端抵抗
値を設定可能である。
Ｔｒ）のソースが接地されてアース電位ＧＮＤとなっ
ており、ドレインはバスレシーバ１０Ｒの入力端に接続
されており、ゲートにはシリアルインタフェース回路１
０4 内の不図示の制御回路から終端抵抗値の制御信号が
供給されている。ｐチャネル型電界効果トランジスタ
（Ｎch Ｔｒ）のソースには電源電圧ＶDDが供給され、
ドレインはバスレシーバ１０Ｒの入力端に接続されてお
り、ゲートにはシリアルインタフェース回路１０4 内の
制御回路から終端抵抗値の制御信号が供給されている。
終端抵抗値の制御信号により複数のトランジスタを選択
的にオン状態に設定し、バスレシーバ１０Ｒの終端抵抗
値を設定可能である。
【０１０７】なお、シリアルインタフェース回路１０4
のバスドライバから送出されたシリアルデータを受ける
ハブ回路８０4 内のバスレシーバについても、図１１の
ように、バスレシーバの入力側に複数のトランジスタを
並列接続して選択的にオン状態に設定して終端抵抗値を
設定することが可能である。
のバスドライバから送出されたシリアルデータを受ける
ハブ回路８０4 内のバスレシーバについても、図１１の
ように、バスレシーバの入力側に複数のトランジスタを
並列接続して選択的にオン状態に設定して終端抵抗値を
設定することが可能である。
【０１０８】図１２は、図１のバスエミュレーション装
置９０におけるシリアルインタフェース回路とハブ回路
との接続形態を例示する概略的な構成図である。シリア
ルインタフェース回路１０5 は、Ｐ／Ｓ変換回路５１１
と、Ｓ／Ｐ変換回路５１８と、バスドライバ５１１Ｃ，
５１１Ｄと、バスレシーバ５１８Ｃ，５１８Ｄとを有す
る。シリアルインタフェース回路１０5 とハブ回路８０
5 は、シリアル転送路１０Ｓ5 を介して接続されてい
る。
置９０におけるシリアルインタフェース回路とハブ回路
との接続形態を例示する概略的な構成図である。シリア
ルインタフェース回路１０5 は、Ｐ／Ｓ変換回路５１１
と、Ｓ／Ｐ変換回路５１８と、バスドライバ５１１Ｃ，
５１１Ｄと、バスレシーバ５１８Ｃ，５１８Ｄとを有す
る。シリアルインタフェース回路１０5 とハブ回路８０
5 は、シリアル転送路１０Ｓ5 を介して接続されてい
る。
【０１０９】バスドライバ５１１Ｃは、Ｐ／Ｓ変換回路
５１１からのクロック信号をハブ回路８０5 内のバスレ
シーバ５８１Ｃに送る。バスドライバ５１１Ｄは、Ｐ／
Ｓ変換回路５１１からのシリアルデータをハブ回路８０
5 内のバスレシーバ５８１Ｄに送る。バスレシーバ５１
８Ｃは、ハブ回路８０5 内のバスドライバ５８８Ｃから
のクロック信号を受け取る。バスレシーバ５１８Ｄは、
ハブ回路８０5 内のバスドライバ５８８Ｄからのシリア
ルデータを受け取る。
５１１からのクロック信号をハブ回路８０5 内のバスレ
シーバ５８１Ｃに送る。バスドライバ５１１Ｄは、Ｐ／
Ｓ変換回路５１１からのシリアルデータをハブ回路８０
5 内のバスレシーバ５８１Ｄに送る。バスレシーバ５１
８Ｃは、ハブ回路８０5 内のバスドライバ５８８Ｃから
のクロック信号を受け取る。バスレシーバ５１８Ｄは、
ハブ回路８０5 内のバスドライバ５８８Ｄからのシリア
ルデータを受け取る。
【０１１０】主電源配線（Main Power line ）は、シリ
アルインタフェース回路１０5 とハブ回路８０5 とに対
して電源電圧を供給する。バスドライバ駆動用およびバ
スレシーバ駆動用の電源電圧を供給する電源配線（I/O
Power line）は、バスドライバ５１１Ｃ，５１１Ｄ，５
８８Ｃ，５８８Ｄおよびバスレシーバ５１８Ｃ，５１８
Ｄ，５８１Ｃ，５８１Ｄの電源端子に接続されている。
アルインタフェース回路１０5 とハブ回路８０5 とに対
して電源電圧を供給する。バスドライバ駆動用およびバ
スレシーバ駆動用の電源電圧を供給する電源配線（I/O
Power line）は、バスドライバ５１１Ｃ，５１１Ｄ，５
８８Ｃ，５８８Ｄおよびバスレシーバ５１８Ｃ，５１８
Ｄ，５８１Ｃ，５８１Ｄの電源端子に接続されている。
【０１１１】シリアル転送路１０Ｓ5 において、駆動用
電源配線（I/O Power line）は、接地用の配線と共に、
シリアル転送路１０Ｓ5 の信号線のシールドとして使用
されている。また、この共通の電源配線からの同一の電
源電圧をバスドライバ５１１Ｃ，５１１Ｄ，５８８Ｃ，
５８８Ｄに使用することで、異なる電源電圧のＩＣチッ
プ間でのシリアルデータの送受における消費電力の削減
が可能であり、信号の低振幅化による消費電力の削減が
可能である。
電源配線（I/O Power line）は、接地用の配線と共に、
シリアル転送路１０Ｓ5 の信号線のシールドとして使用
されている。また、この共通の電源配線からの同一の電
源電圧をバスドライバ５１１Ｃ，５１１Ｄ，５８８Ｃ，
５８８Ｄに使用することで、異なる電源電圧のＩＣチッ
プ間でのシリアルデータの送受における消費電力の削減
が可能であり、信号の低振幅化による消費電力の削減が
可能である。
【０１１２】バスレシーバ５１８Ｃ，５１８Ｄ，５８１
Ｃ，５８１Ｄは、差動増幅回路からなり、非反転入力端
子には信号線が接続されており、反転入力端子には駆動
用電源配線（I/O Power line）の電源電圧を分圧して生
成した電圧が供給されており、差動増幅回路はシリアル
転送路１０Ｓ5 からのシリアルデータを受け取って出力
する。
Ｃ，５８１Ｄは、差動増幅回路からなり、非反転入力端
子には信号線が接続されており、反転入力端子には駆動
用電源配線（I/O Power line）の電源電圧を分圧して生
成した電圧が供給されており、差動増幅回路はシリアル
転送路１０Ｓ5 からのシリアルデータを受け取って出力
する。
【０１１３】前記駆動用電源配線からのドライブ用電源
電圧を、シリアルインタフェース回路１０5 側では抵抗
Ｒ１１，Ｒ１２で分圧し、ハブ回路８０5 側では抵抗Ｒ
８１，Ｒ８２で分圧し、分圧で生成した電圧（Referenc
e Voltage ）をシリアルデータの入力閾値として使用す
ることで、共通の電源電圧を用いたデータ送受が可能で
ある。なお、ドライブ用電源電圧をスイッチドキャパシ
タ演算で分圧し、シリアルデータの信号入力時に入力閾
値として使用することも可能である。
電圧を、シリアルインタフェース回路１０5 側では抵抗
Ｒ１１，Ｒ１２で分圧し、ハブ回路８０5 側では抵抗Ｒ
８１，Ｒ８２で分圧し、分圧で生成した電圧（Referenc
e Voltage ）をシリアルデータの入力閾値として使用す
ることで、共通の電源電圧を用いたデータ送受が可能で
ある。なお、ドライブ用電源電圧をスイッチドキャパシ
タ演算で分圧し、シリアルデータの信号入力時に入力閾
値として使用することも可能である。
【０１１４】図１３は、図１のバスエミュレーション装
置９０におけるシリアル転送路を例示する概略的な構成
図である。シリアルインタフェース回路１０9 内のバス
ドライバ９１１Ｄは、シリアルデータをシリアル転送路
１０Ｓ9 を介してハブ回路８０9 内のバスレシーバ９８
１Ｄに送る。このシリアル転送路１０Ｓ9 では、直列接
続されたコンデンサＣ９３および終端抵抗素子Ｒ９３を
受信端またはその近傍に接続して終端し、さらにはシリ
アルデータが通過する信号線を接地電位ＧＮＤの配線に
よってシールドしている。コンデンサＣ９３および終端
抵抗素子Ｒ９３により、信号線がハイレベルの時に、終
端抵抗から接地線に電流が流れることを防止することが
でき、データ転送時の消費電力を低減可能である。
置９０におけるシリアル転送路を例示する概略的な構成
図である。シリアルインタフェース回路１０9 内のバス
ドライバ９１１Ｄは、シリアルデータをシリアル転送路
１０Ｓ9 を介してハブ回路８０9 内のバスレシーバ９８
１Ｄに送る。このシリアル転送路１０Ｓ9 では、直列接
続されたコンデンサＣ９３および終端抵抗素子Ｒ９３を
受信端またはその近傍に接続して終端し、さらにはシリ
アルデータが通過する信号線を接地電位ＧＮＤの配線に
よってシールドしている。コンデンサＣ９３および終端
抵抗素子Ｒ９３により、信号線がハイレベルの時に、終
端抵抗から接地線に電流が流れることを防止することが
でき、データ転送時の消費電力を低減可能である。
【０１１５】なお、入出力セル（Ｉ／Ｏセル）として、
差動入力を行う入力回路と、複数のシングル入力および
１つの基準電圧入力を行う回路とを、切り替える回路を
入出力部に設けてもよい。また、シングル出力と、差動
出力またはマルチドライブ出力とを切り替える回路を入
出力部に設け、スルーレート（slew rate ）の調整およ
び入出力ピンの有効活用を図ってもよい。
差動入力を行う入力回路と、複数のシングル入力および
１つの基準電圧入力を行う回路とを、切り替える回路を
入出力部に設けてもよい。また、シングル出力と、差動
出力またはマルチドライブ出力とを切り替える回路を入
出力部に設け、スルーレート（slew rate ）の調整およ
び入出力ピンの有効活用を図ってもよい。
【０１１６】図１４は、図１のバスエミュレーション装
置９０におけるシリアルインタフェース回路とハブ回路
との接続形態を例示する概略的な構成図である。シリア
ルインタフェース回路１０6 は、Ｐ／Ｓ変換回路６１１
と、Ｓ／Ｐ変換回路６１８と、バスドライバ６１１Ｃ，
６１１Ｄと、バスレシーバ６１８Ｃ，６１８Ｄと、レジ
スタ６１９とを有する。シリアルインタフェース回路１
０6 とハブ回路８０6 は、シリアル転送路１０Ｓを介し
て接続されている。
置９０におけるシリアルインタフェース回路とハブ回路
との接続形態を例示する概略的な構成図である。シリア
ルインタフェース回路１０6 は、Ｐ／Ｓ変換回路６１１
と、Ｓ／Ｐ変換回路６１８と、バスドライバ６１１Ｃ，
６１１Ｄと、バスレシーバ６１８Ｃ，６１８Ｄと、レジ
スタ６１９とを有する。シリアルインタフェース回路１
０6 とハブ回路８０6 は、シリアル転送路１０Ｓを介し
て接続されている。
【０１１７】バスドライバ６１１Ｃは、Ｐ／Ｓ変換回路
６１１からのクロック信号をハブ回路８０6 内のバスレ
シーバ６８１Ｃに送る。バスドライバ６１１Ｄは、Ｐ／
Ｓ変換回路６１１からのシリアルデータをハブ回路８０
6 内のバスレシーバ６８１Ｄに送る。バスレシーバ６１
８Ｃは、ハブ回路８０6 内のバスドライバ６８８Ｃから
のクロック信号を受け取る。バスレシーバ６１８Ｄは、
ハブ回路８０6 内のバスドライバ６８８Ｄからのシリア
ルデータを受け取る。
６１１からのクロック信号をハブ回路８０6 内のバスレ
シーバ６８１Ｃに送る。バスドライバ６１１Ｄは、Ｐ／
Ｓ変換回路６１１からのシリアルデータをハブ回路８０
6 内のバスレシーバ６８１Ｄに送る。バスレシーバ６１
８Ｃは、ハブ回路８０6 内のバスドライバ６８８Ｃから
のクロック信号を受け取る。バスレシーバ６１８Ｄは、
ハブ回路８０6 内のバスドライバ６８８Ｄからのシリア
ルデータを受け取る。
【０１１８】主電源配線（Main Power line ）は、シリ
アルインタフェース回路１０6 とハブ回路８０6 とに対
して電源電圧を供給すると共に、バスドライバ駆動用お
よびバスレシーバ駆動用の電源電圧を供給する。この主
電源配線は、バスドライバ６１１Ｃ，６１１Ｄ，６８８
Ｃ，６８８Ｄおよびバスレシーバ６１８Ｃ，６１８Ｄ，
６８１Ｃ，６８１Ｄの電源端子に接続されている。
アルインタフェース回路１０6 とハブ回路８０6 とに対
して電源電圧を供給すると共に、バスドライバ駆動用お
よびバスレシーバ駆動用の電源電圧を供給する。この主
電源配線は、バスドライバ６１１Ｃ，６１１Ｄ，６８８
Ｃ，６８８Ｄおよびバスレシーバ６１８Ｃ，６１８Ｄ，
６８１Ｃ，６８１Ｄの電源端子に接続されている。
【０１１９】ハブ回路８０6 は、Ｉ／Ｏ用電源電圧また
は入力基準電源電圧を主電源配線を介してシリアルイン
タフェース回路１０6 に供給する。但し、ハブ回路８０
6 の交流電源がダウンした場合等の電源障害が発生した
場合は、主電源配線からの電源電圧に代えてバックアッ
プ用の電源電圧（バックアップ用電力）が、不図示のバ
ッテリから供給される。バッテリと主電源配線との間に
は、ダイオードＤ６１，Ｄ６２が接続されており、電流
の逆流を防止している。
は入力基準電源電圧を主電源配線を介してシリアルイン
タフェース回路１０6 に供給する。但し、ハブ回路８０
6 の交流電源がダウンした場合等の電源障害が発生した
場合は、主電源配線からの電源電圧に代えてバックアッ
プ用の電源電圧（バックアップ用電力）が、不図示のバ
ッテリから供給される。バッテリと主電源配線との間に
は、ダイオードＤ６１，Ｄ６２が接続されており、電流
の逆流を防止している。
【０１２０】バックアップ用の電源電圧により、周辺チ
ップ（シリアルインタフェース回路内のＩＣチップ）内
のレジスタ６１９でＩＣチップの識別信号および／また
は暗号キーを保持し、この識別信号および／または暗号
キーを通信用の暗号化またはデコードに用いる。なお、
レジスタ６１９に代えてＲＡＭ（Random Access Memor
y）を用いてもよい。
ップ（シリアルインタフェース回路内のＩＣチップ）内
のレジスタ６１９でＩＣチップの識別信号および／また
は暗号キーを保持し、この識別信号および／または暗号
キーを通信用の暗号化またはデコードに用いる。なお、
レジスタ６１９に代えてＲＡＭ（Random Access Memor
y）を用いてもよい。
【０１２１】暗号化と復号化 Ｐ／Ｓ変換回路内およびＳ／Ｐ変換回路内のシフトレジ
スタに排他的論理和（ＥＸＯＲ）やセレクタなどを付加
してＰ／Ｓ変換回路が転送データの暗号化を行い、Ｓ／
Ｐ変換回路が転送データの復号化を行う構成としてもよ
い。図１５は、図１のバスエミュレーション装置９０に
おけるシリアルインタフェース回路内のＰ／Ｓ変換回路
の一例を示す回路図である。
スタに排他的論理和（ＥＸＯＲ）やセレクタなどを付加
してＰ／Ｓ変換回路が転送データの暗号化を行い、Ｓ／
Ｐ変換回路が転送データの復号化を行う構成としてもよ
い。図１５は、図１のバスエミュレーション装置９０に
おけるシリアルインタフェース回路内のＰ／Ｓ変換回路
の一例を示す回路図である。
【０１２２】このＰ／Ｓ変換回路１１1 は、セレクタ７
１０〜７１８と、Ｄ型フリップフロップ（ＤＦＦ）７２
０〜７２８と、反転回路７２９と、論理積回路７３１，
７４１と、排他的論理和回路（ＥＸＮＯＲ）７４０と、
フリップフロップ（ＦＦ）７３０とを有する。パラレル
データＤ０〜Ｄ８、開始信号ＸＬＤ、出力許可信号ＯＵ
ＴＥＮ、および、クロック信号ＣＫは、一例として、Ｐ
／Ｓ変換回路１１1 に接続された周辺回路から供給さ
れ、またはＰ／Ｓ変換回路１１1 を有するシリアルイン
タフェース回路内の制御回路から供給される。
１０〜７１８と、Ｄ型フリップフロップ（ＤＦＦ）７２
０〜７２８と、反転回路７２９と、論理積回路７３１，
７４１と、排他的論理和回路（ＥＸＮＯＲ）７４０と、
フリップフロップ（ＦＦ）７３０とを有する。パラレル
データＤ０〜Ｄ８、開始信号ＸＬＤ、出力許可信号ＯＵ
ＴＥＮ、および、クロック信号ＣＫは、一例として、Ｐ
／Ｓ変換回路１１1 に接続された周辺回路から供給さ
れ、またはＰ／Ｓ変換回路１１1 を有するシリアルイン
タフェース回路内の制御回路から供給される。
【０１２３】セレクタ７１０〜７１８は、暗号化の開始
信号ＸＬＤが入力端子Ｓに供給され、開始信号ＸＬＤが
ローレベルの時は入力端子Ａに供給される信号を選択し
て出力端子Ｘに出力し、開始信号ＸＬＤがハイレベルの
時は入力端子Ｂに供給される信号を選択して出力端子Ｘ
に出力する。セレクタ７１０〜７１８の入力端子Ａに
は、対応するパラレルデータＤ０〜Ｄ８が供給される。
セレクタ７１１〜７１８の入力端子Ｂには、対応するＤ
ＦＦ７２０〜７２７の出力端子Ｑから出力信号が供給さ
れる。
信号ＸＬＤが入力端子Ｓに供給され、開始信号ＸＬＤが
ローレベルの時は入力端子Ａに供給される信号を選択し
て出力端子Ｘに出力し、開始信号ＸＬＤがハイレベルの
時は入力端子Ｂに供給される信号を選択して出力端子Ｘ
に出力する。セレクタ７１０〜７１８の入力端子Ａに
は、対応するパラレルデータＤ０〜Ｄ８が供給される。
セレクタ７１１〜７１８の入力端子Ｂには、対応するＤ
ＦＦ７２０〜７２７の出力端子Ｑから出力信号が供給さ
れる。
【０１２４】ＤＦＦ７２０〜７２８の入力端子Ｄには、
対応するセレクタ７１０〜７１８の出力端子Ｘから出力
信号が供給される。ＤＦＦ７２０〜７２８のクロック入
力端子には、クロック信号ＣＫが供給される。排他的論
理和回路７４０は、ＤＦＦ７２４，７２８の出力信号が
供給され、供給された信号の排他的論理和の否定値をセ
レクタ７１０の入力端子Ｂに供給する。
対応するセレクタ７１０〜７１８の出力端子Ｘから出力
信号が供給される。ＤＦＦ７２０〜７２８のクロック入
力端子には、クロック信号ＣＫが供給される。排他的論
理和回路７４０は、ＤＦＦ７２４，７２８の出力信号が
供給され、供給された信号の排他的論理和の否定値をセ
レクタ７１０の入力端子Ｂに供給する。
【０１２５】ＦＦ７３０は、出力許可信号ＯＵＴＥＮが
入力端子Ｄに供給され、出力端子Ｑから出力信号を論理
積回路７３１に供給する。ＦＦ７３０は、クロック信号
ＣＫがハイレベルの時に、出力許可信号ＯＵＴＥＮをラ
ッチし、ラッチした値を出力端子Ｑから論理積回路７３
１に供給する。反転回路７２９は、クロック信号ＣＫを
反転し、反転された信号をＦＦ７３０の入力端子Ｇおよ
び論理積回路７３１に供給する。論理積回路７３１は、
反転回路７２９の出力信号とＦＦ７３０の出力信号との
論理積を演算し、演算結果を転送用クロック信号ＳＣＫ
として出力する。
入力端子Ｄに供給され、出力端子Ｑから出力信号を論理
積回路７３１に供給する。ＦＦ７３０は、クロック信号
ＣＫがハイレベルの時に、出力許可信号ＯＵＴＥＮをラ
ッチし、ラッチした値を出力端子Ｑから論理積回路７３
１に供給する。反転回路７２９は、クロック信号ＣＫを
反転し、反転された信号をＦＦ７３０の入力端子Ｇおよ
び論理積回路７３１に供給する。論理積回路７３１は、
反転回路７２９の出力信号とＦＦ７３０の出力信号との
論理積を演算し、演算結果を転送用クロック信号ＳＣＫ
として出力する。
【０１２６】論理積回路７４１は、ＤＦＦ７２８の出力
信号と出力許可信号ＯＵＴＥＮとが供給され、出力許可
信号ＯＵＴＥＮがハイレベルの時にＤＦＦ７２８の出力
信号を出力信号ＳＯとして出力する。出力信号ＳＯは、
暗号化されたシリアルデータである。Ｐ／Ｓ変換回路１
１1 では、開始信号ＸＬＤがハイレベルの時に、ＤＦＦ
７２０〜７２８に保持されているデータを、クロック信
号ＣＫにより循環させて暗号化している。開始信号ＸＬ
Ｄがハイレベルになってから出力許可信号ＯＵＴＥＮが
ハイレベルになるまでのクロック信号ＣＫのパルス数
（またはクロック周期）が暗号キーに対応し、例えばパ
ルス数を１０とする。
信号と出力許可信号ＯＵＴＥＮとが供給され、出力許可
信号ＯＵＴＥＮがハイレベルの時にＤＦＦ７２８の出力
信号を出力信号ＳＯとして出力する。出力信号ＳＯは、
暗号化されたシリアルデータである。Ｐ／Ｓ変換回路１
１1 では、開始信号ＸＬＤがハイレベルの時に、ＤＦＦ
７２０〜７２８に保持されているデータを、クロック信
号ＣＫにより循環させて暗号化している。開始信号ＸＬ
Ｄがハイレベルになってから出力許可信号ＯＵＴＥＮが
ハイレベルになるまでのクロック信号ＣＫのパルス数
（またはクロック周期）が暗号キーに対応し、例えばパ
ルス数を１０とする。
【０１２７】図１６は、図１のバスエミュレーション装
置９０におけるシリアルインタフェース回路内のＳ／Ｐ
変換回路の一例を示す回路図である。このＳ／Ｐ変換回
路１８1 は、セレクタ８１０〜８１８と、ＤＦＦ８２０
〜８２８，８３０〜８３８と、排他的論理和回路８４０
と、論理和回路８１９とを有する。なお、図１６中の信
号ＯＵＴＥＮ、クロック信号ＤＥＣＣＫ、ロード信号Ｄ
ＥＣＬＤは、一例として、Ｓ／Ｐ変換回路１８1 を有す
るシリアルインタフェース回路内の制御回路から供給す
る。
置９０におけるシリアルインタフェース回路内のＳ／Ｐ
変換回路の一例を示す回路図である。このＳ／Ｐ変換回
路１８1 は、セレクタ８１０〜８１８と、ＤＦＦ８２０
〜８２８，８３０〜８３８と、排他的論理和回路８４０
と、論理和回路８１９とを有する。なお、図１６中の信
号ＯＵＴＥＮ、クロック信号ＤＥＣＣＫ、ロード信号Ｄ
ＥＣＬＤは、一例として、Ｓ／Ｐ変換回路１８1 を有す
るシリアルインタフェース回路内の制御回路から供給す
る。
【０１２８】セレクタ８１０〜８１８は、信号ＯＵＴＥ
Ｎが入力端子Ｓに供給され、信号ＯＵＴＥＮがハイレベ
ルの時は入力端子Ｂに供給された信号を選択して出力端
子Ｘに出力し、信号ＯＵＴＥＮがローレベルの時は入力
端子Ａに供給された信号を選択して出力端子Ｘに出力す
る。セレクタ８１０の入力端子Ｂには、シリアルデータ
ＳＯが供給される。セレクタ８１１〜８１８の入力端子
Ｂには、対応するＤＦＦ８２０〜８２７の出力端子Ｑか
ら出力信号が供給される。セレクタ８１０〜８１７の入
力端子Ａには、対応するＤＦＦ８２１〜８２８の出力端
子Ｑから出力信号が供給される。
Ｎが入力端子Ｓに供給され、信号ＯＵＴＥＮがハイレベ
ルの時は入力端子Ｂに供給された信号を選択して出力端
子Ｘに出力し、信号ＯＵＴＥＮがローレベルの時は入力
端子Ａに供給された信号を選択して出力端子Ｘに出力す
る。セレクタ８１０の入力端子Ｂには、シリアルデータ
ＳＯが供給される。セレクタ８１１〜８１８の入力端子
Ｂには、対応するＤＦＦ８２０〜８２７の出力端子Ｑか
ら出力信号が供給される。セレクタ８１０〜８１７の入
力端子Ａには、対応するＤＦＦ８２１〜８２８の出力端
子Ｑから出力信号が供給される。
【０１２９】論理和回路８１９は、転送用クロック信号
ＳＣＫとデコード用クロック信号ＤＥＣＣＫとの論理和
を演算し、演算結果をＤＦＦ８２０〜８２８のクロック
入力端子に供給する。排他的論理和回路８４０は、ＤＦ
Ｆ８２０の出力信号とＤＦＦ８２５の出力信号との排他
的論理和の否定値を、セレクタ８１８の入力端子Ａに供
給する。
ＳＣＫとデコード用クロック信号ＤＥＣＣＫとの論理和
を演算し、演算結果をＤＦＦ８２０〜８２８のクロック
入力端子に供給する。排他的論理和回路８４０は、ＤＦ
Ｆ８２０の出力信号とＤＦＦ８２５の出力信号との排他
的論理和の否定値を、セレクタ８１８の入力端子Ａに供
給する。
【０１３０】ＤＦＦ８３０〜８３８の入力端子Ｄには、
対応するＤＦＦ８２０〜８２８の出力信号が供給され、
クロック入力端子にはデコード用クロック信号ＤＥＣＣ
Ｋが供給され、出力端子Ｑからの出力信号ＤＥＣ０〜Ｄ
ＥＣ８をパラレルデータとして出力する。
対応するＤＦＦ８２０〜８２８の出力信号が供給され、
クロック入力端子にはデコード用クロック信号ＤＥＣＣ
Ｋが供給され、出力端子Ｑからの出力信号ＤＥＣ０〜Ｄ
ＥＣ８をパラレルデータとして出力する。
【０１３１】ＤＦＦ８２０〜８２８は、信号ＯＵＴＥＮ
がハイレベルの時に、シリアルデータＳＯをクロック信
号ＳＣＫに基づいてラッチする。次に、信号ＯＵＴＥＮ
がローレベルとなり、ＤＦＦ８２０〜８２８に保持され
ているデータを、クロック信号ＤＥＣＣＫにより循環さ
せて復号化する。このデコード用クロック信号ＤＥＣＣ
Ｋのパルス数は、暗号キーに対応しており、図１５のＰ
／Ｓ変換回路１１1 での暗号化時に用いたパルス数１０
を用いる。この場合、クロック信号ＤＥＣＣＫ中のパル
ス数が１０になると、ロード信号ＤＥＣＬＤがパルス状
にハイレベルになり、ＤＦＦ８２０〜８２８に保持され
ているデータはＤＦＦ８３０〜８３８にコピーされ、パ
ラレルデータＤＥＣ０〜ＤＥＣ８が生成される。図１７
は、図１５のＰ／Ｓ変換回路１１1 および図１６のＳ／
Ｐ変換回路１８1 の動作を示す概略的なタイムチャート
である。
がハイレベルの時に、シリアルデータＳＯをクロック信
号ＳＣＫに基づいてラッチする。次に、信号ＯＵＴＥＮ
がローレベルとなり、ＤＦＦ８２０〜８２８に保持され
ているデータを、クロック信号ＤＥＣＣＫにより循環さ
せて復号化する。このデコード用クロック信号ＤＥＣＣ
Ｋのパルス数は、暗号キーに対応しており、図１５のＰ
／Ｓ変換回路１１1 での暗号化時に用いたパルス数１０
を用いる。この場合、クロック信号ＤＥＣＣＫ中のパル
ス数が１０になると、ロード信号ＤＥＣＬＤがパルス状
にハイレベルになり、ＤＦＦ８２０〜８２８に保持され
ているデータはＤＦＦ８３０〜８３８にコピーされ、パ
ラレルデータＤＥＣ０〜ＤＥＣ８が生成される。図１７
は、図１５のＰ／Ｓ変換回路１１1 および図１６のＳ／
Ｐ変換回路１８1 の動作を示す概略的なタイムチャート
である。
【０１３２】以上のようにして、Ｐ／Ｓ変換回路１１1
内およびＳ／Ｐ変換回路１８1 内のシフトレジスタに、
排他的論理和回路やセレクタ等を付加してリニアフィー
ドバックシフトレジスタ（ＬＦＳＲ）を構成し、ＬＦＳ
Ｒを用いて暗号化および復号化を行うことができる。Ｓ
／Ｐ変換回路１８1 内のＬＦＳＲとＰ／Ｓ変換回路１１
1 内のＬＦＳＲは、互いに逆演算を行う。
内およびＳ／Ｐ変換回路１８1 内のシフトレジスタに、
排他的論理和回路やセレクタ等を付加してリニアフィー
ドバックシフトレジスタ（ＬＦＳＲ）を構成し、ＬＦＳ
Ｒを用いて暗号化および復号化を行うことができる。Ｓ
／Ｐ変換回路１８1 内のＬＦＳＲとＰ／Ｓ変換回路１１
1 内のＬＦＳＲは、互いに逆演算を行う。
【０１３３】Ｐ／Ｓ変換回路１１1 では、Ｐ／Ｓ変換用
にロードしたデータＤ０〜Ｄ８に対し、Ｐ／Ｓ変換前に
シフトレジスタ７２０〜７２８をＬＦＳＲ構成にしてＮ
クロック回（例えばＮ＝１０）だけＬＦＳＲを動作させ
てデータを暗号化し、その後にＰ／Ｓ変換してシリアル
データＳＯを送信する。Ｓ／Ｐ変換回路１８1 では、シ
リアルデータをすべて受け取った後、Ｓ／Ｐ変換用のシ
フトレジスタ８２０〜８２８をＰ／Ｓ変換側とは逆演算
を行うＬＦＳＲに切り替え、前記Ｎクロック回だけＬＦ
ＳＲを動作させて復号化してデータを復元する。なお、
ＬＦＳＲ構成を複数設けて切り替えたり、前記Ｎを切り
替えたりすることで、暗号強度を向上可能である。
にロードしたデータＤ０〜Ｄ８に対し、Ｐ／Ｓ変換前に
シフトレジスタ７２０〜７２８をＬＦＳＲ構成にしてＮ
クロック回（例えばＮ＝１０）だけＬＦＳＲを動作させ
てデータを暗号化し、その後にＰ／Ｓ変換してシリアル
データＳＯを送信する。Ｓ／Ｐ変換回路１８1 では、シ
リアルデータをすべて受け取った後、Ｓ／Ｐ変換用のシ
フトレジスタ８２０〜８２８をＰ／Ｓ変換側とは逆演算
を行うＬＦＳＲに切り替え、前記Ｎクロック回だけＬＦ
ＳＲを動作させて復号化してデータを復元する。なお、
ＬＦＳＲ構成を複数設けて切り替えたり、前記Ｎを切り
替えたりすることで、暗号強度を向上可能である。
【０１３４】Ｐ／Ｓ変換、Ｓ／Ｐ変換およびデータ転送
の動作周波数は、シリアル転送路の特性等によって低く
設定されることがあるが、上記ＬＦＳＲ動作はシフトレ
ジスタ（シフタ）およびフィードバック用ゲートが動作
してデータを巡回すれば良いので高速動作が可能であ
る。そこで、複数のクロック信号を用いる構成とし、Ｌ
ＦＳＲ構成時では、シリアルデータの送信動作時および
／またはシリアルデータの受信動作時よりも高い周波数
のクロック信号でＬＦＳＲを動作させることで、暗号化
および復号化の演算速度を向上可能である。
の動作周波数は、シリアル転送路の特性等によって低く
設定されることがあるが、上記ＬＦＳＲ動作はシフトレ
ジスタ（シフタ）およびフィードバック用ゲートが動作
してデータを巡回すれば良いので高速動作が可能であ
る。そこで、複数のクロック信号を用いる構成とし、Ｌ
ＦＳＲ構成時では、シリアルデータの送信動作時および
／またはシリアルデータの受信動作時よりも高い周波数
のクロック信号でＬＦＳＲを動作させることで、暗号化
および復号化の演算速度を向上可能である。
【０１３５】図１、図２、図５、図６等に示すような構
成とすることで、複数のデータ転送要求がある場合に、
同時に並行して処理可能である。また、転送帯域幅の確
保が容易であり、転送要求から転送終了までの待ち時間
を短縮可能であり、待ち時間の予測が容易になる。
成とすることで、複数のデータ転送要求がある場合に、
同時に並行して処理可能である。また、転送帯域幅の確
保が容易であり、転送要求から転送終了までの待ち時間
を短縮可能であり、待ち時間の予測が容易になる。
【０１３６】図１、図２、図５、図１１、図１２、図１
３等に示すような構成とすることで、従来のバス配線に
比べて信号本数や信号振幅を小さくすることができ、電
磁妨害（ＥＭＩ：Electromagnetic interference）を低
減可能である。また、周辺回路間の距離が長い場合に、
特性インピーダンスを一定として終端することで、デー
タ転送速度を向上可能である。
３等に示すような構成とすることで、従来のバス配線に
比べて信号本数や信号振幅を小さくすることができ、電
磁妨害（ＥＭＩ：Electromagnetic interference）を低
減可能である。また、周辺回路間の距離が長い場合に、
特性インピーダンスを一定として終端することで、デー
タ転送速度を向上可能である。
【０１３７】図１、図２、図５等に示すような構成とす
ることで、従来のバス配線に比べて、配線面積を減らす
ことが可能である。また、シリアルインタフェース回路
を周辺回路に組み込むことで、ＩＣチップやコネクタの
ピン数を削減可能である。また、テストや転送エラー発
生時における問題発生部を、トポロジー的に容易に切り
離し可能である。
ることで、従来のバス配線に比べて、配線面積を減らす
ことが可能である。また、シリアルインタフェース回路
を周辺回路に組み込むことで、ＩＣチップやコネクタの
ピン数を削減可能である。また、テストや転送エラー発
生時における問題発生部を、トポロジー的に容易に切り
離し可能である。
【０１３８】図１、図２、図５、図１２、図１３等に示
すような構成とすることで、転送速度を落とさずに、周
辺回路の接続数を増加させることが可能である。図８、
図９、図１０等に示すような構成とすることで、シリア
ル転送の効率を向上可能である。
すような構成とすることで、転送速度を落とさずに、周
辺回路の接続数を増加させることが可能である。図８、
図９、図１０等に示すような構成とすることで、シリア
ル転送の効率を向上可能である。
【０１３９】図１４、図１５、図１６、図１７等に示す
ような構成とすることで、著作権等を有するデータのデ
ータ転送のセキュリティ性を向上可能である。図１、図
２、図８、図９、図１０等に示すような構成とすること
で、消費電力を削減可能である。図１、図２、図１１等
に示すような構成とすることで、部品点数やＩＣチップ
数を削減可能である。
ような構成とすることで、著作権等を有するデータのデ
ータ転送のセキュリティ性を向上可能である。図１、図
２、図８、図９、図１０等に示すような構成とすること
で、消費電力を削減可能である。図１、図２、図１１等
に示すような構成とすることで、部品点数やＩＣチップ
数を削減可能である。
【０１４０】図１、図２、図５、図１１等に示すような
構成とすることで、高速転送を要求する周辺回路と、高
速転送を要求しない周辺回路とに対し、シリアル転送路
の実装形態を最適化することが可能である。例えば、シ
リアルデータ転送速度、シリアル転送路の本数、差動入
力の有無、終端の有無、配線形状の選択等について、最
適化を図ることが可能である。
構成とすることで、高速転送を要求する周辺回路と、高
速転送を要求しない周辺回路とに対し、シリアル転送路
の実装形態を最適化することが可能である。例えば、シ
リアルデータ転送速度、シリアル転送路の本数、差動入
力の有無、終端の有無、配線形状の選択等について、最
適化を図ることが可能である。
【０１４１】なお、上記実施の形態は本発明の例示であ
り、本発明は上記実施の形態に限定されない。
り、本発明は上記実施の形態に限定されない。
【０１４２】
【発明の効果】以上に説明したように、本発明によれ
ば、ＬＳＩまたはプリント回路板に搭載されるバスエミ
ュレーション装置であって、パラレルバスと置換え可能
なバスエミュレーション装置を提供することができる。
また、本発明によれば、周辺回路間でのデータ転送中
に、他の周辺回路間でデータ転送を可能とするバスエミ
ュレーション装置を提供することができる。
ば、ＬＳＩまたはプリント回路板に搭載されるバスエミ
ュレーション装置であって、パラレルバスと置換え可能
なバスエミュレーション装置を提供することができる。
また、本発明によれば、周辺回路間でのデータ転送中
に、他の周辺回路間でデータ転送を可能とするバスエミ
ュレーション装置を提供することができる。
【図１】本発明に係るバスエミュレーション装置を示す
概略的な構成図である。
概略的な構成図である。
【図２】図１のバスエミュレーション装置９０におい
て、周辺回路、シリアルインタフェース回路およびハブ
回路の間の接続関係を示す概略的な構成図である。
て、周辺回路、シリアルインタフェース回路およびハブ
回路の間の接続関係を示す概略的な構成図である。
【図３】周辺回路と双方向バスドライバとの接続関係を
示す参考図であり、本発明のバスエミュレーション装置
に対比される構成を示す説明図である。
示す参考図であり、本発明のバスエミュレーション装置
に対比される構成を示す説明図である。
【図４】双方向バスドライバを例示する回路図である。
【図５】図１に示すバスエミュレーション装置の一実施
の形態を示す概略的な構成図である。
の形態を示す概略的な構成図である。
【図６】図１のバスエミュレーション装置内のハブ回路
の一例を示す概略的な構成図である。
の一例を示す概略的な構成図である。
【図７】図１のバスエミュレーション装置内のハブ回路
の一例を示す概略的な構成図である。
の一例を示す概略的な構成図である。
【図８】図１のバスエミュレーション装置内のシリアル
インタフェース回路の一例を示す概略的な構成図であ
る。
インタフェース回路の一例を示す概略的な構成図であ
る。
【図９】図１のバスエミュレーション装置内のシリアル
インタフェース回路において、周辺回路からの信号が入
力される部分からＰ／Ｓ変換回路に到るまでの部分的な
構成を例示する概略的な部分構成図である。
インタフェース回路において、周辺回路からの信号が入
力される部分からＰ／Ｓ変換回路に到るまでの部分的な
構成を例示する概略的な部分構成図である。
【図１０】図１のバスエミュレーション装置内のシリア
ルインタフェース回路において、ハブ回路からの信号が
入力される部分からパラレルデータを復元するまでの部
分的な構成を例示する概略的な部分構成図である。
ルインタフェース回路において、ハブ回路からの信号が
入力される部分からパラレルデータを復元するまでの部
分的な構成を例示する概略的な部分構成図である。
【図１１】図１のバスエミュレーション装置内のハブ回
路およびシリアルインタフェース回路の一例を示す概略
的な構成図である。
路およびシリアルインタフェース回路の一例を示す概略
的な構成図である。
【図１２】図１のバスエミュレーション装置におけるシ
リアルインタフェース回路とハブ回路との接続形態を例
示する概略的な構成図である。
リアルインタフェース回路とハブ回路との接続形態を例
示する概略的な構成図である。
【図１３】図１のバスエミュレーション装置におけるシ
リアル転送路を例示する概略的な構成図である。
リアル転送路を例示する概略的な構成図である。
【図１４】図１のバスエミュレーション装置におけるシ
リアルインタフェース回路とハブ回路との接続形態を例
示する概略的な構成図である。
リアルインタフェース回路とハブ回路との接続形態を例
示する概略的な構成図である。
【図１５】図１のバスエミュレーション装置におけるシ
リアルインタフェース回路内のＰ／Ｓ変換回路の一例を
示す回路図である。
リアルインタフェース回路内のＰ／Ｓ変換回路の一例を
示す回路図である。
【図１６】図１のバスエミュレーション装置におけるシ
リアルインタフェース回路内のＳ／Ｐ変換回路の一例を
示す回路図である。
リアルインタフェース回路内のＳ／Ｐ変換回路の一例を
示す回路図である。
【図１７】図１５のＰ／Ｓ変換回路および図１６のＳ／
Ｐ変換回路の動作を示す概略的なタイムチャートであ
る。
Ｐ変換回路の動作を示す概略的なタイムチャートであ
る。
１０〜７０…シリアルインタフェース回路、１０Ｒ，６
１８Ｃ，６１８Ｄ，６８１Ｃ，６８１Ｄ，９８１Ｄ…バ
スレシーバ、１０Ｓ〜８０Ｓ…シリアル転送路、１１，
１１１，２１１，５１１，６１１…Ｐ／Ｓ変換回路（パ
ラレル／シリアル変換回路）、１８，１１８，２１８，
５１８，６１８…Ｓ／Ｐ変換回路（シリアル／パラレル
変換回路）、１９〜７９，１１９〜１３９…周辺回路、
１９Ｐ〜７９Ｐ…パラレル転送路、８０…ハブ回路（Ｈ
ＵＢ）、８０Ｄ，５１１Ｃ，５１１Ｄ，５８８Ｃ，５８
８Ｄ，６１１Ｃ，６１１Ｄ，６８８Ｃ，６８８Ｄ，９１
１Ｄ…バスドライバ、９０…バスエミュレーション装
置、１１２…転送制御回路、１１３…カウンタ、１１４
…フラグ検出回路、１１９Ｗ〜１３９Ｗ…双方向バスド
ライバ、１８１Ａ〜１８ＮＡ…アドレス抽出回路（抽出
回路）、１８１Ｂ〜１８ＮＢ…バッファレジスタ、１８
１Ｃ〜１８ＮＣ，２８１Ｃ〜２８ＮＣ…転送先選択回路
（選択回路）、１８１Ｄ〜１８ＮＤ，２８１Ｄ〜２８Ｎ
Ｄ…入力選択回路（選択回路）、２１２，２１７…書込
制御回路、２１３，２１９…キャッシュメモリ、２１４
…比較回路、２１５，２１６，７１０〜７１８，８１０
〜８１８，ＳＬ…セレクタ、２８０…信号生成回路、２
８０Ｐ…制御回路、２８１Ｅ〜２８ＮＥ…検出回路、５
１８Ｃ，５１８Ｄ，５８１Ｃ，５８１Ｄ…バスレシーバ
（差動増幅回路）、６１９…レジスタ、７２０〜７２
８，８２０〜８２８，８３０〜８３８…Ｄ型フリップフ
ロップ（ＤＦＦ）、Ｂ１，Ｂ２…信号線、Ｃ１〜ＣＮ…
発振回路、Ｃ９３…コンデンサ、Ｄ０〜Ｄ８，ＤＥＣ０
〜ＤＥＣ８…パラレルデータ、Ｄ６１，Ｄ６２…ダイオ
ード、ＧＮＤ…接地電位、Ｐch Ｔｒ，ＮchＴｒ…トラ
ンジスタ（終端抵抗）、Ｒ１１，Ｒ１２，Ｒ８１，Ｒ８
２…抵抗（分圧抵抗）、Ｒ９３…終端抵抗素子、Ｒｕ…
プルアップ抵抗、ＳＯ…シリアルデータ。
１８Ｃ，６１８Ｄ，６８１Ｃ，６８１Ｄ，９８１Ｄ…バ
スレシーバ、１０Ｓ〜８０Ｓ…シリアル転送路、１１，
１１１，２１１，５１１，６１１…Ｐ／Ｓ変換回路（パ
ラレル／シリアル変換回路）、１８，１１８，２１８，
５１８，６１８…Ｓ／Ｐ変換回路（シリアル／パラレル
変換回路）、１９〜７９，１１９〜１３９…周辺回路、
１９Ｐ〜７９Ｐ…パラレル転送路、８０…ハブ回路（Ｈ
ＵＢ）、８０Ｄ，５１１Ｃ，５１１Ｄ，５８８Ｃ，５８
８Ｄ，６１１Ｃ，６１１Ｄ，６８８Ｃ，６８８Ｄ，９１
１Ｄ…バスドライバ、９０…バスエミュレーション装
置、１１２…転送制御回路、１１３…カウンタ、１１４
…フラグ検出回路、１１９Ｗ〜１３９Ｗ…双方向バスド
ライバ、１８１Ａ〜１８ＮＡ…アドレス抽出回路（抽出
回路）、１８１Ｂ〜１８ＮＢ…バッファレジスタ、１８
１Ｃ〜１８ＮＣ，２８１Ｃ〜２８ＮＣ…転送先選択回路
（選択回路）、１８１Ｄ〜１８ＮＤ，２８１Ｄ〜２８Ｎ
Ｄ…入力選択回路（選択回路）、２１２，２１７…書込
制御回路、２１３，２１９…キャッシュメモリ、２１４
…比較回路、２１５，２１６，７１０〜７１８，８１０
〜８１８，ＳＬ…セレクタ、２８０…信号生成回路、２
８０Ｐ…制御回路、２８１Ｅ〜２８ＮＥ…検出回路、５
１８Ｃ，５１８Ｄ，５８１Ｃ，５８１Ｄ…バスレシーバ
（差動増幅回路）、６１９…レジスタ、７２０〜７２
８，８２０〜８２８，８３０〜８３８…Ｄ型フリップフ
ロップ（ＤＦＦ）、Ｂ１，Ｂ２…信号線、Ｃ１〜ＣＮ…
発振回路、Ｃ９３…コンデンサ、Ｄ０〜Ｄ８，ＤＥＣ０
〜ＤＥＣ８…パラレルデータ、Ｄ６１，Ｄ６２…ダイオ
ード、ＧＮＤ…接地電位、Ｐch Ｔｒ，ＮchＴｒ…トラ
ンジスタ（終端抵抗）、Ｒ１１，Ｒ１２，Ｒ８１，Ｒ８
２…抵抗（分圧抵抗）、Ｒ９３…終端抵抗素子、Ｒｕ…
プルアップ抵抗、ＳＯ…シリアルデータ。
Claims (30)
- 【請求項１】ハブ回路と、複数のシリアルインタフェー
ス回路と、前記複数のシリアルインタフェース回路と前
記ハブ回路との間を各々接続するシリアル転送路とを有
し、大規模集積回路またはプリント回路板に搭載される
バスエミュレーション装置であって、 前記シリアルインタフェース回路は、 当該シリアルインタフェース回路に接続された周辺回路
からのパラレルデータをシリアルデータに変換して前記
シリアル転送路に供給するパラレル／シリアル変換回路
と、 前記ハブ回路から前記シリアル転送路を介して供給され
るシリアルデータをパラレルデータに変換して前記周辺
回路に供給するシリアル／パラレル変換回路とを有し、 前記ハブ回路は、前記シリアルインタフェース回路から
前記シリアル転送路を介して供給されるシリアルデータ
を、前記複数のシリアルインタフェース回路のうちで前
記パラレルデータの転送先の周辺回路に接続されたシリ
アルインタフェース回路に対して、前記シリアル転送路
を介して供給するバスエミュレーション装置。 - 【請求項２】前記ハブ回路は、前記複数のシリアルイン
タフェース回路を、データ転送が行われる複数のグルー
プに予め分割し、前記複数のグルーブの各々の中でパラ
レルデータの転送が行われるように、前記シリアルイン
タフェース回路間のシリアルデータの中継を行う請求項
１記載のバスエミュレーション装置。 - 【請求項３】前記シリアルインタフェース回路から前記
シリアル転送路を介して前記ハブ回路に供給されるシリ
アルデータは、転送先を示すアドレス情報を有し、 前記ハブ回路は、前記アドレス情報に基づき、前記転送
先の周辺回路に接続された前記シリアルインタフェース
回路に対して前記シリアルデータを供給する請求項１記
載のバスエミュレーション装置。 - 【請求項４】前記ハブ回路は、 前記シリアルインタフェース回路から前記シリアル転送
路を介して供給されるシリアルデータを保持するバッフ
ァと、 当該シリアルデータに含まれるアドレス情報を抽出する
抽出回路と、 同一転送先に対する複数の転送要求がある場合に転送の
優先順位を決定する制御回路と、 前記抽出回路で抽出されたアドレス情報と前記制御回路
で決定された優先順位とに基づき、前記シリアルデータ
の転送経路を選択する選択回路とを有する請求項３記載
のバスエミュレーション装置。 - 【請求項５】前記ハブ回路は、前記シリアルインタフェ
ース回路からのシリアルデータの転送終了および／また
は前記シリアルインタフェース回路からの割込みを検出
する検出回路をさらに有し、 前記制御回路は、前記検出回路の検出結果に基づいて前
記優先順位を決定する請求項４記載のバスエミュレーシ
ョン装置。 - 【請求項６】前記ハブ回路は、異なるクロック周波数の
複数のクロック信号を生成するクロック信号生成回路を
さらに有し、 前記バッファは、転送元または転送先の周辺回路の転送
速度に応じたクロック信号が前記クロック信号生成回路
から供給され、供給されたクロック信号に応じた転送速
度で前記シリアルデータの入出力を行う請求項４記載の
バスエミュレーション装置。 - 【請求項７】前記ハブ回路は、前記シリアルインタフェ
ース回路間の前記シリアルデータの転送を制御するＤＭ
Ａコントローラを、前記複数のシリアルインタフェース
回路の各々に対応して有する請求項１記載のバスエミュ
レーション装置。 - 【請求項８】前記ハブ回路は、前記シリアル転送路を介
して前記シリアルインタフェース回路にクロック信号を
供給し、 前記シリアルインタフェース回路は、前記ハブ回路から
供給された前記クロック信号を、当該クロック信号に基
づいて動作する周辺回路であって当該シリアルインタフ
ェース回路に接続された周辺回路に対して供給する請求
項１記載のバスエミュレーション装置。 - 【請求項９】前記シリアルインタフェース回路は、前記
ハブ回路の前記バッファ中のデータ数を計数するカウン
タを有し、 前記カウンタのカウント値が前記バッファに空きがない
ことを示す場合は、前記ハブ回路に対する前記シリアル
データの送出を停止し、 前記カウンタのカウント値が前記バッファに空きがある
ことを示す場合に、前記ハブ回路に対する前記シリアル
データの送出を行う請求項４記載のバスエミュレーショ
ン装置。 - 【請求項１０】前記シリアルインタフェース回路は、前
記周辺回路から供給された今回のパラレルデータが前回
のパラレルデータと同一または略同一である場合に、前
記同一または略同一であることを示すフラグを生成し、
生成した当該フラグを前記ハブ回路に供給し、 前記ハブ回路は、前記前回のパラレルデータに対応する
前回のシリアルデータを保持するキャッシュメモリを有
し、前記キャッシュメモリに保持されたシリアルデータ
と前記フラグとに基づき、前記今回のパラレルデータに
対応する今回のシリアルデータを生成する請求項４記載
のバスエミュレーション装置。 - 【請求項１１】前記シリアルインタフェース回路は、前
回のパラレルデータと今回のパラレルデータとの差が±
１であることを検出して当該差を示す前記フラグを生成
し、 前記ハブ回路は、前記キャッシュメモリに保持された前
回のシリアルデータに対し、前記フラグに基づいて±１
の演算を行って前記今回のシリアルデータを生成する請
求項１０記載のバスエミュレーション装置。 - 【請求項１２】前記ハブ回路は、前記シリアルインタフ
ェース回路から前記シリアル転送路を介して供給された
今回のシリアルデータが前回のシリアルデータと同一ま
たは略同一である場合に、前記同一または略同一である
ことを示すフラグを生成し、 転送先の周辺回路に接続された前記シリアルインタフェ
ース回路は、前記ハブ回路からの前回のシリアルデータ
に対応する前回のパラレルデータを保持するキャッシュ
メモリを有し、前記キャッシュメモリに保持されたパラ
レルデータと前記ハブ回路からの前記フラグとに基づい
て今回のパラレルデータを生成する請求項４記載のバス
エミュレーション装置。 - 【請求項１３】前記ハブ回路は、前回のシリアルデータ
と今回のシリアルデータとの差が±１であることを検出
して当該差を示す前記フラグを生成し、 前記転送先の周辺回路に接続された前記シリアルインタ
フェース回路は、前記キャッシュメモリに保持された前
回のパラレルデータに対し、前記フラグに基づいて±１
の演算を行って前記今回のパラレルデータを生成する請
求項１２記載のバスエミュレーション装置。 - 【請求項１４】転送元の周辺回路に接続された前記シリ
アルインタフェース回路は、前記周辺回路から供給され
た今回のパラレルデータが前回のパラレルデータと同一
または略同一である場合に、前記同一または略同一であ
ることを示すフラグを生成し、生成した当該フラグを前
記ハブ回路に供給し、 前記転送先の周辺回路に接続された前記シリアルインタ
フェース回路は、前記ハブ回路からの前回のシリアルデ
ータに対応する前回のパラレルデータを保持するキャッ
シュメモリを有し、前記キャッシュメモリに保持された
パラレルデータと前記ハブ回路からの前記フラグとに基
づいて今回のパラレルデータを生成する請求項４記載の
バスエミュレーション装置。 - 【請求項１５】前記転送元の周辺回路に接続された前記
シリアルインタフェース回路は、前回のパラレルデータ
と今回のパラレルデータとの差が±１であることを検出
して当該差を示す前記フラグを生成し、 前記転送先の周辺回路に接続された前記シリアルインタ
フェース回路は、前記キャッシュメモリに保持された前
回のパラレルデータに対し、前記フラグに基づいて±１
の演算を行って前記今回のパラレルデータを生成する請
求項１４記載のバスエミュレーション装置。 - 【請求項１６】転送頻度が多い周辺回路に対するアドレ
ス情報のデータ長は、転送頻度が少ない周辺回路に対す
るアドレス情報のデータ長よりも短い請求項３記載のバ
スエミュレーション装置。 - 【請求項１７】前記ハブ回路は、複数の転送速度でシリ
アルデータを前記シリアルインタフェース回路に供給し
て転送速度のテストを行い、 前記シリアルインタフェース回路は、前記転送速度のテ
スト時において、前記シリアル／パラレル変換回路で生
成されたパラレルデータを前記パラレル／シリアル変換
回路でシリアルデータに変換して前記ハブ回路に返送す
る請求項１記載のバスエミュレーション装置。 - 【請求項１８】前記ハブ回路は、データ転送の空き時間
に、前記複数のシリアルインタフェース回路との間の接
続テストまたは自己テストを行う請求項１記載のバスエ
ミュレーション装置。 - 【請求項１９】前記ハブ回路は、前記バッファの稼働状
況を監視する請求項４記載のバスエミュレーション装
置。 - 【請求項２０】前記ハブ回路は、デバッグ時において、
前記複数のシリアルインタフェース回路のうちで特定の
シリアルインタフェース回路からのシリアルデータを、
当該シリアルデータ内のアドレス情報が示す転送先の周
辺回路とは異なる周辺回路に接続されたシリアルインタ
フェース回路に対して供給する請求項１記載のバスエミ
ュレーション装置。 - 【請求項２１】前記パラレル／シリアル変換回路は、前
記周辺回路からのパラレルデータを、暗号化されたシリ
アルデータに変換して前記ハブ回路に供給し、 前記シリアル／パラレル変換回路は、前記ハブ回路から
の暗号化されたシリアルデータを、復号化されたパラレ
ルデータに変換する請求項１記載のバスエミュレーショ
ン装置。 - 【請求項２２】前記パラレル／シリアル変換回路は、前
記周辺回路からのパラレルデータを暗号化する第１のリ
ニアフィードバック・シフトレジスタを有し、 前記シリアル／パラレル変換回路は、前記ハブ回路から
の暗号化されたシリアルデータを復号化する第２のリニ
アフィードバック・シフトレジスタを有し、 前記第１および第２のリニアフィードバック・シフトレ
ジスタは、互いに逆演算を行う請求項２１記載のバスエ
ミュレーション装置。 - 【請求項２３】前記第１のリニアフィードバック・シフ
トレジスタの暗号化動作時の動作周波数は、暗号化され
たシリアルデータをシフトして送出する送信動作時の動
作周波数よりも高い請求項２２記載のバスエミュレーシ
ョン装置。 - 【請求項２４】前記第２のリニアフィードバック・シフ
トレジスタの復号化動作時の動作周波数は、前記ハブ回
路からの暗号化されたシリアルデータをシフトして受け
取る受信動作時の動作周波数よりも高い請求項２２記載
のバスエミュレーション装置。 - 【請求項２５】前記シリアルインタフェース回路は、識
別情報または暗号キーの情報を保持するレジスタをさら
に有し、当該レジスタに対してバックアップ用電力を電
源障害時に供給する請求項２１記載のバスエミュレーシ
ョン装置。 - 【請求項２６】前記シリアル転送路の信号線は、終端抵
抗によって終端されており、 前記終端抵抗は、並列接続された複数のトランジスタを
有し、前記複数のトランジスタは選択的にオン状態に設
定されて終端抵抗値が設定される請求項１記載のバスエ
ミュレーション装置。 - 【請求項２７】前記ハブ回路および前記シリアルインタ
フェース回路は、 前記シリアル転送路にシリアルデータを送出するドライ
バと、 前記シリアル転送路からのシリアルデータを受け取るレ
シーバとをさらに有し、 前記シリアル転送路の信号線をシールドする配線と前記
ドライバおよびレシーバの駆動電圧の供給線とが接続さ
れている請求項１記載のバスエミュレーション装置。 - 【請求項２８】前記レシーバは、シリアルデータを出力
する差動増幅回路を有し、 前記差動増幅回路の一方の入力端子には、前記シリアル
転送路の信号線が接続されており、 前記差動増幅回路の他方の入力端子には、前記駆動電圧
を分圧して得られた電圧が入力しきい値として供給され
る請求項２７記載のバスエミュレーション装置。 - 【請求項２９】前記シリアル転送路の信号線は、直列接
続されたコンデンサおよび終端抵抗素子を介して接地さ
れている請求項１記載のバスエミュレーション装置。 - 【請求項３０】前記シリアル転送路の信号線をシールド
する配線と前記終端抵抗素子の接地端子とが接続されて
いる請求項２９記載のバスエミュレーション装置。
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