JP4638879B2 - 派生クロッキングのためのデータ密度を維持するための方法及び装置 - Google Patents
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Description
1.発明の技術分野
本開示は、一般にメモリシステム、コンポーネント及び方法に関し、より詳細には、FBD(Fully Buffered DIMM)メモリチャネルにおける派生クロッキング(derived clocking)技術のデータ密度を維持するための方法及び装置に関する。
2.関連技術の説明
図1は、「スタブバス(stub bus)」トポロジーを示す従来技術によるメモリチャネル100を示すブロック図である。メモリチャネルは、ホスト110と4つのDIMM120、130、140、150を有する。各DIMM120、130、140、150は、ホスト110とデータを交換するためメモリバス115に接続されている。各DIMM120、130、140、150は、短い電気スタブをメモリバス115に加えている。過去約15年の間、メモリサブシステムはこのタイプのスタブバストポロジーに依存してきた。
メモリチャネルごとに4.2〜5.3GB/s以上のメモリ帯域幅要求を向上させるため、本発明の実施例は、「ポイント・ツー・ポイント」(P2P)信号処理技術を利用している。図2は、P2Pトポロジーによるメモリチャネル200を示すブロック図である。P2Pメモリチャネル200は、4つのDIMM220、230、240及び250を有する。各DIMMは、8つのDRAM(Dynamic Random Access Memory)装置260を有する。他のP2Pメモリチャネルは、異なる個数のDIMMを有するかもしれないが、そのような場合にも図2に示されるように構成されるであろう。
Claims (20)
- 2クロックサイクルより長い期間、複数のデータレーンを有するポイント・ツー・ポイントメモリチャネルの少なくとも1つのデータレーンについて達成されるデータトランジション密度を計算するステップと、
前記少なくとも1つのデータレーンについて達成されるデータトランジション密度が、前記少なくとも1つのデータレーンの所望のデータトランジション密度より小さいか検出するステップと、
前記達成されるトランジション密度に応答して、前記少なくとも1つのデータレーンを介し同期信号を送信するステップと、
から構成される方法であって、
前記送信するステップは、前記少なくとも1つのデータレーンについて達成されるデータトランジション密度を前記所望のデータトランジション密度以上にするため、複数のトランジションを有する前記同期信号を送信することを特徴とする方法。 - 請求項1記載の方法であって、
前記少なくとも1つのデータレーンについて達成されるデータトランジション密度を計算するステップは、2より大きな所定回数のクロックサイクル中にデータトランジションが前記少なくとも1つのデータレーン上で行われる回数を計数することを特徴とする方法。 - 請求項2記載の方法であって、さらに、
前記少なくとも1つのデータレーンについて所望のデータトランジション密度を格納するステップと、
前記達成されるデータトランジション密度と前記所望のデータトランジション密度とを比較するステップと、
を有することを特徴とする方法。 - 請求項3記載の方法であって、
前記達成されるトランジション密度に応答して、前記少なくとも1つのデータレーンを介し同期信号を送信するステップは、前記達成されるデータトランジション密度が前記少なくとも1つのデータレーンの前記所望のデータトランジション密度より小さい場合、前記データレーンのすべてを介し同期信号を送信することを特徴とする方法。 - プロセッサを有するホストと、
各DIMMがポイント・ツー・ポイント形式により前記ホストに接続される複数のDIMMと、
各々が複数のデータレーンを有する入力データチャネルと出力データチャネルと、
少なくとも1つのデータレーンの達成されるデータトランジション密度が、前記少なくとも1つのデータレーンの所望のデータトランジション密度より小さいか検出するよう構成される少なくとも1つのトランジション検出回路と、
前記達成されるデータトランジション密度が前記所望のデータトランジション密度より小さい場合、前記少なくとも1つのデータラインを介し同期信号を送信するよう構成されるトランジション生成手段と、
から構成され、
前記達成されるトランジション密度は、2クロックサイクルより長い期間測定され、
前記トランジション生成手段は、前記少なくとも1つのデータレーンについて達成されるデータトランジション密度を前記所望のデータトランジション密度以上にするため、複数のトランジションを有する前記同期信号を送信することを特徴とするメモリチャネル。 - 請求項5記載のメモリチャネルであって、
前記少なくとも1つのトランジション検出回路は、前記ホスト上に配置されることを特徴とするメモリチャネル。 - 請求項5記載のメモリチャネルであって、
前記少なくとも1つのトランジション検出回路は、前記複数のDIMMの対応する一つに配置されることを特徴とするメモリチャネル。 - 請求項5記載のメモリチャネルであって、
前記少なくとも1つのトランジション検出回路は、
各々が対応するデータライン上のデータトランジションを検出するよう構成される複数のデータトランジション検出装置と、
クロックサイクルカウンタと、
各々が対応するデータトランジション検出装置により検出されるデータトランジションを計数し、前記クロックサイクルカウンタによりリセットされるよう構成される複数のデータトランジションカウンタと、
前記複数のデータトランジションカウンタの少なくとも1つが、前記クロックサイクルカウンタにより規定される期間中、前記所望のデータトランジション密度より小さなデータトランジション数であって、対応するデータトランジション検出装置により検出されるデータトランジション数を計数するときを通知するよう構成されるロジックブロックと、
から構成されることを特徴とするメモリチャネル。 - 請求項8記載のメモリチャネルであって、
前記クロックサイクルカウンタにより計数されるサイクル数は、プログラム可能であり、
前記複数のデータトランジションカウンタは、対応する所望のデータトランジション密度によりプログラム可能であることを特徴とするメモリチャネル。 - 請求項8記載のメモリチャネルであって、
前記ロジックブロックは、ANDゲートと複数のNANDゲートから構成されることを特徴とするメモリチャネル。 - 請求項5記載のメモリチャネルであって、
前記少なくとも1つのトランジション検出回路は、
各々が対応するデータレーンのデータトランジションを検出するよう構成される複数のデータトランジション検出装置と、
クロックサイクルカウンタと、
各々が対応するデータトランジション検出装置により検出されるデータトランジションを計数し、前記クロックサイクルカウンタによりリセットされるよう構成される複数のデータトランジションカウンタと、
前記出力データチャネルのデータレーンに対応する前記複数のデータトランジションカウンタの少なくとも1つが、前記クロックサイクルカウンタにより規定される期間中、前記所望のデータトランジション密度より小さなデータトランジション数であって、前記対応するデータトランジション検出装置により検出されるデータトランジション数を計数するときを通知するよう構成される第1ロジックブロックと、
前記入力データチャネルのデータレーンに対応する前記複数のデータトランジションカウンタの少なくとも1つが、前記クロックサイクルカウンタにより規定される期間中、前記所望のデータトランジション密度より小さなデータトランジション数であって、前記対応するデータトランジション検出装置により検出されるデータトランジション数を計数するときを通知するよう構成される第2ロジックブロックと、
から構成されることを特徴とするメモリチャネル。 - 請求項11記載のメモリチャネルであって、
前記クロックサイクルカウンタにより計数されるサイクル数は、プログラム可能であり、
前記複数のデータトランジションカウンタは、対応する所望のデータトランジション密度によりプログラム可能であることを特徴とするメモリチャネル。 - 請求項11記載のメモリチャネルであって、
前記第1ロジックブロックと第2ロジックブロックは、ANDゲートと複数のNANDゲートから構成されることを特徴とするメモリチャネル。 - 所望のデータトランジション数をメモリに格納するステップと、
2より大きなクロックサイクル数を前記メモリに格納するステップと、
ポイント・ツー・ポイントメモリチャネルのデータレーンについて、前記クロックサイクル数に等しいクロックサイクル期間中に測定されたデータトランジション数を前記メモリに記録するステップと、
前記測定されたデータトランジション数と前記所望のデータトランジション数とを比較するステップと、
前記測定されたデータトランジション数が前記所望のデータトランジション数より小さい場合、前記データレーンを介し同期信号を送信するステップと、
をプロセッサに実行させるプログラムを格納するマシーン可読媒体であって、
前記送信するステップは、前記データレーンについて測定されるデータトランジション数を前記所望のデータトランジション数以上にするため、複数のトランジションを有する前記同期信号を送信することを特徴とするマシーン可読媒体。 - 予め選択されたデータ反転スキームに従って反転モード又は非反転モードによりポイント・ツー・ポイントメモリチャネルの複数のデータレーンのそれぞれを動作させるステップから構成される方法であって、
前記動作させるステップは、
前記予め選択されるデータ反転スキームを表すビットシーケンスをラップアラウンドシフトレジスタにロードするステップと、
前記ラップアラウンドシフトレジスタから前記ビットシーケンスをパラレルビットシーケンスとして出力するステップと、
前記パラレルビットシーケンスの対応するビットに従って、各データレーンを前記反転モード又は前記非反転モードにより動作させるステップと、
を含むことを特徴とする方法。 - 請求項15記載の方法であって、
前記反転モードにより選択されたデータレーンを動作させるステップは、前記ポイント・ツー・ポイントメモリチャネルのノードの対応するデータレーンの受信機と送信機の両方に同時にデータ反転を適用することを特徴とする方法。 - 所定のデータ反転スキームを実現するよう構成されるロジックブロックであって、前記所定のデータ反転スキームに従ってパラレルビットシーケンスを出力するよう構成されるラップアラウンドシフトレジスタを有するロジックブロックと、
各々が前記パラレルビットシーケンスの対応するビットに従って、反転モード又は非反転モードにより対応するデータレーンを動作させるよう構成される複数の反転装置と、
から構成されることを特徴とするトランジション生成装置。 - 請求項17記載のトランジション生成装置であって、さらに、
各々が対応する反転装置からの出力に接続される複数のバッファを有することを特徴とする装置。 - 請求項17記載のトランジション生成装置であって、
前記複数の反転装置は、入力として前記パラレルビットシーケンスからのビットと前記対応するデータレーンを有することを特徴とする装置。 - 予め選択されたデータ反転スキームに従って、反転モード又は非反転モードによりポイント・ツー・ポイントメモリチャネルの複数のデータレーンのそれぞれを動作させるステップをプロセッサに実行させるプログラムを格納するマシーン可読媒体であって、
前記動作させるステップは、
前記予め選択されるデータ反転スキームを表すビットシーケンスをラップアラウンドシフトレジスタにロードするステップと、
前記ラップアラウンドシフトレジスタから前記ビットシーケンスをパラレルビットシーケンスとして出力するステップと、
前記パラレルビットシーケンスの対応するビットに従って、各データレーンを前記反転モード又は前記非反転モードにより動作させるステップと、
を含むマシーン可読媒体。
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