WO2010113226A1 - 半導体集積回路装置および映像音響処理システム - Google Patents

Abstract

　従来の設計資産をそのまま流用できるというプラットフォームアーキテクチャを踏襲しつつ、メモリＩ／Ｆブロック周辺でのデータバス配線混雑を解消することを可能にする半導体集積回路装置（１０）であって、外部メモリ（７００）へのアクセスを制御するメモリＩ／Ｆブロック（５００）と、演算処理ブロック（１１０～１４０）と、演算処理ブロック（１１０～１４０）のそれぞれとメモリＩ／Ｆブロック（５００）とを接続するデータ転送バス（３１０～３４０）とを備え、データ転送バス（３１０～３４０）の少なくとも１つのデータ転送バス（３２０）は、シリアルデータ転送をする区間（３２５）を有する。

Description

半導体集積回路装置および映像音響処理システム

　本発明は、半導体集積回路装置に関し、特にデジタルテレビ、車載機器、モバイル機器、ムービー機器などでマルチメディア処理を行うのに適した半導体集積回路装置およびそれを用いた映像音響処理システムに関するものである。

　近年、半導体回路の集積度が向上し、システム全体が一つのＬＳＩ上（１チップ）で実現することが可能になってきている。このようなＬＳＩは、ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）　ＬＳＩと呼ばれる。

　ここでのシステムとは、たとえばデジタルテレビの映像音響処理全体（画像コーデック処理や高画質処理など）を指す。

　現在では映像音響データを扱う製品はビデオ、テレビ、オーディオ、パーソナルコンピュータなど多岐にわたり、それぞれの製品カテゴリの中でもさまざまな性能レンジが考えられる。

　それらについてそれぞれのシステムが存在するため、個別のＳｏＣ　ＬＳＩを考えることが可能であるが、一般にこのようなＳｏＣ　ＬＳＩは複雑かつ大規模になり、開発コストが大きく個別に開発するのは実際上不可能である。

　以上のことから、ＳｏＣ　ＬＳＩを効率よく開発するための方策が講じられている。たとえば、特許文献１に示されるように、各システムで共通に使用できるプラットフォームアーキテクチャを用意し、内部のそれぞれのブロックの設計資産の流用を容易にするなどである。

　以下、図６を用いて、特許文献１の技術を簡単に説明する。

　プラットフォームアーキテクチャは、多くの映像音響処理が、ＳｏＣ　ＬＳＩ外部とのデータの授受のありなし、また、その時間的な制約の観点で、４つのブロック（マイコンブロック２、メディア処理ブロック３、ストリームＩ／Ｏブロック４、ＡＶＩＯブロック５）に大別でき、データ処理の観点からそれぞれが独立に処理できることに着目したものである。

　すなわち、上記４つのブロックで行われる処理の間には時間的な区切れがあり、従って上記４つのブロック間のデータのやりとりはブロック間で直接行わずとも外部メモリ経由で行ってもシステム設計が可能であることに着目した。このことより、データ転送は各ブロック２～５と外部メモリ９間のみを考えればよく、各ブロック２～５は他ブロックの設計に左右されずに設計が可能となる。

　具体的には、外部メモリ９とＳｏＣ　ＬＳＩとのやりとりはメモリインタフェースブロック（メモリＩ／Ｆブロック）６が行うため、各ブロックへのデータバスをそれぞれ独立して配置すれば、実際のシステム設計は各ブロックの必要データバス帯域を保証するようにメモリＩ／Ｆブロック６を設計すればよいことになり、複雑な組み合わせ動作が生じるシステムの設計が、個々のブロックの設計と、それぞれのブロックからのデータバス帯域要求を満たすようなメモリＩ／Ｆブロック６の設計に分離することができる。

　以上より、上記プラットフォームアーキテクチャのものとで、上記４つの各ブロック２～５とメモリＩ／Ｆブロック６毎に設計資産の流用が可能となる。

　メモリＩ／Ｆブロック６は例えば特許文献１中の図７の参照符号２５０で示されるように、バッファ部と、ＳｏＣ　ＬＳＩ各ブロックとの転送を制御する、各ブロックに対応したデータ転送制御部（サブシステムＩＦ部）と、内蔵ＲＡＭ部とから構成され、メモリＩ／Ｆブロック６は、各々のデータ転送制御部をスケジューラとして動作させ、各データ転送バスのバス帯域を制御している。

　すなわち、外部メモリ９からの読み出しの場合は、次のような手順により行われる。
・バスマスタとなる各ブロックからの読み出し要求をメモリＩ／Ｆブロック６が受ける。
・メモリＩ／Ｆブロック６は外部メモリ９への読み出し要求を出し、読み出したデータを内蔵のバッファ部に格納する。
・メモリＩ／Ｆブロック６内で、バッファ部中のデータの行き先を指示し、所定のデータ転送制御部（サブシステムＩ／Ｆ部）へデータを送り込む。
・データを受け取ったデータ転送制御部（サブシステムＩ／Ｆ部）は、対応するブロックにデータを送信する。

　また、外部メモリ９への書き込みの場合は次のような手順により行われる。
・バスマスタとなる各ブロックからの書き込み要求をメモリＩ／Ｆブロック６が受け、該当のデータをバスマスタに対応するデータ転送制御部（サブシステムＩ／Ｆ部）が受け取る。
・各データ転送制御部（サブシステムＩ／Ｆ部）のデータをメモリＩ／Ｆブロック６で調停してバッファ部へ格納する。
・バッファ部のデータを外部メモリ９へと書き込む。

　上記のようにメモリＩ／Ｆブロック６内で、バッファ部と各ブロックに対応するデータ転送制御部（サブシステムＩ／Ｆ部）の間で調停が行われ、各ブロックの処理に応じた優先度に従った調停により、転送帯域が確保される。

　また、上記のプラットフォームアーキテクチャを使用すれば、扱うデータ量規模が増大した場合も上記４つのブロックとメモリＩ／Ｆブロック６間の独立したデータバスを並列に増やし、対応したメモリＩ／Ｆブロック６を設計することで対応できる。

国際公開第２００５／０９６１６８号（第１図、第７図）

　しかしながら、特許文献１の技術は、扱うデータ量規模が増大するにつれ、論理的には設計可能であっても、物理的には設計困難になるという問題点を有している。

　すなわち、扱うデータ量規模が増大するにつれ、データバス帯域を増強するために、メモリＩ／Ｆブロック６に独立に入出力される各ブロックからのデータバスの本数が増大し、レイアウト設計時にメモリＩ／Ｆブロック６付近では配線混雑が発生し、事実上設計不可能となってしまう問題が顕在化してきた。

　本発明は上記従来の問題点を解決するためのもので、従来の設計資産をそのまま流用できるというプラットフォームアーキテクチャを踏襲しつつ、メモリＩ／Ｆブロック周辺でのデータバス配線混雑を解消することを可能にする半導体集積回路装置および映像音響処理システムを提供することを目的とする。

　上記目的を達成するために、第１の発明に係る半導体集積回路装置の一実施形態は、外部メモリと接続して用いられる半導体集積回路装置であって、前記外部メモリへのアクセスを制御するメモリインタフェースブロックと、少なくとも２つの演算処理ブロックと、前記少なくとも２つの演算処理ブロックのそれぞれと前記メモリインタフェースブロックとを接続する少なくとも２つのデータ転送バスとを備え、前記少なくとも２つのデータ転送バスの少なくとも１つは、シリアルデータ転送をする区間を有することを特徴とする。

　これにより、少なくとも１つの演算処理ブロックとメモリＩ／Ｆブロックとを接続するデータ転送バスは、シリアルデータ転送をする区間を有するので、その区間を、１本の信号線で接続することができ、配線混雑が緩和される。なお、「独立したデータ転送バス」とは、演算処理ブロックが複数備えられている場合に、それら複数の演算処理ブロックのそれぞれとメモリＩ／Ｆブロックとが独立したデータ転送バスで接続されることを意味する。ここで、さらに、前記少なくとも１つのシリアルデータ転送区間の両端にそれぞれ設けられたパラレルシリアル変換部およびシリアルパラレル変換部を備え、前記パラレルシリアル変換部は、Ｎビット（Ｎは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、前記シリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＮビットのパラレルデータに変換し、前記シリアルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＮ倍以上の速度で転送される構成とするのが好ましい。

　これにより、データ転送バスにおいて、Ｎビットのパラレルデータがシリアルデータに変換され、再びＮビットのパラレルデータに戻されるが、シリアルデータの転送速度がパラレルデータの転送速度のＮ倍なので、実質的な転送速度としては、パラレルデータだけによるデータ転送の場合と同じである。よって、演算処理ブロックとメモリＩ／Ｆブロックについては、パラレルなデータ転送バスで接続されることを想定した従来の設計資産の流用が可能となり、かつ、配線混雑が緩和される。なお、「実質的な転送速度」とは、バス全体としての転送速度であり、バス全体として単位時間当たりに転送できるビット数である。

　また、前記シリアルデータ転送区間を有するデータ転送バスは、前記メモリインタフェースブロックから前記演算処理ブロックのうちの少なくとも１つへの出力データを転送する第１の状態を有し、前記半導体集積回路装置はさらに、前記第１の状態を実現するものとして、前記メモリインタフェースブロック側から順にパラレルシリアル変換部およびシリアルパラレル変換部を有し、前記パラレルシリアル変換部は、前記メモリインタフェースブロックからのＫビット（Ｋは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、前記シリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＬビット（Ｌは２以上の整数）のパラレルデータに変換して前記演算処理ブロックのうちの少なくとも１つへ出力し、前記シリアルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＫ倍以上の速度で転送され、前記シリアルパラレル変換部で変換された後のパラレルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＫ／Ｌ倍以上の速度で転送される構成としてもよい。

　これにより、外部メモリからの読み出し時において、パラレルデータの転送区間の一部がシリアルデータで転送されるが、そのことに起因する実質的な転送速度の低下はない。さらに、パラレルデータのビット数についてもＫ：Ｌの比で変更することができ、かつ、そのことに起因する実質的な転送速度の低下はない。

　また、前記シリアルデータ転送区間を有するデータ転送バスは、前記演算処理ブロックのうちの少なくとも１つから前記メモリインタフェースブロックへの入力データを転送する第２の状態を有し、前記半導体集積回路装置はさらに、前記第２の状態を実現するものとして、前記メモリインタフェースブロック側から順にシリアルパラレル変換部およびパラレルシリアル変換部を備え、前記パラレルシリアル変換部は、前記演算処理ブロックのうちの少なくとも１つから出力されたＱビット（Ｑは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、前記シリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＲビット（Ｒは２以上の整数）のパラレルデータに変換して前記メモリインタフェースブロックに出力し、前記シリアルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＱ倍以上の速度で転送され、前記シリアルパラレル変換部で変換された後のパラレルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＱ／Ｒ倍以上の速度で転送される構成としてもよい。

　これにより、外部メモリへの書き込み時において、パラレルデータの転送区間の一部がシリアルデータで転送されるが、そのことに起因する実質的な転送速度の低下はない。さらに、パラレルデータのビット数についてもＱ：Ｒの比で変更することができ、かつ、そのことに起因する実質的な転送速度の低下はない。

　また、前記メモリインタフェースＦブロックは、前記外部メモリに対してＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）制御をおこなうことが好ましい。

　また、上記目的を達成するために、第２の発明に係る映像音響処理システムの一実施形態は、映像音響処理を行う半導体集積回路装置を備える映像音響処理システムであって、上述の半導体集積回路装置と、前記外部メモリとを備え、前記半導体集積回路装置中の少なくとも２つの演算処理ブロックには、映像音響処理を行うブロックが含まれることを特徴とする。

　これにより、映像音響処理システムを構成する半導体集積回路装置では、少なくとも１つの演算処理ブロックとメモリＩ／Ｆブロックとを接続するデータ転送バスは、シリアルデータ転送をする区間を有するので、その区間を、１本の信号線で接続することができ、配線混雑が緩和される。なお、前記外部メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であるのが好ましい。

　上記目的を達成するために、第３の発明に係る半導体集積回路装置の一実施形態は、外部メモリと接続して用いられる半導体集積回路装置であって、少なくとも２つの演算処理ブロックと、前記外部メモリへ送出するデータ、あるいは前記外部メモリから入力されるデータの一時保持のためのバッファブロックとを備え、前記バッファブロックと前記少なくとも２つの演算処理ブロックのそれぞれとの間を接続する全てのデータ転送区間は、少なくとも１つのシリアルデータ転送区間を共有することを特徴とする。

　これにより、バッファブロックと少なくとも１つの演算処理ブロックとの間の全てのデータ転送区間は、少なくとも１つのシリアルデータ転送区間を共有するので、複数の演算処理ブロックが設けられている場合であっても、バッファブロックとのデータ入出力については、１本の信号線で済み、配線混雑が大幅に緩和される。

　さらに、前記バッファブロックから前記演算処理ブロックへのデータ転送経路において、前記バッファブロックから出力されるパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力する第１のパラレルシリアル変換部と、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータを再度パラレルデータに変換する、前記少なくとも２つの演算処理ブロックのそれぞれに対応して設けられた、少なくとも２つの第１のシリアルパラレル変換部とを備え、前記少なくとも２つの第１のシリアルパラレル変換部に入力されるデータは、共有された前記シリアルデータ転送区間を経由した同一のシリアルデータであるのが好ましい。

　これにより、外部メモリからの読み出し時において、バッファブロックから出力されたパラレルデータが共通の１個のパラレルシリアル変換部で変換され、共通のシリアルデータ転送区間を経て全ての演算処理ブロックに配信される。よって、バッファブロックの近くには、１個のパラレルシリアル変換部とその出力であるシリアルデータ転送バスとなるので、バッファブロックの周辺における配線混雑が緩和される。

　さらに、前記少なくとも２つの演算処理ブロックから前記バッファブロックへのデータ転送経路において、前記バッファブロックに入力されるパラレルデータを生成する第２のシリアルパラレル変換部と、前記シリアルデータ転送区間を介して前記第２のシリアルパラレル変換部に入力されるシリアルデータを生成する、前記少なくとも２つの演算処理ブロックのそれぞれに対応して設けられた少なくとも２つの第２のパラレルシリアル変換部とを備えることを特徴とする。

　これにより、外部メモリへの書き込み時において、バッファブロックには、共通のシリアルデータ転送区間を経て送られてきたシリアルデータが１個のシリアルパラレル変換部で変換された後のパラレルデータが入力される。よって、バッファブロックの近くには、シリアルデータ転送バスと１個のシリアルパラレル変換部となるので、バッファブロックの周辺における配線混雑が緩和される。

　さらに、前記少なくとも２つの演算処理ブロックのそれぞれと、対応する前記第１のパラレルシリアル変換部あるいは前記第２のシリアルパラレル変換部との間のデータ転送を制御する、前記少なくとも２つの演算処理ブロックのそれぞれに対応して設けられた、少なくとも２つのデータ転送制御ブロックと、前記データ転送制御ブロックをスケジューラとして動作させるための制御ブロックとを備え、前記第１のシリアルパラレル変換部は、前記第１のパラレルシリアル変換部と前記データ転送制御ブロックの間に配置され、前記第２のパラレルシリアル変換部は、前記第２のシリアルパラレル変換部と前記データ転送制御ブロックの間に配置される構成とするのが好ましい。

　これにより、演算処理ブロックのそれぞれに対応して、スケジューラとして機能するデータ転送制御ブロックが設けられるので、複数の演算処理ブロックが設けられた場合に、それら複数の演算処理ブロックによる、共通のシリアルデータ転送区間の使用に関する排他制御が可能となる。

　また、前記第１のパラレルシリアル変換部は、前記バッファブロックから出力されたＮビット（Ｎは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、前記少なくとも２つの第１のシリアルパラレル変換部のそれぞれは、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＮビットのパラレルデータに変換して対応する演算処理ブロックに出力し、前記シリアルデータは、前記第１のパラレルシリアル変換部で変換される前のパラレルデータを転送する速度のＮ倍以上の転送速度で転送されることが好ましい。

　これにより、外部メモリからの読み出し時におけるデータ転送バスにおいて、Ｎビットのパラレルデータがシリアルデータに変換され、再びＮビットのパラレルデータに戻されるが、シリアルデータの転送速度がパラレルデータの転送速度のＮ倍なので、実質的な転送速度の低下は回避される。

　また、前記少なくとも２つの第２のパラレルシリアル変換部のそれぞれは、対応する前記演算処理ブロックから出力されたＭビット（Ｍは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、前記第２のシリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＮビットのパラレルデータに変換して前記バッファブロックに出力し、前記シリアルデータは、前記第２のパラレルシリアル変換部で変換される前のパラレルデータを転送する速度のＭ倍以上の転送速度で転送され、前記第２のシリアルパラレル変換部で変換された後のパラレルデータは、前記第２のパラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＭ／Ｎ倍以上の転送速度転送されることが好ましい。

　これにより、外部メモリへの書き込み時におけるデータ転送バスにおいて、Ｍビットのパラレルデータがシリアルデータに変換され、再びＮビットのパラレルデータに戻されるが、変換後のパラレルデータの転送速度が変換前のパラレルデータの転送速度のＭ／Ｎ倍なので、実質的な転送速度の低下は回避される。

　また、上記目的を達成するために、第４の発明に係る映像音響処理システムの一実施形態は、映像音響処理を行う半導体集積回路装置を備える映像音響処理システムであって、請求項８～１３のいずれか１項に記載の半導体集積回路装置と、前記半導体集積回路装置中のバッファブロックと接続される前記外部メモリとを含み、前記半導体集積回路装置中の少なくとも２つの演算処理ブロックには、映像音響処理を行うブロックが含まれる。

　これにより、映像音響処理システムを構成する半導体集積回路装置では、バッファブロックと少なくとも１つの演算処理ブロックとの間の全てのデータ転送区間は、少なくとも１つのシリアルデータ転送区間を共有するので、複数の演算処理ブロックが設けられている場合であっても、バッファブロックとのデータ入出力については、１本の信号線で済み、配線混雑が大幅に緩和される。

　なお、前記外部メモリはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であることが好ましい。

　本発明によれば、パラレルデータを転送するためのバス配線により、レイアウト上の配線混雑が生じている場合に、その混雑が生じている箇所はシリアル転送することで配線に必要な面積を削減でき、結果として配線混雑によるレイアウト困難を緩和することが可能になる。またその際に従来のメモリＩ／Ｆブロック、演算処理ブロックを流用することが可能になり、従来のプラットフォームに基づく開発形態が、扱うデータ量が増大しても、継続できるという効果が得られる。

　また、本発明によれば、パラレルデータをシリアルデータに変換した後も、また再度パラレルデータに変換した後も、当初のデータの転送情報を欠けさせることなく転送することが可能になる。

　また、更に本発明によれば、各演算処理ブロックに応じたバス幅を選択することが可能になる。

　また、本発明によれば、過去の設計資産を継承しつつ、面積増加を抑えた半導体集積回路装置を用いた映像音響処理システムを構築することができ、コンパクトな映像音響処理システムが実現できるという効果が得られる。

　更に別の形態の発明によれば、パラレルデータを転送するためのバス配線により、レイアウト上で特に混雑が生じているバッファブロック近辺でのレイアウト困難を緩和することが可能になり、またその際でも従来の演算処理ブロックを流用することが可能になり、従来のプラットフォームに基づく開発形態が、扱うデータ量が更に増大しても、継続できるという効果が得られる。

　また、本発明によれば、バッファブロック直後にパラレルデータとシリアルデータの変換部を配置することで、従来のメモリＩ／Ｆブロックそのものを流用することは不可能であっても、その構成要素を流用することが可能となり、従来の設計資産を流用しつつ、コンパクトな半導体集積回路装置および映像音響処理システムが開発できるという効果が得られる。

図１は、実施の形態１における映像音響処理用ＬＳＩを用いた映像音響処理システムの構成図である。 図２は、パラレルシリアル変換部およびシリアルパラレル変換部として機能する回路の一例を示す図である。 図３は、バスが双方向である場合の構成の一例を示す図である。 図４は、バスが単方向である場合の構成の一例を示す図である。 図５は、実施の形態２における映像音響処理用ＬＳＩを用いた映像音響処理システムの構成図である。 図６は、従来の映像音響処理用ＬＳＩの構成図である。

　以下、本発明の実施の形態について、図面を用いて詳細に説明する。

　（実施の形態１）
　図１は本発明に係る映像音響処理システム１００の内部の基本構成を示す機能ブロック図およびシステム構成図である。

　映像音響処理システム１００は、半導体基板あるいはプリント基板上に実装される映像音響処理用の回路であり、映像音響処理用のＬＳＩ（半導体集積回路装置）１０と、その外部メモリ（ＤＤＲ用ＳＤＲＡＭ）７００から構成される。

　ＬＳＩ１０は、内部に、少なくとも１つの映像音響処理を行うブロックを含む合計４個の演算処理ブロック１１０、１２０、１３０、１４０、メモリＩ／Ｆブロック５００、変換部（Ｐ／Ｓ）３２３、３２４を持つ。

　演算処理ブロック１１０、１２０、１３０、１４０は、加算、減算、乗算、除算、論理和、論理積、ビット処理等の算術論理演算の少なくとも一つを実行する回路である。演算処理ブロック１１０は、例えば、上述したマイコンブロックであり、演算処理ブロック１２０は、例えば、上述したメディア処理ブロックであり、演算処理ブロック１３０は、例えば、上述したストリームＩ／Ｏブロックであり、演算処理ブロック１４０は、例えば、上述したＡＶＩＯブロックである。

　なお、マイコンブロックは、このＬＳＩ１０全体を制御するプロセッサである。ストリームＩ／Ｏブロックは、蓄積メディアやネットワーク等の周辺デバイスから圧縮画像音声ストリーム等のストリームデータを読み込み、メモリＩ／Ｆブロック５００を介して外部メモリ７００に格納したり、その逆方向のストリーム転送をしたりする回路ブロックである。メディア処理ブロックは、映像音響処理を行うブロックの一つであり、外部メモリ７００からメモリＩ／Ｆブロック５００を介して圧縮画像音声ストリーム等の画像音声データを読み出し、圧縮又は伸張等のメディア処理を行った後に、再び、メモリＩ／Ｆブロック５００を介して、処理後の画像データや音声データを外部メモリ７００に格納する回路ブロックである。ＡＶＩＯブロックは、映像音響処理を行うブロックの一つであり、メモリＩ／Ｆブロック５００を介して外部メモリ７００から画像データ及び音声データ等を読み出し、各種グラフィック処理等を施した後に、画像信号及び音声信号として外部の表示装置やスピーカ等に出力したり、その逆方向のデータ転送をしたりする回路ブロックである。

　メモリＩ／Ｆブロック５００は、ＬＳＩ１０から外部メモリ７００へのアクセスを制御する回路であり、ここでは、外部メモリ７００と、ＬＳＩ１０内部の演算処理ブロック１１０、１２０、１３０、１４０とのデータのやり取りを制御する。また、このメモリＩ／Ｆブロック５００は、外部メモリ７００に対してのＤＤＲ　ＳＤＲＡＭアクセス制御を行う。なお、このメモリＩ／Ｆブロック５００は、上述した従来のメモリＩ／Ｆブロック６が備える構成要素、つまり、バッファ部と、ＳｏＣ　ＬＳＩ各ブロックとの転送を制御する、各ブロックに対応したデータ転送制御部（サブシステムＩＦ部）と、内蔵ＲＡＭ部とを備えてもよい。

　外部メモリ７００とメモリＩ／Ｆブロック５００との間には、それらを結ぶバス６００が設けられている。

　演算処理ブロック１１０、１３０、１４０とメモリＩ／Ｆブロック（５００）との間には、それぞれ、パラレルデータのデータ転送で使用されるデータ転送バス３１０、３３０、３４０が設けられている。

　変換部３２３は、演算処理ブロック１２０とメモリＩ／Ｆブロックとの間に設けられ、パラレルデータとシリアルデータとの間の両方向の変換をする変換回路であり、外部メモリ７００から演算処理ブロック１２０への読み出し（第１の状態）に際してはシリアルパラレル変換部として機能し、逆に演算処理ブロック１２０から外部メモリ７００への書き込み（第２の状態）に際してはパラレルシリアル変換部として機能する。なお、本明細書において、シリアルパラレル変換とは、シリアルデータからパラレルデータへの変換をいい、パラレルシリアル変換とは、パラレルデータからシリアルデータへの変換をいう。

　変換部３２４は同様に、演算処理ブロック１２０とメモリＩ／Ｆブロックとの間に設けられ、パラレルデータとシリアルデータとの間の両方向の変換をする変換回路であり、外部メモリ７００から演算処理ブロック１２０への読み出し（第１の状態）に際してはパラレルシリアル変換部として機能し、逆に演算処理ブロック１２０から外部メモリ７００への書き込み（第２の状態）に際してはシリアルパラレル変換部として機能する。

　変換部３２３と変換部３２４との間には、変換部３２３、３２４によって生成されたシリアルデータを伝送するシリアル伝送路３２５が設けられている。

　演算処理ブロック１２０と変換部３２３との間には、パラレルデータを伝送するデータ転送バス３２１が設けられ、同様にメモリＩ／Ｆブロック５００と変換部３２４との間にも、パラレルデータを伝送するデータ転送バス３２２が設けられている。

　本実施の形態は、従来では、データ転送バス３１０、３３０、３４０のようにパラレルデータ転送をしていた構成に対し、配線混雑を緩和するために、メモリＩ／Ｆブロック５００と演算処理ブロック１２０の間のデータ転送バスの一部をシリアル転送する構成を有するものである。

　このように、本実施の形態におけるＬＳＩ１０では、メモリＩ／Ｆブロック５００と４つの演算処理ブロック１１０、１２０、１３０、１４０のそれぞれとは、独立してデータを転送できる経路（３１０、３２０、３３０、３４０）で接続され、それら４つの経路（３１０、３２０、３３０、３４０）のうちの１つの経路（３２０）は、シリアルデータを転送する区間（シリアル伝送路３２５）を有する。なお、シリアル伝送路３２５は、パラレルシリアル変換によって生成されたシリアルデータを伝送する信号線であり、１本の信号線に限られるものではなく、複数の信号線から構成されてもよい。本実施の形態では、後述するように、シリアル伝送路３２５は、４つのシリアルデータそれぞれを伝送する４本の信号線から構成される。

　以下で、さらに詳細に、各構成要素を説明する。

　データ転送バス３２２、３２１のバス幅は、例えば、６４ビットであり、転送速度は、例えば、２００ＭＨｚ、また、変換部３２３、３２４は、例えば、１６ビットデータを１ビットのシリアルデータに変換する複数の変換回路および、１ビットを１６ビットのパラレルデータに変換する複数の変換回路を有するとする。

　従って、外部メモリ７００から演算処理ブロック１２０への読み出しのために、４個のパラレルシリアル変換回路を変換部３２４に配置し、４個のシリアルパラレル変換回路を変換部３２３に配置する。

　同様に、演算処理ブロック１２０から外部メモリ７００への書き込みのために、４個のパラレルシリアル変換回路を変換部３２３に配置し、４個のシリアルパラレル変換回路を変換部３２４に配置する。

　また、転送速度は次のように設定する。シリアル伝送路３２５におけるシリアルデータの転送速度は、パラレルデータを転送するデータ転送バス３２１、３２２の転送速度２００ＭＨｚの１６倍として、３．２ＧＨｚと設定する。つまり、Ｎビットのパラレルデータがシリアルデータに変換される場合には、シリアルデータの転送速度として、変換前のパラレルデータの転送速度のＮ倍以上の速度となるように設定しておく。

　以上の構成で、シリアル転送を行うことを除けば、演算処理ブロック１２０とメモリＩ／Ｆブロック５００との転送帯域は６４ビットパラレルデータバスを２００ＭＨｚで転送するときと変わりなく、従来構成がそのようなバス構成であれば、演算処理ブロック１２０とメモリＩ／Ｆブロック５００の設計資産を流用できる。一方で、シリアル転送することで該当の箇所の配線密度を約１／１６とすることができ配線混雑の緩和が実現できるという効果を得ることができる。

　なお、本実施の形態ではＬＳＩ１０内部では４つの演算処理ブロックを想定したが、この数は４つに限定されず、メモリＩ／Ｆブロック５００とパラレルデータ転送を行うブロックという観点であれば、４以上であっても４以下であっても本発明の有効性は変わらない。

　また、本実施の形態では、シリアル転送を含む区間を持つ転送バスを１つだけと想定したが、配線混雑の度合いにより、更に多くのバスに対し、シリアル転送を行う構成としてもよい。すなわち、全演算処理ブロックがシリアル転送区間を持つとしてかまわない。

　パラレルデータとシリアルデータの変換回路については、例えば図２に示すような変換回路（信号線数の変換の割合１：１６）が考えられるが、この構成には限らず、本発明には適用可能である。なお、図２は、変換部３２３、３２４の回路例を示す。ここでは、１６個のＤ型プリップフロップと、その入力端子に接続された１６個の２入力１出力のセレクタと、動作クロックを選択する１個の２入力１出力セレクタが示されている。この回路は、シリアル／パラレル切り替え信号に依存して、パラレルシリアル変換部として動作するか、シリアルパラレル変換部として動作するかが決定される。

　また、上記実施の形態では変換の割合を１：１６としたが、これは本割合には限らない。すなわち１：８、１：２４など転送速度と配線混雑度のバランスから考えることが可能である。

　なお、本割合１：１６の場合は、シリアルデータ転送区間はパラレルデータの転送区間の１６倍の速度で転送する必要があるが、近年のＬＳＩ間通信の主流であるＳｅｒＤｅｓ（ＳｅｒｉａｌｉｚｅｒＤｅｓｅｒｉａｌｉｚｅｒ）の技術を使えば十分に可能である。むしろ、パラレルデータのように各データ間のスキュー調整などを行わなくてよい分、高速化は容易であるといえる。

　更に、本実施の形態ではデータ転送バス３２１、３２２のバス幅および転送速度は同じとしたが、同じである必要はない。例えば、データ転送バス３２２が６４ビット、２００ＭＨｚであった場合、データ転送バス３２１が１２８ビットであれば、その転送速度は１００ＭＨｚでよい。なお、その場合の変換部３２３は、１：３２の変換の割合をもつパラレルシリアル変換回路、シリアルパラレル変換回路をそれぞれ４つずつ持つ構成となる。

　データ転送バス３１０、３３０、３４０、３２１、３２２、６００については、図３に示すような双方向バス型（１本の双方向バス）、及び、図４に示すような単方向バス型（２本の単方向バス）の両方を考えることができる。いずれの場合もパラレルデータの配線混雑を緩和するという本発明の有効性は変わらない。

　また、本実施の形態では、４つの演算処理ブロック１１０～１４０とメモリＩ／Ｆブロック５００とを接続する４つのデータ転送バス３１０～３４０のうちの一つのデータ転送バス３２０だけがシリアルデータを転送する区間を有したが、本発明は、このような数に限定されるものではない。４つのデータ転送バス３１０～３４０のうちの２以上のデータ転送バスがシリアルデータを転送する区間を有してもよい。それにより、配線の混雑度はより緩和される。

　また、本実施の形態では、シリアル伝送路３２５は双方向であったが、本発明は片方向であってもよい。シリアル伝送路３２５を利用する演算処理ブロック１２０が外部メモリ７００からデータの読み出しだけをする、あるいは、外部メモリ７００へデータの書き込みだけをするブロックである場合には、片方向のシリアル伝送で済むからである。

　以上、実施の形態１を説明した。

　本実施の形態により、ほとんどのケースの配線混雑は解消、緩和されると考えられるが、メモリＩ／Ｆブロック５００と演算処理ブロック１１０～１４０の間にデータ転送バスが独立に存在していることから、メモリＩ／Ｆブロック５００周辺で配線混雑が残る可能性がある。次の実施の形態でその場合でも本発明により問題が解消されることを示す。

　（実施の形態２）
　図５は本発明の実施の形態２に係る映像音響処理システム２００の内部の基本構成を示す別の機能ブロック図およびシステム構成図である。

　映像音響処理システム２００は、半導体基板あるいはプリント基板上に実装される映像音響処理用のシステムであり、映像音響処理用のＬＳＩ（半導体集積回路装置）２０と、その外部メモリ７００から構成される。

　ＬＳＩ２０は内部に演算処理ブロック１１０、１２０、１３０、１４０、バッファブロック５１０、変換部（Ｐ／Ｓ）４２１～４２５、制御ブロック５２０、データ転送制御ブロック８１０～８４０を持つ。

　演算処理ブロック１１０は、例えば、上述したマイコンブロックであり、演算処理ブロック１２０は、例えば、上述したメディア処理ブロックであり、演算処理ブロック１３０は、例えば、上述したストリームＩ／Ｏブロックであり、演算処理ブロック１４０は、例えば、上述したＡＶＩＯブロックである。

　バッファブロック５１０は、外部メモリ７００からの読み出しデータ、あるいは、外部メモリ７００への書き込みデータの一時保持を行うメモリである。

　外部メモリ７００（ＤＤＲ　ＳＤＲＡＭ）とバッファブロック５１０との間には、それらを結ぶバス６００が設けられている。

　変換部４２１、４２２、４２３、４２４は、それぞれ、演算処理ブロック１１０、１２０、１３０、１４０とバッファブロック５１０との間のデータ転送経路に設けられ、パラレルデータとシリアルデータとの間の両方向の変換をする変換回路であり、外部メモリ７００から対応する演算処理ブロックへの読み出し（第１の状態）に際してはシリアルパラレル変換部として機能し、逆に対応する演算処理ブロックから外部メモリ７００への書き込み（第２の状態）に際してはパラレルシリアル変換部として機能する。

　変換部４２５は同様に、演算処理ブロック１１０～１４０とバッファブロック５１０との間のデータ転送経路に設けられ、パラレルデータとシリアルデータとの間の両方向の変換をする変換回路であり、外部メモリ７００から演算処理ブロック１１０～１４０への読み出し（第１の状態）に際してはパラレルシリアル変換部として機能し、逆に演算処理ブロック１１０～１４０のいずれかから外部メモリ７００への書き込み（第２の状態）に際してはシリアルパラレル変換部として機能する。

　変換部４２１～４２４と変換部４２５との間には、変換部４２１、４２２、４２３、４２４、４２５によって生成されたシリアルデータを伝送するシリアル伝送路４００が設けられている。

　シリアル伝送路４００は、その一端が変換部４２５に接続され、分岐点４０１において、４つに分配され、それぞれ、変換部４２１、４２２、４２３、４２４に接続されている。つまり、バッファブロック５１０と演算処理ブロック１１０～１４０のそれぞれとの間を接続する全て（４つ）のデータ転送区間は、少なくとも１つのシリアルデータ転送区間（変換部４２５と分岐点４０１との間の区間）を共有している。よって、変換部４２１、４２２、４２３、４２４のそれぞれに入力されるまでのシリアルデータは、共有されたシリアルデータ転送区間を経由した同一のシリアルデータとなる。

　データ転送制御ブロック８１０、８２０、８３０、８４０は、それぞれ、演算処理ブロック１１０、１２０、１３０、１４０に対応するもので、従来のメモリＩ／Ｆブロック６に含まれていたデータ転送制御ブロック（サブシステムＩＦ）であり、各演算処理ブロック１１０～１４０と変換部４２１、４２２、４２３、４２４との間に配置され、その間のデータ転送を制御する。

　制御ブロック５２０は、従来のメモリＩ／Ｆブロック６に含まれていたものと同等のものであり、データ転送制御ブロック８１０、８２０、８３０、８４０と連携して、各演算処理ブロック１１０～１４０とバッファブロック５１０間の転送制御、更に、外部メモリ７００に対してのＤＤＲ　ＳＤＲＡＭアクセス制御を行う。

　以上のように構成された本実施の形態における映像音響処理システム２００において、外部メモリ７００から演算処理ブロック１１０～１４０への読み出しの場合は以下の手順で転送が行われる。

　いま、読み出し要求が演算処理ブロック１１０からの要求であるとする。

　ｓｔｅｐ１：バスマスタである各演算処理ブロック１１０がリードコマンドを出す。

　ｓｔｅｐ２：対応するデータ転送制御ブロック８１０がデータ転送バス８１１を通じて、そのコマンドを受ける。

　ｓｔｅｐ３：データ転送制御ブロック８１０が、制御信号線５２５を通じて、リード要求を制御ブロック５２０へ伝達する。

　ｓｔｅｐ４：制御ブロック５２０が外部メモリ７００へリード要求を出す。

　ｓｔｅｐ５：バッファブロック５１０が外部メモリ７００からデータを読み出し、読み出したデータを一時保持する。

　ｓｔｅｐ６：制御ブロック５２０がその読み出したデータの行き先を制御信号線５２５を通じて、データ転送制御ブロック８１０、８２０、８３０、８４０に知らせる。

　ｓｔｅｐ７：バッファブロック５１０はデータ転送バス４５０を通じて、データを出力する。

　ｓｔｅｐ８：そのデータは変換部４２５を通じてパラレルデータからシリアルデータに変換され、変換部４２１、４２２、４２３、４２４へ送信される。

　ｓｔｅｐ９：そのシリアルデータは変換部４２１、４２２、４２３、４２４でパラレルデータに変換された後に各データ転送制御ブロック８１０、８２０、８３０、８４０に送信されるが、別途制御信号線５２５を通じて示された、データ転送制御ブロック８１０のみがそのパラレルデータを保持する。

　ｓｔｅｐ１０：そのパラレルデータを受け取ったデータ転送制御ブロック８１０は、対応する演算処理ブロック１１０に送信する。

　また、演算処理ブロック１１０～１４０から外部メモリ７００への書き込みの場合は以下の手順で転送が行われる。

　いま、書き込み要求が演算処理ブロック１１０からの要求であるとする。

　ｓｔｅｐ１：バスマスタである各演算処理ブロック１１０がライトコマンドを出す。

　ｓｔｅｐ２：対応するデータ転送制御ブロック８１０がデータ転送バス８１１を通じて、そのライトデータ、およびコマンドを受ける。

　ｓｔｅｐ３：データ転送制御ブロック８１０が、制御信号線５２５を通じて、ライト要求を制御ブロック５２０へ伝達する。

　ｓｔｅｐ４：制御ブロック５２０は、他の演算処理ブロック１２０、１３０、１４０からの要求状態を確認し、調停して、データ転送制御ブロック８１０に送信許可を、制御信号線５２５を通じて、送信する。

　ｓｔｅｐ５：データ転送制御ブロック８１０は、ライトデータを出力する。

　ｓｔｅｐ６：バッファブロック５１０は、データ転送制御ブロック８１０からのライトデータを受け取る。

　ｓｔｅｐ７：制御ブロック５２０が外部メモリ７００に対しライト要求を出す。

　ｓｔｅｐ８：ライトデータがバッファブロック５１０から外部メモリ７００に書き込まれる。

　以上の手順において、読み出し経路の場合は、制御ブロック５２０は、各データ転送制御ブロック８１０、８２０、８３０、８４０と連携して、共通のシリアルデータ４００をどのデータ転送制御ブロック８１０、８２０、８３０、８４０が受け取るかを制御し、また、書き込み経路の場合は、どのデータ転送制御ブロック８１０、８２０、８３０、８４０のデータを共通のシリアルデータ４００とするかを制御する。更に同時に、各経路の場合で、外部メモリ７００に対して、リードアクセス、ライトアクセスを制御する。

　本実施の形態は、従来、メモリＩ／Ｆブロック、すなわちバッファブロック５１０の近辺で、各演算処理ブロック毎に独立のバスとして展開（接続）した時点で既に配線混雑が起こっていたことに対応するために、バッファブロック５１０出力直後のパラレルデータをシリアルデータとして配線混雑を緩和、あるいは解消するものである。

　実施の形態１におけるデータ転送バス３１０、３３０、３４０のようにパラレルデータ転送をしていた構成に対し、本実施の形態では、配線混雑を緩和するために、バッファブロック５１０と演算処理ブロック１１０～１４０のそれぞれとの間のデータ転送バスのすべてをシリアル転送としている。

　以下で、さらに詳細に、各構成要素を説明する。

　データ転送バス４５０のバス幅は、例えば、２５６ビット、データ転送バス８１１、８１２、８２１、８２２、８３１、８３２、８４１、８４２のバス幅は、例えば、６４ビットであり、転送速度は、例えば、２００ＭＨｚ、また、変換部４２１～４２５では、例えば、１６ビットデータを１ビットのシリアルデータに変換する複数の変換回路および、１ビットを１６ビットのパラレルデータに変換する複数の変換回路を用いるとする。

　具体的には、外部メモリ７００から演算処理ブロック１１０～１４０への読み出しのために、１６個のパラレルシリアル変換回路を変換部４２５に配置し、４個のシリアルパラレル変換回路を変換部４２１～４２４にそれぞれ配置する。

　同様に、演算処理ブロック１１０～１４０から外部メモリ７００への書き込みのために、４個のパラレルシリアル変換回路を変換部４２１、４２２、４２３、４２４にそれぞれ配置し、１６個のシリアルパラレル変換回路を変換部４２５に配置する。

　また、転送速度は次のように設定する。シリアル伝送路４００におけるシリアルデータの転送速度は、データ転送バス４５０、８１１、８１２、８２１、８２２、８３１、８３２、８４１、８４２の転送速度２００ＭＨｚの１６倍として、３．２ＧＨｚと設定する。つまり、Ｎビットのパラレルデータがシリアルデータに変換される場合には、シリアルデータの転送速度として、変換前のパラレルデータの転送速度のＮ倍以上の速度となるように設定しておく。

　以上の構成で、シリアル転送を行うことと、メモリＩ／Ｆブロックの構成要素が展開されていることを除けば、演算処理ブロック１１０、１２０、１３０、１４０とバッファブロック５１０との転送帯域は６４ビットパラレルデータバスを２００ＭＨｚで転送するときと変わりなく、従来構成がそのようなバス構成であれば、演算処理ブロック１１０～１４０の設計資産を流用できる。一方で、シリアル転送することで、最も配線が集中する箇所の配線密度を約１／１６とすることで配線混雑の緩和が実現できるという効果を得ることができる。

　なお、本実施の形態ではＬＳＩ２０内部では４つの演算処理ブロックを想定したが、この数は４つに限定されず、バッファブロック５１０とパラレルデータ転送を行うブロックという観点であれば４以上であっても４以下であっても本発明の有効性は変わらない。

　パラレルデータとシリアルデータの変換回路については、例えば図２に示すような変換回路が考えられるが、この構成には限らず、本発明には適用可能である。

　また、上記実施の形態では変換の割合を１：１６としたが、これは本割合には限らない。すなわち１：８、１：２４など転送速度と配線混雑度のバランスから考えることが可能である。

　また、上記実施の形態ではデータ転送バス８１１、８１２、８２１、８２２、８３１、８３２、８４１、８４２のバス幅および転送速度は同じとしたが、同じである必要はない。例えば、データ転送バス８１０、８１１が１２８ビットであった場合、転送速度は、１００ＭＨｚとすればよい。なお、その場合の変換部４２１は、１：３２の変換の割合をもつパラレルシリアル変換回路、シリアルパラレル変換回路をそれぞれ４つずつ持つ構成となる。

　つまり、メモリＩ／Ｆブロック側から演算処理ブロックへ向けて、順にパラレルシリアル変換部およびシリアルパラレル変換部がこの順で接続される構成となる場合であって、そのパラレルシリアル変換部がＫビット（Ｋは２以上の整数）のパラレルデータをシリアルデータに変換し、かつ、そのシリアルパラレル変換部がそのシリアルデータをＬビット（Ｌは２以上の整数）のパラレルデータに変換するときには、シリアルデータがパラレルシリアル変換部でシリアルデータに変換される前のパラレルデータの転送速度のＫ倍以上の速度で転送され、かつ、シリアルパラレル変換部で変換された後のパラレルデータがパラレルシリアル変換部でシリアルデータに変換される前のパラレルデータの転送速度のＫ／Ｌ倍以上の速度で転送されるように設定しておくのが好ましい。

　また、実施の形態２でも、データ転送バス４５０、６００、８１１、８１２、８２１、８２２、８３１、８３２、８４１、８４２については、図３に示すような双方向バス型、図４に示すような単方向バス型の両方を考えることができる。いずれの場合もパラレルデータの配線混雑を緩和するという本発明の有効性は変わらない。

　また、実施の形態２では、外部メモリ７００からの読み出しについては、外部メモリ７００から読み出されたデータが４つの演算処理ブロック１１０～１４０のうちの一つの演算ブロックに取り込まれたが、本発明は、このような読み出しモードに限定されない。外部メモリ７００から読み出されたデータが４つの演算処理ブロック１１０～１４０のうちの２以上の演算ブロックによって同時に取り込まれてもよい。外部メモリ７００から読み出されたデータは共通のシリアルデータ転送区間を介して４つの演算処理ブロック１１０～１４０に同報されるからである。

　また、実施の形態２では、バッファブロック５１０と４つの演算処理ブロック１１０～１４０のそれぞれとの間を接続する４つのデータ転送区間は、１つのシリアルデータ転送区間を共有したが、本発明は、このようなシリアルデータ転送区間の個数に限定されるものではない。４つのデータ転送区間が、分岐点４０１と変換部４２５との間に設けられた２以上のシリアルデータ転送区間を共有してもよい。

　以上、本発明に係る半導体集積回路装置および映像音響処理システムについて、実施の形態１および２に基づいて説明したが本発明はこれらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲でこれらの実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、これらの実施の形態における構成要素を任意に組み合わせて実現される形態も本発明に含まれる。

　たとえば、シリアル伝送として、金属配線による伝送だけに限られず、無線伝送、光伝送であってもよい。

　また、本発明は、実施の形態１の特徴と実施の形態２の特徴の両方を有する半導体集積回路装置および映像音響処理システムとして実現してもよい。具体的には、ある演算処理ブロックとメモリＩ／Ｆブロック（あるいは、バッファブロック）との間を接続するデータ転送バスについて、その一部にシリアルデータの転送区間を設け、さらに、他の複数の演算処理ブロックとバッファブロック（あるいは、メモリＩ／Ｆブロック）のそれぞれとを接続するデータ転送区間について、共通のシリアルデータ転送区間を設けてもよい。つまり、複数の演算処理ブロックの一部については実施の形態１の特徴を備え、他の一部については実施の形態２の特徴を備える構成としてもよい。

　本発明は、ＬＳＩ、特に、ＳｏＣ　ＬＳＩとして、例えば、映像音響処理ＬＳＩおよびそのＬＳＩを用いたシステム、大量データを扱うようなネットワーク交換システム用ＬＳＩおよびそのシステム等として、有効である。

　１０、２０　映像音響処理用ＬＳＩ（半導体集積回路装置）
　１００、２００　映像音響処理システム
　１１０、１２０、１３０、１４０　演算処理ブロック
　２２５、３２３、３２４、４２１、４２２、４２３、４２４　パラレルデータとシリアルデータとの両方向変換をする変換部
　３１０、３２１、３２２、３３０、３４０、４５０、６００、８１１、８１２、８２１、８２２、８３１、８３２、８４１、８４２　データ転送バス
　３２５、４００　シリアル伝送路
　５００　メモリＩ／Ｆブロック
　５１０　バッファブロック
　５２０　制御ブロック
　７００　外部メモリ（外付けＤＤＲメモリ）
　８１０、８２０、８３０、８４０　データ転送制御ブロック

Claims (15)

1. 　外部メモリと接続して用いられる半導体集積回路装置であって、
   　前記外部メモリへのアクセスを制御するメモリインタフェースブロックと、
   　少なくとも２つの演算処理ブロックと、
   　前記少なくとも２つの演算処理ブロックのそれぞれと前記メモリインタフェースブロックとを接続する少なくとも２つのデータ転送バスとを備え、
   　前記少なくとも２つのデータ転送バスの少なくとも１つは、シリアルデータ転送をする区間を有する
   　半導体集積回路装置。
2. 　さらに、前記少なくとも１つのシリアルデータ転送区間の両端にそれぞれ設けられたパラレルシリアル変換部およびシリアルパラレル変換部を備え、
   　前記パラレルシリアル変換部は、Ｎビット（Ｎは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、
   　前記シリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＮビットのパラレルデータに変換し、
   　前記シリアルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＮ倍以上の速度で転送される
   　請求項１記載の半導体集積回路装置。
3. 　前記シリアルデータ転送区間を有するデータ転送バスは、前記メモリインタフェースブロックから前記演算処理ブロックのうちの少なくとも１つへの出力データを転送する第１の状態を有し、
   　前記半導体集積回路装置はさらに、前記第１の状態を実現するものとして、前記メモリインタフェースブロック側から順にパラレルシリアル変換部およびシリアルパラレル変換部を有し、
   　前記パラレルシリアル変換部は、前記メモリインタフェースブロックからのＫビット（Ｋは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、
   　前記シリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＬビット（Ｌは２以上の整数）のパラレルデータに変換して前記演算処理ブロックのうちの少なくとも１つへ出力し、
   　前記シリアルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＫ倍以上の速度で転送され、
   　前記シリアルパラレル変換部で変換された後のパラレルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＫ／Ｌ倍以上の速度で転送される
   　請求項１記載の半導体集積回路装置。
4. 　前記シリアルデータ転送区間を有するデータ転送バスは、前記演算処理ブロックのうちの少なくとも１つから前記メモリインタフェースブロックへの入力データを転送する第２の状態を有し、
   　前記半導体集積回路装置はさらに、前記第２の状態を実現するものとして、前記メモリインタフェースブロック側から順にシリアルパラレル変換部およびパラレルシリアル変換部を備え、
   　前記パラレルシリアル変換部は、前記演算処理ブロックのうちの少なくとも１つから出力されたＱビット（Ｑは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、
   　前記シリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＲビット（Ｒは２以上の整数）のパラレルデータに変換して前記メモリインタフェースブロックに出力し、
   　前記シリアルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＱ倍以上の速度で転送され、
   　前記シリアルパラレル変換部で変換された後のパラレルデータは、前記パラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＱ／Ｒ倍以上の速度で転送される
   　請求項３記載の半導体集積回路装置。
5. 　前記メモリインタフェースブロックは、前記外部メモリに対してＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）制御をおこなう
   　請求項１～４のいずれか１項に記載の半導体集積回路装置。
6. 　映像音響処理を行う半導体集積回路装置を備える映像音響処理システムであって、
   　請求項１～５のいずれか１項に記載の半導体集積回路装置と、
   　前記外部メモリとを備え、
   　前記半導体集積回路装置中の少なくとも２つの演算処理ブロックには、映像音響処理を行うブロックが含まれる
   　映像音響処理システム。
7. 　前記外部メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である
   　請求項６記載の映像音響処理システム。
8. 　外部メモリと接続して用いられる半導体集積回路装置であって、
   　少なくとも２つの演算処理ブロックと、
   　前記外部メモリへ送出するデータ、あるいは前記外部メモリから入力されるデータの一時保持のためのバッファブロックとを備え、
   　前記バッファブロックと前記少なくとも２つの演算処理ブロックのそれぞれとの間を接続する全てのデータ転送区間は、少なくとも１つのシリアルデータ転送区間を共有する
   　半導体集積回路装置。
9. 　さらに、前記バッファブロックから前記演算処理ブロックへのデータ転送経路において、
   　前記バッファブロックから出力されるパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力する第１のパラレルシリアル変換部と、
   　前記シリアルデータ転送区間を介して送られてきた前記シリアルデータを再度パラレルデータに変換する、前記少なくとも２つの演算処理ブロックのそれぞれに対応して設けられた、少なくとも２つの第１のシリアルパラレル変換部とを備え、
   　前記少なくとも２つの第１のシリアルパラレル変換部に入力されるデータは、共有された前記シリアルデータ転送区間を経由した同一のシリアルデータである
   　請求項８記載の半導体集積回路装置。
10. 　さらに、前記少なくとも２つの演算処理ブロックから前記バッファブロックへのデータ転送経路において、
    　前記バッファブロックに入力されるパラレルデータを生成する第２のシリアルパラレル変換部と、
    　前記シリアルデータ転送区間を介して前記第２のシリアルパラレル変換部に入力されるシリアルデータを生成する、前記少なくとも２つの演算処理ブロックのそれぞれに対応して設けられた少なくとも２つの第２のパラレルシリアル変換部とを備える
     請求項９記載の半導体集積回路装置。
11. 　さらに、
    　前記少なくとも２つの演算処理ブロックのそれぞれと、対応する前記第１のパラレルシリアル変換部あるいは前記第２のシリアルパラレル変換部との間のデータ転送を制御する、前記少なくとも２つの演算処理ブロックのそれぞれに対応して設けられた、少なくとも２つのデータ転送制御ブロックと、
    　前記データ転送制御ブロックをスケジューラとして動作させるための制御ブロックとを備え、
    　前記第１のシリアルパラレル変換部は、前記第１のパラレルシリアル変換部と前記データ転送制御ブロックの間に配置され、
    　前記第２のパラレルシリアル変換部は、前記第２のシリアルパラレル変換部と前記データ転送制御ブロックの間に配置される
    　請求項１０記載の半導体集積回路装置。
12. 　前記第１のパラレルシリアル変換部は、前記バッファブロックから出力されたＮビット（Ｎは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、
    　前記少なくとも２つの第１のシリアルパラレル変換部のそれぞれは、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＮビットのパラレルデータに変換して対応する演算処理ブロックに出力し、
    　前記シリアルデータは、前記第１のパラレルシリアル変換部で変換される前のパラレルデータを転送する速度のＮ倍以上の転送速度で転送される
    　請求項１１記載の半導体集積回路装置。
13. 　前記少なくとも２つの第２のパラレルシリアル変換部のそれぞれは、対応する前記演算処理ブロックから出力されたＭビット（Ｍは２以上の整数）のパラレルデータをシリアルデータに変換して前記シリアルデータ転送区間に出力し、
    　前記第２のシリアルパラレル変換部は、前記シリアルデータ転送区間を介して送られてきた前記シリアルデータをＮビットのパラレルデータに変換して前記バッファブロックに出力し、
    　前記シリアルデータは、前記第２のパラレルシリアル変換部で変換される前のパラレルデータを転送する速度のＭ倍以上の転送速度で転送され、
    　前記第２のシリアルパラレル変換部で変換された後のパラレルデータは、前記第２のパラレルシリアル変換部で前記シリアルデータに変換される前のパラレルデータの転送速度のＭ／Ｎ倍以上の転送速度転送される
    　請求項１１記載の半導体集積回路装置。
14. 　映像音響処理を行う半導体集積回路装置を備える映像音響処理システムであって、
    　請求項８～１３のいずれか１項に記載の半導体集積回路装置と、
    　前記半導体集積回路装置中のバッファブロックと接続される前記外部メモリとを含み、
    　前記半導体集積回路装置中の少なくとも２つの演算処理ブロックには、映像音響処理を行うブロックが含まれる
    　映像音響処理システム。
15. 　前記外部メモリはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である
    　請求項１４記載の映像音響処理システム。

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