KR20060103683A

KR20060103683A - Ｃｐｕ를 내장한 ｓｏｃ 구조

Info

Publication number: KR20060103683A
Application number: KR1020050025522A
Authority: KR
Inventors: 이진혁
Original assignee: 엘지전자 주식회사
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2006-10-04

Abstract

본 발명은 SOC를 개발하는데 있어서 SOC의 성능저하를 방지하기 위한 최적화된 SOC의 시스템 버스 구조를 갖는 CPU를 내장한 SOC 구조를 제공하기 위한 것으로서, 복수의 데이터 버스를 가지는 내부 CPU와, 상기 내부 CPU보다 적은 데이터 버스를 가지는 주변기능 블록들과, 상기 내부 CPU와 각 주변기능 블록들을 ARM 시스템 버스로 멀티 레이어 버스 매트릭스(Multi Layer Bus Matrix) 구조로 연결한 버스 매트릭스와, 상기 내부 CPU의 비트 대역 ARM 마스터 데이터 버스를 상기 대역 주변기능 블록의 슬레이브 데이터 버스로 변환시켜주는 다운 사이즈 모듈(Downsizer Module : DS)을 포함하여 구성되는데 있다.

SOC, 시스템 버스 구조, 데이터 버스 대역폭

Description

ＣＰＵ를 내장한 ＳＯＣ 구조{System On Chip(SOC) architecture with CPU}

도 1 은 종래 기술에 따른 내장 CPU와 다른 데이터 버스 대역폭을 가지는 IP를 집적(Integration)한 SOC 구조를 나타낸 도면

도 2 는 일반적인 다운 사이즈 모듈(Downsizer Module : DS)의 구조를 나타낸 도면

도 3a 및 도 3b는 본 발명에 따른 내장 CPU와 다른 데이터 버스 대역폭을 가지는 IP를 집적(Integration)한 SOC 구조를 나타낸 도면

도 4 및 5 는 본 발명에 따른 ARM System Bus(Multi Layer Bus Matrix) 상에서 수행되는 라이트(write) 및 리드(read) 데이터 처리에 대한 간략한 도면

도면 6은 Memory Bridge상에서 수행되는 write data 처리에 대한 간략한 도면이다.

*도면의 주요부분에 대한 부호의 설명

10 : CPU 20 : 버스 매트릭스

32 : DMAC 34 : VIC

36 : USB 38 : PCI

40 : 정적 메모리 제어기 50 : 스마트 카드 인터페이스

60a : CPU 브릿지 60b : 메모리 브릿지

70 : 메모리 조정기 80 : 기능 블록

90 : DDR 100 : 다운 사이즈 모듈(DS)

본 발명은 호스트 CPU를 내장한 SOC(System On Chip)에 관한 것으로, 특히 호스트 CPU와 데이터 버스 대역폭(width)이 다른 주변기능 블록들을 SOC에 효율적으로 집적(Integration)할 수 있는 최적화된 시스템 버스 구조에 관한 것이다.

최근의 디지털 TV 시스템과 같은 대부분의 복합 데이터 처리 시스템(Data Processing System)은 SOC(System On Chip) 형태로 개발되고 있다. 즉, 기존의 데이터 처리 시스템의 기능에 외부 CPU 및 주변기능 블록 등을 하나의 칩(chip)으로 통합하여 구현하는 것이다.

따라서, 내장 CPU와 데이터 처리 시스템 기능 블록들 및 주변기능 블록들을 메인 시스템 버스 구조에 어떻게 효율적으로 집적(Integration)하는 가에 따라서 SOC의 성능 및 칩의 게이트 영역(Gate Area)의 최적화에 상당한 영향을 미치게 된다.

그런데, 요즘은 SOC를 개발하는데 있어서 DMAC(Direct Memory Access Controller), USB, PCI, SMC(Static Memory Controller), SCI(Smart Card Interface)등과 같은 주변기능 블록들이 개발 시간과 개발 인력 등과 같은 제약들 때문에 모든 것을 자체 개발하지 않고 일정 부분을 외부에서 IP로 구입한다. 그리 고 이 주변기능 블록 IP를 CPU와 데이터 처리 시스템 기능 블록들과 함께 집적(Integration)하여 SOC를 개발하고 있다.

이에 따라, 내장 CPU의 데이터 버스 대역폭과 주변기능 블록 IP의 데이터 버스 대역폭이 일치하지 않을 경우 SOC의 시스템 버스 구조를 구성하는데 어려움이 발생하게 된다.

따라서, 이렇게 내장 CPU의 데이터 버스 대역폭과 주변기능 블록 IP의 데이터 버스 대역폭이 일치하지 않을 경우 개발의 용이성을 고려하여 CPU의 데이터 버스 대역폭을 주변기능 블록 IP의 데이터 버스 대역폭에 일치시키곤 한다.

도 1 은 종래 기술에 따른 내장 CPU와 다른 데이터 버스 대역폭을 가지는 IP를 집적(Integration)한 SOC 구조를 나타낸 도면이다.

이때, 상기 내장 CPU와 다른 데이터 버스 대역폭을 가지는 IP를 SOC에 집적하는 방법을 설명하기 위해서 Embeded CPU로 널리 사용되고 있는 ARM CPU를 사용한 SOC의 시스템 버스 구조를 예로서 설명하기로 한다.

도 1과 같이, SOC의 시스템 버스 구조는 64비트 데이터 버스를 가지는 ARM CPU(10)와, 그 외 32비트 데이터 버스를 가지는 주변기능 블록들인 DMAC(Direct Memory Access Controller)(32), VIC(Vectored Interrupt Controller)(34), USB(36), PCI(38), 정적 메모리 제어기(Static Memory Controller)(40), 스마트 카드 인터페이스(Smart Card Interface)(50)와, 그리고 DDR SDRAM(90)과 같은 고속 스피드(High Speed) 메모리가 사용된 시스템 메모리 버스와의 인터페이스를 담당하는 32비트 데이터 버스의 메모리 브릿지(Memory Bridge)(60b) 및 CPU 브릿지(60a) 와, 각 블록들이 ARM 시스템 버스로 연결한 멀티 레이어 버스 매트릭스(Multi Layer Bus Matrix)구조를 갖는 버스 매트릭스(20)로 구성된다.

여기서, 상기 버스 매트릭스(20)로 연결된 각 블록의 M은 AHB(Advanced High-performance Bus) 마스터(Mater)를 의미하고 S는 AHB 슬레이브(Slave)를 의미한다.

도 1에서 보듯이 64비트 데이터 버스의 ARM CPU(10)를 32비트 데이터 버스의 주변기능 블록(30)(40)(50)들과 시스템 버스로 연결하기 위해서 ARM CPU(10)의 마스터 입출력에 도 2의 다운 사이즈 모듈(Downsizer Module : DS)(100)을 사용하고 있다.

상기 DS(100)의 기능은 64비트 대역 ARM 마스터 데이터 버스를 32비트 대역 주변기능 블록(여기서 슬레이브) 데이터 버스로 변환시켜주는 것인데, 즉 AHB 마스터로부터 AHB 슬레이브로 데이터 버스 대역폭을 절반으로 줄여주는 것이다.

이때, SOC의 시스템 메모리(90)를 제어하는 메모리 조정기(Memory Arbiter)(70)는 다수의 기능 블록(Function Block)들(80)(예를 들어 DTV SOC의 경우 시스템 디코더, 비디오 디코더, 오디오 디코더, 포맷 변환기 등)과, ARM 시스템 버스와의 인터페이스 블록인 CPU 브릿지(60a) 및 메모리 브릿지(60b)와, 128비트 대역의 메모리 데이터 버스로 연결되어 있다.

그런데, 도 1과 같이 ARM 시스템 버스가 32비트 데이터 버스로 구성되어 있기 때문에 상기 메모리 브릿지(60b)는 128bit의 메모리 데이터 버스를 64비트가 아닌 32비트의 ARM 시스템 데이터 버스로 변환하게 된다. 이에 따라, ARM CPU(10)가 메모리 브릿지(60b)를 통하여 시스템 메모리(90)를 억세스할 때 SOC의 성능 저하 요인이 된다.

이와 같이 개발의 용이성으로 인해, 주로 넓은 CPU 데이터 버스 대역폭을 좁은 주변기능 블록 IP(30)(40)(50)의 데이터 버스 대역폭으로 변경하므로, 내부 CPU(10)는 시스템 메모리 버스와의 인터페이스(Interface)도 동일한 데이터 버스 대역폭으로 구성되기 때문에 전체 SOC의 성능을 크게 저하시키게 된다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, SOC를 개발하는데 있어서 SOC의 성능저하를 방지하기 위한 최적화된 SOC의 시스템 버스 구조를 갖는 CPU를 내장한 SOC 구조를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 내장된 호스트 CPU의 데이터 버스 대역폭과 다른 데이터 버스 대역폭을 가지는 주변기능 블록 IP들을 SOC에 효율적으로 집적(Integration) 하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 CPU를 내장한 SOC 구조의 특징은 복수의 데이터 버스를 가지는 내부 CPU와, 상기 내부 CPU보다 적은 데이터 버스를 가지는 주변기능 블록들과, 상기 내부 CPU와 각 주변기능 블록들을 ARM 시스템 버스로 멀티 레이어 버스 매트릭스(Multi Layer Bus Matrix) 구조로 연결한 버스 매트릭스와, 상기 내부 CPU의 비트 대역 ARM 마스터 데이터 버스를 상기 대역 주변기능 블록의 슬레이브 데이터 버스로 변환시켜주는 다운 사이즈 모듈 (Downsizer Module : DS)을 포함하여 구성되는데 있다.

바람직하게 상기 내부 CPU와 동일한 데이터 버스로 고속 스피드(High Speed) 메모리가 사용된 시스템 메모리 버스와의 인터페이스를 담당하는 메모리 브릿지(Memory Bridge) 및 CPU 브릿지를 더 포함하여 구성되는 것을 특징으로 한다.

바람직하게 상기 주변기능 블록들은 DMAC(Direct Memory Access Controller), VIC(Vectored Interrupt Controller), USB, PCI, 정적 메모리 제어기(Static Memory Controller), 스마트 카드 인터페이스(Smart Card Interface) 중 적어도 하나 이상 포함하는 것을 특징으로 한다.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 CPU를 내장한 SOC 구조의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

먼저, 본 발명에서 내장 CPU와 다른 데이터 버스 대역폭을 가지는 IP를 효율적으로 SOC에 집적(Integration)하는 방법을 설명하기 위해서 Embeded CPU로 널리 사용되고 있는 ARM CPU를 사용한 SOC의 시스템 버스 구조를 실시 예를 들어 설명한다.

도 3a 및 도 3b는 본 발명에 따른 내장 CPU와 다른 데이터 버스 대역폭을 가지는 IP를 집적(Integration)한 SOC 구조를 나타낸 도면이다.

도 3a 및 도 3b와 같이, SOC의 시스템 버스 구조는 64비트 데이터 버스를 가지는 ARM CPU(10)와, 그 외 32비트 데이터 버스를 가지는 DMAC(Direct Memory Access Controller)(32), VIC(Vectored Interrupt Controller)(34), USB(36), PCI(30), 정적 메모리 제어기(Static Memory Controller)(40), 스마트 카드 인터페이스(Smart Card Interface)(50)등의 주변기능 블록들과, 상기 ARM CPU(10)의 64비트 대역 ARM 마스터 데이터 버스를 32비트 대역 주변기능 블록의 슬레이브 데이터 버스로 변환시켜주는 다운 사이즈 모듈(Downsizer Module : DS)(100)과, 그리고 DDR SDRAM과 같은 고속 스피드(High Speed) 메모리(90)가 사용된 시스템 메모리 버스와의 인터페이스를 담당하는 64비트 데이터 버스의 메모리 브릿지(Memory Bridge)(60b) 및 CPU 브릿지(60a)와, 각 블록들이 ARM 시스템 버스로 연결한 멀티 레이어 버스 매트릭스(Multi Layer Bus Matrix) 구조를 갖는 버스 매트릭스(20)로 구성된다.

이와 같이, 64비트 데이터 버스의 ARM CPU(10)를 32비트 데이터 버스의 주변기능 블록들(30)(40)(50)과 시스템 버스로 연결하기 위해서 상기 ARM CPU(10)의 마스터 입출력에 다운 사이즈 모듈(Downsizer Module : DS)(100)을 사용하고 있다.

이때, SOC의 시스템 메모리를 제어하는 메모리 조정기(Memory Arbiter)(70)를 더 포함하여 구성되고, 이 메모리 조정기(70)는 다수의 기능 블록(Function Block)들(80)(예를 들어 DTV SOC의 경우 시스템 디코더, 비디오 디코더, 오디오 디코더, 포맷 변환기 등)과 ARM 시스템 버스와의 인터페이스 블록인 메모리 브릿지 (60b) 사이에 구성되어 128비트 대역의 메모리 데이터 버스로 연결시키고 있다.

이와 같이 구성된 본 발명에 따른 CPU를 내장한 SOC 구조의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, ARM CPU(10)의 마스터는 64비트 데이터 버스를 통하여 슬레이브인 메모리 브릿지(60b)의 64비트 데이터 버스와 64비트 대역으로 데이터를 주고 받는다.

그리고 주변기능 블록(30)의 마스터는 32비트 데이터 버스를 통하여 슬레이브인 메모리 브릿지(60b)의 64비트 데이터 버스와 32비트 대역으로 데이터를 주고 받는다.

또한, 주변기능 블록(30)의 마스터는 32비트 데이터 버스를 통하여 다운 사이즈 모듈(DS)(100)로 연결된 다른 주변 기능 블록의 슬레이브와 32비트 대역으로 데이터를 주고 받는다.

아울러 ARM CPU(10)의 마스터는 64비트 데이터 버스를 통하여 DS(100)로 연결된 주변기능 블록들(30)(40)(50)의 슬레이브와 64비트 대역으로 데이터를 주고 받는다.

본 발명에서 제안한 ARM 시스템 버스 구조에서 위와 같은 전송동작은 종래의 ARM 시스템 버스 매트릭스(멀리 레이어 버스 매트릭스(Multi Layer Bus Matrix))(20)와 다운 사이즈 모듈(100), 메모리 브릿지(60b)의 변경을 통해서 이루어진다.

또한, 도 3b에서 버스 매트릭스(20)가 AHB 버스 슬레이브인 메모리 브릿지(60b)나 다운 사이즈 모듈(DS)(100)로 추가적으로 출력하는 신호인 armM1toXX와 armM2toXX는 본 발명에서 제시한 위와 같은 동작을 하기 위하여 ARM CPU(10)의 마스터 M1 또는 M2가 ARM 시스템 버스의 사용권을 얻어 슬레이브 XX에 대하여 전송을 한다는 것을 타겟(Target)인 슬레이브 XX에게 알려주는 신호이다.

도 4 및 도 5 는 본 발명에 따른 ARM 시스템 버스 상에서 수행되는 라이트와 리드 데이터 처리에 대한 간략한 도면이다.

도 4와 같이 ARM 시스템 버스상의 마스터들의 라이트 데이터 버스를 통해 버스 매트릭스(20)로 신호들이 입력되고, ARM CPU(10)에서 출력되는 선택 신호(wd_sel(2:0))를 통해 ARM 시스템 버스상의 슬레이브들의 라이트 데이터 버스를 통해 해당되는 주변기능 블록들(30)(40)(50)로 전달된다.

이때, 64비트 데이터 대역을 갖는 ARM CPU(10)에서 출력되는 데이터는 64비트 데이터로 정의되고, 32비트 데이터 대역을 갖는 주변기능 블록들(30)(40)(50)에서 출력되는 데이터는 64비트 중 32비트 데이터 대역만이 사용되도록 정의된다.

아울러, 도 5와 같이 ARM 시스템 버스상의 마스터들의 리드 데이터 버스를 통해 버스 매트릭스(20)로 신호들이 입력되고, ARM CPU에서 출력되는 선택 신호(rd_sel(2:0))를 통해 ARM 시스템 버스상의 슬레이브들의 리드 데이터 버스를 통해 해당되는 주변기능 블록들(30)(40)(50)로 전달된다.

이때도 역시 64비트 데이터 대역을 갖는 ARM CPU에서 출력되는 데이터는 64비트 데이터로 정의되고, 32비트 데이터 대역을 갖는 주변기능 블록들(30)(40)(50)에서 출력되는 데이터는 64비트 중 32비트 데이터 대역만이 사용되도록 정의된다.

그리고 도 4와 같이 ARM 시스템 버스 상에서 수행되는 라이트는 도 6에서 나 타내고 있는 것과 같이 복수개의 플립플롭(flip-flop)(72)(74)을 직렬 연결하여 메모리 브릿지(60b) 상에서 라이트 데이터를 처리한다. 이때 사용되는 플립플롭(72)(74)으로 D-플립플롭을 사용하는 것이 바람직하다.

즉, 상기 ARM CPU(10)에서 출력되는 마스터 선택신호 및 주변기능 선택신호를 입력받아 64비트 중 32비트 데이터 대역만을 사용할 것 인지의 여부를 제어하는 제어신호(busmat_sel)를 제 1 D-플립플롭(72)을 통해 출력한다.

이어 상기 제 1 D-플립플롭(72)에서 출력된 제어신호를 이용하여 64비트를 갖는 데이터 중 64비트 데이터 대역으로 정의할 것인지 32비트 데이터 대역만을 사용될 것인지를 판단하게 된다.

그리고 상기 판단결과 64비트 데이터를 사용하는 경우에는 입력되는 64비트 데이터의 변경없이 제 2 D-플립플롭(76)을 통해 그대로 출력하고, 상기 판단결과 32비트 데이터를 사용하는 경우에는 먹스(74)를 통해 사용되지 않는 비트(널(null) 비트)에는 제로(zero)를 입력하여 널 비트인 32비트 데이터 대역은 제로로 선택된 64비트의 데이터를 제 2 D-플립플롭(76)을 통해 출력하게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이상에서 설명한 바와 같은 본 발명에 따른 CPU를 내장한 SOC 구조는 내장 CPU의 데이터 버스 대역폭과 다른 데이터 버스 대역폭을 가지는 주변기능 블록 IP들을 SOC의 시스템 버스에 집적할 때 주변기능 블록 IP를 수정하지 않고 내장 CPU와 주변기능 블록 IP가 각각의 데이터 버스 대역폭을 사용할 수 있다.

이에 따라, CPU와 시스템 메모리와의 데이터 전송시 전송률을 향상시켜 결과적으로 SOC의 성능저하를 방지하는데 효과가 있다.

Claims

복수의 데이터 버스를 가지는 내부 CPU와,

상기 내부 CPU보다 적은 데이터 버스를 가지는 주변기능 블록들과,

상기 내부 CPU와 각 주변기능 블록들을 ARM 시스템 버스로 멀티 레이어 버스 매트릭스(Multi Layer Bus Matrix) 구조로 연결한 버스 매트릭스와,

상기 내부 CPU의 비트 대역 ARM 마스터 데이터 버스를 상기 대역 주변기능 블록의 슬레이브 데이터 버스로 변환시켜주는 다운 사이즈 모듈(Downsizer Module : DS)을 포함하여 구성되는 것을 특징으로 하는 SOC 구조.
제 1 항에 있어서,

상기 내부 CPU와 동일한 데이터 버스로 고속 스피드(High Speed) 메모리가 사용된 시스템 메모리 버스와의 인터페이스를 담당하는 메모리 브릿지(Memory Bridge) 및 CPU 브릿지를 더 포함하여 구성되는 것을 특징으로 하는 SOC 구조.
제 1 항에 있어서,

상기 주변기능 블록들은 DMAC(Direct Memory Access Controller), VIC(Vectored Interrupt Controller), USB, PCI, 정적 메모리 제어기(Static Memory Controller), 스마트 카드 인터페이스(Smart Card Interface) 중 적어도 하나 이상 포함하는 것을 특징으로 하는 SOC 구조.