JPS62114043A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS62114043A JPS62114043A JP25368885A JP25368885A JPS62114043A JP S62114043 A JPS62114043 A JP S62114043A JP 25368885 A JP25368885 A JP 25368885A JP 25368885 A JP25368885 A JP 25368885A JP S62114043 A JPS62114043 A JP S62114043A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- write
- read
- main memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムに関し、特に主記憶装置に
対するアクセスシステムに関する。
対するアクセスシステムに関する。
従来、情報処理システムの主記憶装置は、システムにお
いて単体に存在し、当該システムを構成する各装置はそ
の主記憶装置を共有して使用するという構成になってい
た。
いて単体に存在し、当該システムを構成する各装置はそ
の主記憶装置を共有して使用するという構成になってい
た。
上述したように従来の情報処理システムは、主記憶装置
を単体としてシステムで共有する構成となっておシ、そ
の主記憶装置が一度に複数の装置の読出し要求を受けつ
けることが不可能であることから、中央処理装置と入出
力装置とが同時に主記憶装置をアクセスした場合に一方
の装置が主記憶装置をアクセスできずに待たされたシ、
一方の装置が主記憶装置を使用中であるために他系の装
置が待たされたシする場合が生ずる欠点があった。
を単体としてシステムで共有する構成となっておシ、そ
の主記憶装置が一度に複数の装置の読出し要求を受けつ
けることが不可能であることから、中央処理装置と入出
力装置とが同時に主記憶装置をアクセスした場合に一方
の装置が主記憶装置をアクセスできずに待たされたシ、
一方の装置が主記憶装置を使用中であるために他系の装
置が待たされたシする場合が生ずる欠点があった。
本発明の情報処理システムは、主記憶装置の他に新たに
これと同等な第２の記憶装置（以下メインメモリＢと記
す）を設け、そのアドレスパスとデータパスとを主記憶
装置とは別個に設けたものである。
これと同等な第２の記憶装置（以下メインメモリＢと記
す）を設け、そのアドレスパスとデータパスとを主記憶
装置とは別個に設けたものである。
中央処理装置および入出力装置ともに主記憶装置に対す
るリードの際には他系の主記憶装置のリードアクセスに
かかわシなく山系に属するメインメモリＡ又はメインメ
モリＢをリードできる。
るリードの際には他系の主記憶装置のリードアクセスに
かかわシなく山系に属するメインメモリＡ又はメインメ
モリＢをリードできる。
次に本発明について図面を参照して説明する図は本発明
の一実施例を示すブロック図である。本システムは、中
央処理装置（以下ＣＰＵと記す）１、入出力装置（以下
Ｉ１０ と記す）２、メインメモリ制御装置（以下ＭＭ
Ｃと記す）３、メインメモリ（Ａ）（以下ＭＭＡと記す
）４およびメインメモリ（Ｂ）（以下ＭＭＢと記す）５
によって構成される。また、制御線としてＣＰＵＩから
ＭＭＣ３に対するメモリリクエスト信号線１１、この信
号に対するＭＭＣ３からＣＰＵＩへのアクセプト信号線
１２、ＣＰＵＩからＭＭＣ３に対するリード（書込み）
／ライト（読出し）信号線１６、アドレス／データ判別
信号１ｉ１１７．ＭＭＣ３からＭＭＡ４に対するリード
／ライト判別信号線１３、ｌ１０２からＭＭＣ３に対す
るメモリリクエスト信号線２１、この信号に対するＭＭ
Ｃ３から工１０２へのアクセプト信号線２２、ＭＭＢ３
から工１０２へのアクセプト信号線２２とｌ１０２から
ＭＭＣ３に対するリード／ライト信号線２８、アドレス
／データ信号線２９およびＭＭＣ３からＭＭＢ５に対す
るリード／ライト信号線２３が接続されている。さらに
、データ（アドレス）線としてＭＭＣ３からＭＭＡ４に
対するアドレス信号線１５、ｌ１０２からＭＭＣ３に対
するアドレス線２７、ＭＭＣ３からＭＭＢ５に対するア
ドレス線２５、ＭＭＢ ５から工１０２へのデータ線２
６およびアドレスとデータの転送に使用されるバスＭ３
０が接続されている。
の一実施例を示すブロック図である。本システムは、中
央処理装置（以下ＣＰＵと記す）１、入出力装置（以下
Ｉ１０ と記す）２、メインメモリ制御装置（以下ＭＭ
Ｃと記す）３、メインメモリ（Ａ）（以下ＭＭＡと記す
）４およびメインメモリ（Ｂ）（以下ＭＭＢと記す）５
によって構成される。また、制御線としてＣＰＵＩから
ＭＭＣ３に対するメモリリクエスト信号線１１、この信
号に対するＭＭＣ３からＣＰＵＩへのアクセプト信号線
１２、ＣＰＵＩからＭＭＣ３に対するリード（書込み）
／ライト（読出し）信号線１６、アドレス／データ判別
信号１ｉ１１７．ＭＭＣ３からＭＭＡ４に対するリード
／ライト判別信号線１３、ｌ１０２からＭＭＣ３に対す
るメモリリクエスト信号線２１、この信号に対するＭＭ
Ｃ３から工１０２へのアクセプト信号線２２、ＭＭＢ３
から工１０２へのアクセプト信号線２２とｌ１０２から
ＭＭＣ３に対するリード／ライト信号線２８、アドレス
／データ信号線２９およびＭＭＣ３からＭＭＢ５に対す
るリード／ライト信号線２３が接続されている。さらに
、データ（アドレス）線としてＭＭＣ３からＭＭＡ４に
対するアドレス信号線１５、ｌ１０２からＭＭＣ３に対
するアドレス線２７、ＭＭＣ３からＭＭＢ５に対するア
ドレス線２５、ＭＭＢ ５から工１０２へのデータ線２
６およびアドレスとデータの転送に使用されるバスＭ３
０が接続されている。
次に、動作説明に入るが、まず、ＭＭＡ４とＭＭＢ５に
対するライト動作は次のように行なわれる。
対するライト動作は次のように行なわれる。
すなわち、ＣＰＵ１と工１０２とから同時期にメモリリ
クエストが信号線１１と信号線２１とによって送られた
場合に、どちらか一方でもライト要求であれば、ＭＭＣ
３は受付は順位と所定の優先順位とを考慮してアクセプ
トをいずれか一方の装置のみ＝３− へ返し、他方の装置は待たされることになる。
クエストが信号線１１と信号線２１とによって送られた
場合に、どちらか一方でもライト要求であれば、ＭＭＣ
３は受付は順位と所定の優先順位とを考慮してアクセプ
トをいずれか一方の装置のみ＝３− へ返し、他方の装置は待たされることになる。
今、ＣＰＵ１側のライドリクエストを受けつける場合に
は、ＭＭＣ３は信号線１２によシアクセブト信号を返す
るアクセプトが返されると、ＣＰＵ１は信号線１Ｔによ
ってアドレス情報送出であることをＭＭＣ３に知らせ、
アドレス情報をバス３０上にのせてＭＭＣ３に送る。続
いて、ＣＰＵ１は信号線１Ｔをデータモードに切換え、
バス線３０に書き込みデータをのせてＭＭＡ４とＭＭＢ
５とに送る。この時、ＭＭＣ３は信号線１３と信号ｌ１
Ｉ２３とをライトモードにし、さらに信号線１５と信号
線２５とにアドレス情報をのせてＭＭＡ４とＭＭＩ１５
とに書き込みを行なう。
は、ＭＭＣ３は信号線１２によシアクセブト信号を返す
るアクセプトが返されると、ＣＰＵ１は信号線１Ｔによ
ってアドレス情報送出であることをＭＭＣ３に知らせ、
アドレス情報をバス３０上にのせてＭＭＣ３に送る。続
いて、ＣＰＵ１は信号線１Ｔをデータモードに切換え、
バス線３０に書き込みデータをのせてＭＭＡ４とＭＭＢ
５とに送る。この時、ＭＭＣ３は信号線１３と信号ｌ１
Ｉ２３とをライトモードにし、さらに信号線１５と信号
線２５とにアドレス情報をのせてＭＭＡ４とＭＭＩ１５
とに書き込みを行なう。
このライト動作は、ｌ１０２がメインメモリに書込みを
行なう時も同様であｆｉＭＭＡ４とＭＭＢ５との両方に
ついて同じアドレスに書き込みを行なう。
行なう時も同様であｆｉＭＭＡ４とＭＭＢ５との両方に
ついて同じアドレスに書き込みを行なう。
一方、リード動作のとき［、ＣＰＵＩはバス線３０のバ
スを使用し、し勺２の方はアドレス信号線２７とデータ
信号線２６とを使用するため、他方のリードアクセスに
かかわシなくメインメモリ内情報を読み出すことができ
る。
スを使用し、し勺２の方はアドレス信号線２７とデータ
信号線２６とを使用するため、他方のリードアクセスに
かかわシなくメインメモリ内情報を読み出すことができ
る。
ここで、ＭＭＣ３は一方の装置がライト状態かリード状
態かによって他方の装置のリクエストが受けつけ可能で
あるかを判断しなければならない。
態かによって他方の装置のリクエストが受けつけ可能で
あるかを判断しなければならない。
すなわち、一方の装置がリード状態で他方からメモリリ
ードリクエストがきた場合には、受付は可能としてすぐ
にアクセプトを返すが、一方の装置がライト状態である
ときにはＭＭＡ４およびＭＭＢ５ともに使用中であるた
め、そのライト動作が終了するまでアクセプトは返さな
いという判断をしなければならない。このため、ＣＰＵ
１とＩｌｏ ２とはともにリクエストを出す際、同時に
信号線１６または信号線２８によってリード／ライト信
号を出している。ｌ１０２がリード動作をするシーケン
スは次のようになっている。
ードリクエストがきた場合には、受付は可能としてすぐ
にアクセプトを返すが、一方の装置がライト状態である
ときにはＭＭＡ４およびＭＭＢ５ともに使用中であるた
め、そのライト動作が終了するまでアクセプトは返さな
いという判断をしなければならない。このため、ＣＰＵ
１とＩｌｏ ２とはともにリクエストを出す際、同時に
信号線１６または信号線２８によってリード／ライト信
号を出している。ｌ１０２がリード動作をするシーケン
スは次のようになっている。
ｌ１０２は、信号線２１によってリクエスト信号をＭＭ
Ｃ３に送出すると同時に、リード／ライト信号線２８に
よってリードモードであることをＭＭＣ３に知らせる。
Ｃ３に送出すると同時に、リード／ライト信号線２８に
よってリードモードであることをＭＭＣ３に知らせる。
ＭＭＣ３は、他装置のリード／ライト状態によってリク
エスト受付は可能性を判断し、リード状態であったなら
ば信号線２２によってアクセプトを返す。アクセプトが
返されたならば、ｌ１０２は信号線２９によってアドレ
スモードであることをＭＭＣ３に伝達し、同時に信号線
２Ｔにアドレス情報をのせてＭＭＣ：（にアドレス情報
を伝達する。続いて、ｌ１０２は信号＋ｌ１１２９をデ
ータモードに切換える。この時に、ＭＭＣ３は信号線２
Ｔによって送られたアドレス情報を信号線２５にのせ、
同時に信号線２３をリードモードにすることによって、
ＭＭＢ５よシリードデータを信号線２６上に引き出し、
信号線２６上のリードデータをｌ１０２が保持すること
によシリード動作を終了する。
エスト受付は可能性を判断し、リード状態であったなら
ば信号線２２によってアクセプトを返す。アクセプトが
返されたならば、ｌ１０２は信号線２９によってアドレ
スモードであることをＭＭＣ３に伝達し、同時に信号線
２Ｔにアドレス情報をのせてＭＭＣ：（にアドレス情報
を伝達する。続いて、ｌ１０２は信号＋ｌ１１２９をデ
ータモードに切換える。この時に、ＭＭＣ３は信号線２
Ｔによって送られたアドレス情報を信号線２５にのせ、
同時に信号線２３をリードモードにすることによって、
ＭＭＢ５よシリードデータを信号線２６上に引き出し、
信号線２６上のリードデータをｌ１０２が保持すること
によシリード動作を終了する。
以上のように、ＣＰＵ１とＩｌｏ ２とはメインメモリ
リード時においてはアクセス対象物とアクセスバスとが
異なるために、ＣＰＵ１とＩｌｏ ２とが互いにリード
アクセスである場合のメモリコンテンションが生じない
システムとなる。
リード時においてはアクセス対象物とアクセスバスとが
異なるために、ＣＰＵ１とＩｌｏ ２とが互いにリード
アクセスである場合のメモリコンテンションが生じない
システムとなる。
以上説明したように本発明は、メインメモリと同等なメ
モリ装置を新たに設け、中央処理装置と入出力装置とが
メインメモリリード時におけるアクセス対象物を別々に
持つようにしたことによ）、中央処理装置と入出力装置
が互いにリードアクセスである場合にメモリコンテンシ
ョンが生じないシステムを構築でき、他系がメモリライ
ト中である場合以外では常にメモＩＪ ＩＪ−ドが可能
となシ、システム全体としての高速性能を向上できる効
果がある。
モリ装置を新たに設け、中央処理装置と入出力装置とが
メインメモリリード時におけるアクセス対象物を別々に
持つようにしたことによ）、中央処理装置と入出力装置
が互いにリードアクセスである場合にメモリコンテンシ
ョンが生じないシステムを構築でき、他系がメモリライ
ト中である場合以外では常にメモＩＪ ＩＪ−ドが可能
となシ、システム全体としての高速性能を向上できる効
果がある。
図は本発明の一実施例を示すブロック図である。
１・・・・中央処理装置、２・・・・入出力装置、３・
・・−メインメモリ制御装置、４・Φの・メインメモリ
（Ａ）、５・・・０メインメモリ俤）、１５・・・・ア
ドレス信号線、２５・・・・アドレス信号線、２６・・
・・データパス信号線、２７会・０．アドレス（１線、
３０−−・拳／＜ ス線。
・・−メインメモリ制御装置、４・Φの・メインメモリ
（Ａ）、５・・・０メインメモリ俤）、１５・・・・ア
ドレス信号線、２５・・・・アドレス信号線、２６・・
・・データパス信号線、２７会・０．アドレス（１線、
３０−−・拳／＜ ス線。
Claims (1)
- 中央処理装置、主記憶装置および入出力装置を含む情報
処理システムにおいて、上記主記憶装置と同等の記憶装
置を付加するとともにそのアドレスパスおよびデータパ
スとを主記憶装置とは別個に設け、記憶装置に対する書
き込み時はアクセスする装置のいかんにかかわらず上記
２種の記憶装置の同じアドレスに同時にアクセスし、読
み出し時には中央処理装置と入出力装置とはそれぞれ専
用に割当てられた上記２種の記憶装置のいずれか一方に
それぞれ異なるパスを用いてアクセスするようにしたこ
とを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25368885A JPS62114043A (ja) | 1985-11-14 | 1985-11-14 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25368885A JPS62114043A (ja) | 1985-11-14 | 1985-11-14 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114043A true JPS62114043A (ja) | 1987-05-25 |
Family
ID=17254763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25368885A Pending JPS62114043A (ja) | 1985-11-14 | 1985-11-14 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114043A (ja) |
-
1985
- 1985-11-14 JP JP25368885A patent/JPS62114043A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100207887B1 (ko) | 데이타 프로세싱 시스템 및 방법 | |
| US4181974A (en) | System providing multiple outstanding information requests | |
| US6175888B1 (en) | Dual host bridge with peer to peer support | |
| EP0522582B1 (en) | Memory sharing for communication between processors | |
| JPS62114043A (ja) | 情報処理システム | |
| EP0169909B1 (en) | Auxiliary memory device | |
| JPH0227696B2 (ja) | Johoshorisochi | |
| JPS61165170A (ja) | バス制御方式 | |
| US6085297A (en) | Single-chip memory system including buffer | |
| JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPH056333A (ja) | マルチプロセサシステム | |
| JP2632859B2 (ja) | メモリアクセス制御回路 | |
| JP2966038B2 (ja) | ディジタルデータ処理ユニット調停装置及び方法 | |
| JPH08185371A (ja) | バス調停装置 | |
| JPS619747A (ja) | バス制御装置 | |
| JPH0520253A (ja) | データ処理装置 | |
| JPH0131224B2 (ja) | ||
| JPS61131152A (ja) | Ｄｍａバツフア制御方式 | |
| JPS5836380B2 (ja) | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 | |
| JPH0512219A (ja) | プロセス転送方式 | |
| JPS62175851A (ja) | メモリ管理システム | |
| JPS62546B2 (ja) | ||
| JPH0424733B2 (ja) |