JPH08185371A

JPH08185371A - バス調停装置

Info

Publication number: JPH08185371A
Application number: JP33686094A
Authority: JP
Inventors: Yasuki Sasaki; 泰樹佐々木
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-16

Abstract

(57)【要約】【目的】ＣＰＵと外部装置との間で共通バスを用いたデ
ータ転送に衝突が生じた場合に、システム全体のスルー
プット低下を最小限に止めたバス調停を行う。【構成】外部装置３２から外部装置３１への間の自律的
なデータ転送がＣＰＵ２０と外部装置３１とのデータ転
送と衝突したときは、外部装置３２からの転送データを
バッファ１０１に一時保存し、ＣＰＵと外部装置３１と
のデータ転送を優先処理する。ＣＰＵと外部装置３１と
のデータ転送が終了したら、外部装置３２から転送デー
タを読み直しすることなく、バッファ１０１に保存した
データを外部装置３１に転送する。その後、データ転送
の衝突がないなら外部装置３２から外部装置３１への自
律的なデータ転送を継続する。データ転送の衝突が再び
生じたときは、外部装置３２から外部装置３１へのデー
タ転送が中断され、外部装置３２からの転送データが再
びバッファ１０１に一時的に保存される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、外部から内部動作を
停止させられることのないデータ処理プロセサの動作
と、このプロセサと共通にデータバスを使用する複数外
部装置の自律的なデータ転送動作とを調停するバス調停
装置の改良に関する。

【０００２】

【従来の技術】１つのマイクロプロセサと複数の外部装
置がローカルバスを介して接続されたシステムにおいて
は、通常、外部装置側の動作よりもマイクロプロセサ側
の動作の方が優先されるようになっている。たとえば、
ある外部装置（ハードディスク）から他の外部装置（メ
モリの特定エリア）へのデータ転送（ダイレクトメモリ
アクセス；ＤＭＡ転送など）動作よりも、マイクロプロ
セサと別の外部装置（メモリの別エリア）とのデータ転
送（主記憶へのアクセスなど）動作の方が優先される。
そのために、マイクロプロセサといずれかの外部装置と
の間でデータ転送の衝突が生じた場合に対処するデータ
バス調停機能が、必要になってくる。この調停機能が働
くためには、プロセサ側のデータ転送作業が終了した後
に、後回しにされた外部装置側のデータを再転送する機
能が、マイクロプロセサ側あるいは外部装置側に装備さ
れていなければならない。

【０００３】

【発明が解決しようとする課題】衝突を起こしたデータ
転送の調停のために該当外部装置のデータ転送を強制的
に停止させ、その後システムを回復させてデータ再転送
を行うには、ある程度の時間（システム回復時間）がか
かる。システム全体の処理速度が上がってくると、この
回復時間が、システム全体のスループット（一定時間内
に処理される仕事量）に対するボトルネックとなる。

【０００４】この発明は上記事情に鑑みなされたもの
で、その目的は、データ処理プロセサとその外部装置と
の間で共通のバスを用いたデータ転送に衝突が生じた場
合に、システム全体のスループットの低下を最小限に止
めてバス調停を行うことのできるバス調停装置を提供す
ることである。

【０００５】

【課題を解決するための手段】外部装置３１と外部装置
３２との間の自律的なデータ転送（ＤＭＡ転送など）あ
るいは外部装置３１または外部装置３２とＣＰＵ２０と
の間のデータ転送（ＣＰＵ内部のキャッシュメモリへの
データ転送など）が、ＣＰＵ２０と外部装置３１または
外部装置３２とのデータ転送と衝突したときは、ＣＰＵ
２０と外部装置３１または外部装置３２とのデータ転送
（メモリアクセスなど）を優先処理し、外部装置３２ま
たは外部装置３１からの転送データをバッファ１０１に
一時保存する。

【０００６】

【作用】ＣＰＵ２０と外部装置３１（または外部装置３
２）とのデータ転送が終了したら、外部装置３２（また
は外部装置３１）から転送データを読み直しすることな
く、バッファ１０１に保存したデータを外部装置３１
（または外部装置３２）に転送する。その後、データ転
送の衝突がないなら、外部装置３１と外部装置３２との
間の自律的なデータ転送（あるいは外部装置とＣＰＵと
の間のデータ転送）を継続する。データ転送の衝突が再
び生じたときは、外部装置３１と外部装置３２との間の
データ転送を中断し、外部装置３２（または外部装置３
１）からの転送データが再びバッファ１０１に一時的に
保存される。以下同様の動作を繰り返す。

【０００７】

【実施例】以下、この発明のバス調停装置の構成および
動作について、図面を参照しながら説明する。

【０００８】図１は、この発明の一実施例に係るバス調
停装置の概略構成を示すブロック図である。同図におい
て、マイクロコンピュータ（以下ＣＰＵとする）で構成
されるデータ処理プロセサ２０は、共通のデータバスを
介して、第１の外部装置３１および第２の外部装置３２
に接続される。この共通バス中に、この発明のバス調停
回路１０が挿入される。

【０００９】なお、第１の外部装置３１の具体例として
は半導体メモリ（ＲＡＭなど）があり、第２の外部装置
３２の具体例としては大容量記憶装置（ハードディスク
ＨＤＤ、フラッシュメモリＥＥＰＲＯＭあるいは通常の
ＲＯＭなど）がある。ファクシミリのような通信端末を
外部装置３２として用いることもできる。またＣＰＵ２
０は、ＵＮＩＸなどの汎用マルチタスク対応オペレーテ
ィングシステム（以下ＯＳとする）の管理下で、外部装
置３１、３２を含む種々な周辺装置の動作制御を行うこ
とができるようになっている。

【００１０】いま、外部装置３２（ＨＤＤ）から外部装
置３１（ＲＡＭ）へのＤＭＡ転送中にＣＰＵ２０が外部
装置３１（ＲＡＭ）から所望のデータ読取を開始する
と、ＣＰＵ２０のＯＳはこの読み取りの割込をソフトウ
エア的に検知する。あるいは、ＣＰＵ２０が外部装置３
１（ＲＡＭ）へ所定のデータを書き込んでいる最中に外
部装置３２（ファクシミリ）から装置３１（ＲＡＭ）の
別エリアへの書き込み（ＣＰＵからみるとバックグラウ
ンドの作業）が開始される場合、外部装置３２（ファク
シミリ）内部のハードウエアが書込リクエスト信号を発
生すると、ＣＰＵ２０はこのリクエスト信号（割込信
号）をハードウエア的に検知する。

【００１１】上記割込が検知されると、共通バスを介し
たＣＰＵ２０と外部装置３１との間のデータ転送が完了
するまでの間に外部装置３２から取り出されると予測さ
れる量のデータが、切換スイッチ回路１１３を介して、
事前にバッファ１０１に一時格納される。

【００１２】たとえば、外部装置３２（ＨＤＤ）から外
部装置３１（ＲＡＭ）へＤＭＡ転送が行われている最中
の時間ｔ１に、ＣＰＵ２０が、ＲＡＭ３１の一部を用い
る反復計算作業を開始するために、上記割込を発生した
とする。この反復計算作業に要する時間は、計算内容に
応じてＯＳ（またはこの計算を実行するアプリケーショ
ンソフトウエア）が予め掴んでいる。またＨＤＤ３２か
らＲＡＭ３１へのデータ転送レートＤＴＲも事前に分か
っている。すると、ＣＰＵ２０の計算作業が時間ｔ２に
終了するとすれば、データ転送レートＤＴＲと時間差
（ｔ２−ｔ１）から、割込中にＨＤＤ３２からＲＡＭ３
１へ転送されると予想されるデータ量も分かる。こうし
て予想された量のデータがＨＤＤ３２からバッファ１０
１に転送され、そこで一時格納される。

【００１３】このバッファ１０１への一時格納処理の
後、時間ｔ２までは、共通データバスはＣＰＵ２０とＲ
ＡＭ３１との間のデータ（Ｄ２０）転送にだけ使用され
るようになる。すると、ＨＤＤ３２から取り出されるデ
ータ（Ｄ３０）が共通バスに排出されることがなくな
り、共通バスにおけるデータ衝突が回避される。

【００１４】時間ｔ２に上記反復計算の割込が終了する
と、バッファ１０１に一時格納されたデータ（Ｄ３０）
は、切換スイッチ回路１１２を介してＣＰＵ２０により
取り出され、その直後に切換スイッチ回路１１３を介し
てＲＡＭ３１に転送される。この場合、割込期間ｔ１〜
ｔ２の間にＤＭＡ転送されると予想されたデータはすで
にバッファ１０１に格納されており、それを改めてＨＤ
Ｄ３２から読み直す必要はない。このため、バッファ１
０１内のデータ転送後は、割込中断した部分からＨＤＤ
３２の読み出しを開始すればよいので、バス調停後のシ
ステム回復時間が短縮され、システム全体のスループッ
トの低下が少ない。また、ＣＰＵ２０はバス調停作業の
ために動作停止することがなく、そのためのスループッ
ト低下もない。

【００１５】図２は、この発明の他の実施例に係るバス
調停装置の概略構成を示すブロック図である。同図にお
いて、データ処理プロセサ（ＣＰＵ）２０は、共通のデ
ータバスに設けられたバス調停回路１０を介して、第１
の外部装置３１および第２の外部装置３２に接続され
る。

【００１６】図２の実施例と図１の実施例との違いは、
バス調停回路１０の内容にある。図１では外部装置３１
または３２側からのデータＤ３０を一時格納するバッフ
ァ１０１しか設けていない。一方、図２では、図１の構
成に加えて、ＣＰＵ２０からのデータＤ２０一時格納す
るバッファ１０２を設けている。

【００１７】すなわち図２の実施例では、たとえばＣＰ
Ｕ２０から外部装置３１へのデータ転送中に割込が入っ
た場合に、この割込期間中にＣＰＵ２０から外部装置３
１へ転送されるであろう量のデータがバッファ１０２に
一旦格納される。割込終了後、バッファ１０２に格納さ
れたデータが切換スイッチ回路１１５を介して外部装置
３１へ転送される。その後は、切換スイッチ回路１１
４、１１５の中央接点のダイレクト接続を介して、ＣＰ
Ｕ２０から外部装置３１へのデータ転送が継続される。

【００１８】図３は、図１のバス調停装置に適用できる
バス調停回路の具体例を示す。割込のないときは、ＣＰ
Ｕ２０はリリース信号ＲＥＬ＝”１”を発生しており、
バス調停回路１０内のアンドゲート１２０は開き、ＲＳ
フリップフロップ１２２はリセットされている。この場
合、リセットされたフリップフロップ１２２の出力Ｑ
＝”０”はアンドゲート１２８に与えられており、ゲー
ト１２８がら選択信号ＳＥＬ＝”０”が出力される。こ
の信号ＳＥＬ＝”０”は単方向の３ステートバッファ１
３６に与えられ、またそれを反転回路１３０でレベル反
転した”１”信号が双方向３ステートバッファ１３２に
与えられる。その結果、単方向の３ステートバッファ１
３６は信号遮断状態となり、双方向３ステートバッファ
１３２は信号導通状態となる。

【００１９】外部装置３１（ＲＡＭなど）または外部装
置３２（通信端末など）がデータ授受のために有効デー
タ出力信号ＡＤＳ＝”１”を発生すると、この信号ＡＤ
Ｓはゲート１２０を通りチップイネーブル信号ＣＥとな
ってＣＰＵ２０に供給される。ＣＰＵ２０は、そのとき
走っているソフトウエアの状態に応じて、読み書き方向
指示信号ＲＷＤを双方向３ステートバッファ１３２に与
える。

【００２０】たとえばＣＰＵ２０が内部データをＲＡＭ
３１に書き込もうとしているときは、信号ＲＷＤ＝”
１”がバッファ１３２に与えられる。すると、ＣＰＵ２
０から出力されたデータＤ２０（アドレスデータも含
む）は図中網掛け線で示す共通バスに送り出され、信号
導通状態のバッファ１３２を介してＲＡＭ３１に転送さ
れる。

【００２１】一方、たとえばＣＰＵ２０が端末３２から
データを読み取ろうとしているときは、信号ＲＷＤ＝”
０”がバッファ１３２に与えられる。すると、端末３２
から出力されたデータＤ３０は図中網掛け線で示す共通
バスに送り出され、信号導通状態のバッファ１３２を介
してＣＰＵ２０に転送される。

【００２２】ここで、たとえば端末３２から割込のリク
エスト信号ＲＥＱ＝”１”が出力されたとする（割込発
生）。この信号ＲＥＱ＝”１”がＣＰＵ２０に与えられ
ると、ＣＰＵ２０はこの割込を検知し、リリース信号Ｒ
ＥＬを”０”レベルに切り替える。その結果ＲＳフリッ
プフロップ１２２のリセット入力は”０”となる。一
方、リクエスト信号ＲＥＱ＝”１”がフリップフロップ
１２２のセット入力に与えられるので、その出力Ｑは”
１”となる。

【００２３】また、信号ＲＥＱ＝”１”は非反転回路１
２４を介して”１”レベルの許可信号ＧＮＴとなる。リ
クエスト信号ＲＥＱ＝”１”に応答して許可信号ＧＮＴ
＝”１”が端末３２に与えられると、端末３２は、シス
テムクロックＣＬＫのタイミングで、所定のデータＤ３
０を共通バスに出力する。共通バスに出力されたデータ
Ｄ３０は、ＦＩＦＯ（ファーストイン・ファーストアウ
ト）型バッファメモリ１３４に入力される。

【００２４】前記フリップフロップ１２２の出力Ｑ＝”
１”および有効データ出力信号ＡＤＳ＝”１”は、アン
ドゲート１２６に与えられる。このゲート１２６にはシ
ステムクロックＣＬＫが入力されている。Ｑ＝”１”お
よびＡＤＳ＝”１”によりゲート開となったアンドゲー
ト１２６の出力であるライトアクセス信号ＷＡＳは、ク
ロックＣＬＫと同じクロックとなっている。ＦＩＦＯメ
モリ１３４は、信号ＷＡＳのクロックタイミングで共通
バス上のデータＤ３０を先頭から順に取り込むようにな
る。

【００２５】ＦＩＦＯメモリ１３４がデータ（Ｄ３０）
で満杯になる前は、ＦＩＦＯバッファ１３４は”１”レ
ベルのエンプティ信号ＥＭＰを出力している。この信号
ＥＭＰ＝”１”とフリップフロップ１２２の出力Ｑ＝”
１”とがアンドゲート１２８に入力されると、その出力
信号ＳＥＬは”１”レベルになる。すると、単方向の３
ステートバッファ１３６は信号導通状態となり、双方向
３ステートバッファ１３２は信号遮断状態となる。した
がって端末３２からのデータＤ３０がバッファ１３２を
介してＣＰＵ２０側に流れ込むことはない。

【００２６】端末３２からの割込が終了すると、リクエ
スト信号ＲＥＱが”０”になる。すると、ＦＩＦＯメモ
リ１３４に格納されたデータが単方向３ステートバッフ
ァ１３６を介してＣＰＵ２０に転送される。その後、Ｃ
ＰＵ２０はリリース信号ＲＥＬ＝”１”でフリップフロ
ップ１２２をリセットする。その結果、フリップフロッ
プ１２２の出力Ｑが”０”となる。すると信号ＳＥＬ
が”０”レベルとなり、単方向の３ステートバッファ１
３６は信号遮断状態となり、双方向３ステートバッファ
１３２は信号導通状態となる。こうして、割込開始以前
の状態に戻る。ＣＰＵ２０は、メモリ１３４から受け取
ったデータを、双方向３ステートバッファ１３２を介し
て外部装置側へ戻す。

【００２７】なお、ＦＩＦＯメモリ１３４が満杯になり
エンプティ信号ＥＭＰが”０”になると、アンドゲート
１２８の出力信号ＳＥＬは”０”レベルとなる。する
と、単方向の３ステートバッファ１３６は信号遮断状態
となり、双方向３ステートバッファ１３２は信号導通状
態となる。つまり、メモリ１３４へのデータ一時格納は
終了し、そこに格納されたデータがＣＰＵ２０側へ流れ
出すことはない。

【００２８】ＦＩＦＯメモリ１３４が満杯になる前にＣ
ＰＵ２０がリリース信号ＲＥＬ＝”１”でフリップフロ
ップ１２２をリセットすると、フリップフロップ１２２
の出力Ｑが”０”となる。すると、メモリ１３４にその
時点までに書き込まれた量（割込中断によるデータ転送
量）の転送データが一時保持され、その後双方向３ステ
ートバッファ１３２を介した割込処理のデータ転送が実
行される。

【００２９】なお、リクエスト信号ＲＥＱ＝”１”に応
答してＣＰＵ２０がリリース信号ＲＥＬ＝”１”を直ち
に返したときは、ＦＩＦＯメモリ１３４へのデータ格納
は行われず、この場合は双方向３ステートバッファ１３
２を経由したデータ転送が行われる。

【００３０】図３の回路動作を簡単にまとめると、次の
ようなる。

【００３１】（１）外部装置３１または３２（若しくは
図示しない第３の外部装置）からリクエスト信号ＲＥＱ
が出力されると、調停回路１０はこのリクエストに対応
した割込許可ＧＮＴを外部装置に返す。

【００３２】（２）ＣＰＵ２０がリリース信号ＲＥＬを
出すまで、上記外部装置から出力されるデータがメモリ
１３４に格納される。

【００３３】（３）ＣＰＵ２０がリリース信号ＲＥＬを
出すと、メモリ１３４に格納されたデータがＣＰＵ２０
へ転送される。

【００３４】（４）メモリ１３４からＣＰＵ２０へのデ
ータ転送が終了しメモリ１３４からエンプティ信号ＥＭ
Ｐが出力されると、双方向バッファ１３２のバス経路が
復活する。

【００３５】図４は、図２のバス調停装置に適用できる
バス調停回路の具体例を示す。回路動作は基本的には図
３の場合と同様であるが、ＣＰＵ２０から外部装置３１
または３２へのデータ転送において、ＦＩＦＯメモリ１
５４に一時データを格納するかどうかの選択をウエイト
信号ＷＩＴで行うようにしている。（ＷＩＴ＝”０”の
ときは図４の回路機能は図３と同じ。）

【００３６】

【発明の効果】この発明のバス調停装置では、共通バス
を用いたデータ転送に衝突が生じた場合に、より優先度
の高い処理によって後回しにされた転送データを一時的
に保存する手段（１０１、１０２）と、保存されたデー
タを再転送する手段（１２０〜１５６）とを含むバス調
停回路１０を設けている。このため、調停作業終了後に
後回しにされたデータを再転送する機能をマイクロプロ
セサ側あるいは外部装置側に設ける必要がなく、バス調
停機能付加に伴うシステム構成を簡略化できる。また、
この発明のバス調停装置を採用したシステムでは、後回
しにされた転送データが一時的に保存されているから、
転送データの再読み取りが不要となり、バス調停動作に
伴うスループットの低下が最小限に押さえられる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るバス調停装置の概略
構成を示すブロック図。

【図２】この発明の他実施例に係るバス調停装置の概略
構成を示すブロック図。

【図３】図１のバス調停装置に適用できるバス調停回路
の具体例を示す回路図。

【図４】図２のバス調停装置に適用できるバス調停回路
の具体例を示す回路図。

【符号の説明】

１０…バス調停回路、２０…プロセサ（ＣＰＵ）、３１
…外部装置１（ＲＡＭ）、３２…外部装置２（ＨＤＤ、
ＲＯＭ他）、１０１、１０２…バッファ回路（保存手
段）、１１２〜１１５…切換スイッチ回路、１２０、１
２６、１２８、１４６、１４８…アンドゲート、１２２
…ＲＳフリップフロップ、１２４…非反転回路、１３０
…反転回路、１３２…双方向３ステートバッファ、１３
４、１５４…ＦＩＦＯメモリ、１３６、１５６…単方向
３ステートバッファ、１４０…反転入力オアゲート。

Claims

【特許請求の範囲】

【請求項１】外部から内部動作を停止させられること
のないデータ処理プロセサと；自律的なデータ転送機能
を持ち、共通のバスを介して前記データ処理プロセサに
接続される１以上の外部装置と；複数の前記外部装置間
若しくは前記外部装置と前記データ処理プロセサとの間
のデータ転送が前記データ処理プロセサと前記外部装置
の１つとのデータ転送と衝突したときに、前記複数の外
部装置間若しくは前記外部装置と前記データ処理プロセ
サとの間の転送データを一時保存し、前記データ処理プ
ロセサのデータ転送終了後に、一時保存したデータの転
送を行うバス調停回路とを備えたことを特徴とするバス
調停装置装置。
【請求項２】外部から内部動作を停止させられること
のないデータ処理プロセサと；自律的なデータ転送機能
を持ち、共通のバスを介して前記データ処理プロセサに
接続される第１の外部装置と；自律的なデータ転送機能
を持ち、共通のバスを介して前記データ処理プロセサに
接続される第２の外部装置と；前記第１および第２外部
装置間のデータ転送またはこれらの外部装置の１つと前
記データ処理プロセサとの間のデータ転送が前記データ
処理プロセサと前記第１または第２外部装置とのデータ
転送と衝突したときに、前記第１または第２外部装置か
らの第１転送データを一時保存する保存手段と；前記衝
突を起こした前記データ処理プロセサのデータ転送の終
了後に、前記保存手段に一時保存されたデータについ
て、前記第１および第２外部装置間またはこれらの外部
装置の１つと前記データ処理プロセサとの間のデータ転
送を行うバス調停回路とを備えたことを特徴とするバス
調停装置装置。
【請求項３】外部から内部動作を停止させられること
のないデータ処理プロセサと；自律的なデータ転送機能
を持ち、共通のバスを介して前記データ処理プロセサに
接続される第１の外部装置と；自律的なデータ転送機能
を持ち、共通のバスを介して前記データ処理プロセサに
接続される第２の外部装置と；前記第１および第２外部
装置間のデータ転送またはこれらの外部装置の１つと前
記データ処理プロセサとの間のデータ転送が前記データ
処理プロセサと前記第１または第２外部装置とのデータ
転送と衝突したときに、前記第１または第２外部装置か
らの第１転送データを一時保存する保存手段と；前記第
１および第２外部装置間のデータ転送またはこれらの外
部装置の１つと前記データ処理プロセサとの間のデータ
転送が前記データ処理プロセサと前記第１または第２外
部装置とのデータ転送と衝突したときに、前記データ処
理プロセサからの第２転送データを一時保存する第２保
存手段と；前記衝突を起こした前記データ処理プロセサ
のデータ転送の終了後に、前記第１または第２保存手段
に一時保存されたデータについて、前記第１および第２
外部装置間またはこれらの外部装置の１つと前記データ
処理プロセサとの間のデータ転送を行うバス調停回路と
を備えたことを特徴とするバス調停装置装置。