JPH0433060B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 データと共にキイ情報を保持している主記憶装
置を有するデータ処理装置において、キイ情報を
参照する処理を伴うキイ参照処理付きアクセス時
に、上記データに対するアクセスと並行してキイ
情報をリードするよう構成して、その結果にもと
づいて、並行して行いつつある上記アクセスを続
行するか否かを決定するようにすることによつ
て、アクセス処理を効率よく行い得るようにする
ことが開示される。

〔産業上の利用分野〕

本発明は、主記憶装置アクセス制御方式、特に
キイ参照処理付きアクセスを行うデータ処理装置
において、データ・アクセスと並行してキイ情報
リードを行うようにした主記憶装置アクセス制御
方式に関するものである。

〔従来の技術〕

従来から主記憶装置における記憶内容であるデ
ータが非所望に破壊されたりすることを防止する
ためにキイ情報を用意し、記憶内容に対するアク
セスに当つては当該キイ情報を参照してチエツク
することが行われている。

このような参照処理に当つては、従来、最初に
キイ情報をリードしてチエツクし、対応するデー
タに対してリード可あるいはライト可である場合
に、当該リード・アクセスあるいはライト・アク
セスを起動するようにしていた。

〔発明が解決しようとする問題点〕

上記従来の処理の場合には、(i)アクセスに要す
る時間が全体として長くなり、ポートの占有時間
が長くなること、(ii)ポートで待たされている間に
おいてアクセスを起動しないようにするなどの制
御を用意する必要があること、などの問題が内在
している。

〔問題点を解決するための手段〕

本発明は上記の点を解決するものであり、第１
図は本発明の原理構成図を示す。図中の符号１−
０は複数個存在する主記憶装置の１つ、２は記憶
制御装置、３−１，３−２，…はバンク、４−０
はキイ情報保持部、５−０，５−１，…はレジス
タであつてバンク対応に用意されているもの、６
はアクセス情報保持レジスタ部、７はデコーダ、
８はオア回路、９はキイ情報チエツク部を表わし
ている。

各バンクには記憶内容にあるデータが格納され
ており、当該各データに対するリードおよび／ま
たはライトについての保護を行うためのキイ情報
がキイ情報保持部４に格納されている。

〔作用〕 上述した如きキイ参照処理付きアクセスが行わ
れる場合、今仮にバンク３−２に対して当該アク
セスが行われるものとすると、当該処理時のアド
レス情報がデコーダ７によつて解読され、バンク
３−２上の所定の番地に対してリードがかけられ
る。このとき、パイプライン・サイクルに同期し
てキイ情報保持部４に対するアドレスが一緒に供
給され、キイ情報保持部４に対してリードがかけ
られる。

キイ情報保持部４は高速素子で構成されてお
り、キイ情報保持部４からは早期にキイ情報が読
出されて記憶制御装置２に転送される。そして、
図示キイ情報チエツク部９においてチエツクされ
る。バンク３−２からのデータは遅れて読出され
てくるが、このとき次の如く処理される。

即ち、当該キイ参照処理付きアクセスがライ
ト・アクセスであつた場合において、(i)ライト可
であつたとすると、上記リードしてきているデー
タの一部または全部をライトすべきデータで置換
え、バンク３−２上の当該番地に格納し、(ii)ライ
ト不可であつたとすると、当該ライト・アクセス
における以降の処理を中止する。また、キイ参照
処理付きアクセスがリード・アクセスであつた場
合において、(i)リード可であつたとすると、上記
リードしてきているデータをアクセス要求元装置
に転送し、(ii)リード不可であつたとすると、当該
アクセス要求元装置への転送を中止する。

〔実施例〕

第２図は本発明が適用されるデータ処理装置の
一実施例を示し、第３図は本発明の処理に対応す
るタイム・チヤートを示す。

第２図において、符号１−ｉ，２，４−ｉは
夫々第１図に対応し、１０はプロセツサ、１１は
チヤネル・プロセツサ、１２はサービス・プロセ
ツサ、１３はシステム・コンソール・インターフ
エイスを表わしている。図中のプロセツサ１０、
チヤネル・プロセツサ１１、サービス・プロセツ
サ１２、システム・コンソール・インターフエイ
ス１３は、本発明にいうアクセス要求元装置に対
応している。

アクセス要求元装置からのアクセス要求は、記
憶制御装置２に対して発せられ、記憶制御装置２
は、当該アクセス要求にもとづいて例えば主記憶
装置１−０に対してアクセスを行う。リード・ア
クセスであれば、リード・データがアクセス要求
元装置に転送される。本発明の場合、キイ参照処
理付きアクセス時には、記憶制御装置２が上述の
バンク３−２に対するアクセスとキイ情報保持部
４−０に対するリードとを実質上並行して行うよ
うにされている。

第３図はタイム・チヤートを示している。記憶
制御装置（MCU）が、図示パイプライン（pipe
−line）のサイクル「１」において、アクセス要
求（MSU−GO）とオペレーシヨン・コード
（OPC）とアドレス（ADDR）とを転送し、サイ
クル「２」においてライトであればライト・デー
タ（WD）を転送する。

主記憶装置（例えばMSU＃０）側においては、
サイクル「２」と「３」とにおいて夫々上記情報
を受取り、サイクル「３」において所望するバン
ク例えば３−２に対するアクセス要求（BANK
−GO）とアドレス（BANK内ADDR）とを発し
てリードを行うと共にキイ情報保持部に対してア
ドレス（key ADDR）を発する。

上述の如くキイ情報保持部は高速素子で構成さ
れており、例えばサイクル「７」においてキイ情
報（KRD）が読出され、サイクル「８」におい
て記憶制御装置（MCU）におけるキイ情報チエ
ツク部９に転送される。そしてサイクル「９」に
おいてチエツクされ、サイクル「10」においてア
クセス不可であるか否かが判明する。

アクセス不可であつた場合には、この旨が主記
憶装置（MSU＃０）にサイクル「11」において
通知される。アクセス不可であつた場合には、上
述の如く以後の処理を中止する。

〔発明の効果〕

以上説明した如く、本発明によれば、キイ参照
処理付きアクセスを行う場合にも、アクセス動作
を行うパイプライン上のサイクル内でキイ参照を
行うことが可能となり、従来の場合の如くいわば
２回に分けてアクセスを行う如き必要がなくな
る。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図はシステ
ム構成の一実施例、第３図は一実施例タイム・チ
ヤートを示す。 図中、１−ｉは主記憶装置、２は記憶制御装
置、３−ｉはバンク、４−ｉはキイ情報保持部、
９はキイ情報チエツク部、１０，１１，１２，１
３は夫々アクセス要求元装置を表わす。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリ・バンク３をそなえると共に
   夫々のメモリ・バンク３上の記憶内容に対する保
   護のためのキイ情報をキイ情報保持部４に保持す
   る主記憶装置１、 および該主記憶装置１に対するリード／ライ
   ト・アクセスを行う複数のアクセス要求元装置１
   ０，１１…を有し、 上記メモリ・バンク３に対するアクセスを実行
   するパイプライン・サイクルにおいて、 当該アクセスがリード・アクセスである場合
   に、上記アクセス要求元装置からのアクセス・ア
   ドレスが上記メモリ・バンク３に供給され、当該
   メモリ・バンク３から読出された内容が当該アク
   セス要求元装置に転送されるよう制御が行われ、 かつ当該アクセスがライト・アクセスである場
   合に、上記アクセス要求元装置からのアクセス・
   アドレスが上記メモリ・バンク３に供給され、当
   該メモリ・バンク３から読出された内容の全部ま
   たは一部をライトすべきデータで置き換えて上記
   当該メモリ・バンク３にライトするライト処理を
   実行するよう制御が行われる データ処理装置において、 上記キイ情報保持部４からリードされてきたキ
   イ情報をチエツクするキイ情報チエツク部９を高
   速素子で構成すると共に、 上記アクセス要求元装置１０，１１…からのア
   クセスが上記キイ情報を参照する処理を伴うキイ
   参照処理付きアクセスである場合に、上記パイプ
   ライン・サイクルにおける上記メモリ・バンク３
   に対するリード・アクセスあるいはライト・アク
   セスと実質上並行して、上記キイ情報保持部４を
   リードする処理を実行するよう構成し、 上記パイプライン・サイクル中に、当該リード
   されてきたキイ情報を上記キイ情報チエツク部９
   においてチエツクを行い、 当該チエツクの結果にもとづいてアクセスが禁
   止されていることが判明したとき、当該パイプラ
   イン・サイクル中で、 当該アクセスがリードの場合には上記並行して
   リードされてきたデータを上記アクセス要求元装
   置１０，１１…側へ転送することを中止し、 当該アクセスがライトの場合には上記ライトす
   べきデータに対応したライト処理を中止するよう
   構成した ことを特徴とする主記憶装置アクセス制御方式。