JPS6046454B2 - 情報転送装置 - Google Patents
情報転送装置Info
- Publication number
- JPS6046454B2 JPS6046454B2 JP55034581A JP3458180A JPS6046454B2 JP S6046454 B2 JPS6046454 B2 JP S6046454B2 JP 55034581 A JP55034581 A JP 55034581A JP 3458180 A JP3458180 A JP 3458180A JP S6046454 B2 JPS6046454 B2 JP S6046454B2
- Authority
- JP
- Japan
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- address
- processor
- ttb
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- invalidation
- Prior art date
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- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
この発明は、電子計算機のマルチプロセッサシステムに
おいてＴＴＢ（ＴａｂｌｅＴｒａｎｓｌａｔｉｏｎ−Ｂ
ｕｆｆｅｒ）記憶装置（以下ＴＴＢと略記する）に対し
無効化制御の情報を転送する情報転送装置に関するもの
である。
おいてＴＴＢ（ＴａｂｌｅＴｒａｎｓｌａｔｉｏｎ−Ｂ
ｕｆｆｅｒ）記憶装置（以下ＴＴＢと略記する）に対し
無効化制御の情報を転送する情報転送装置に関するもの
である。
マルチプロセッサシステムとは複数個のプロセッサを有
する電子計算機システムを言い、ΠＢは仮想記憶方式を
採用した電子計算機システムにおいてしばしば用いられ
るアドレス変換バッファである。
する電子計算機システムを言い、ΠＢは仮想記憶方式を
採用した電子計算機システムにおいてしばしば用いられ
るアドレス変換バッファである。
仮想記憶方式では主記憶装置と補助記憶装置とを綜合し
て全体として大きな記憶装置が存在すると仮想し、プロ
グラムが指示した命令、オペランドの番地を上述のよう
に仮想した仮想記憶装置上の番地とみなしてこれを論理
アドレスを称し、こ・の論理アドレスをあらかじめ用意
されたアドレス変換テーブルを用いて実アドレスに変換
し、この実アドレスにより実際の記憶装置にアクセスす
るのであるが、このアクセスを迅速に行うために論理ア
ドレスとこれに対応する実アドレスとの組合せを記憶す
るＴＴＢを設けこのΠＢによりアドレス変換を行つてい
る。
て全体として大きな記憶装置が存在すると仮想し、プロ
グラムが指示した命令、オペランドの番地を上述のよう
に仮想した仮想記憶装置上の番地とみなしてこれを論理
アドレスを称し、こ・の論理アドレスをあらかじめ用意
されたアドレス変換テーブルを用いて実アドレスに変換
し、この実アドレスにより実際の記憶装置にアクセスす
るのであるが、このアクセスを迅速に行うために論理ア
ドレスとこれに対応する実アドレスとの組合せを記憶す
るＴＴＢを設けこのΠＢによりアドレス変換を行つてい
る。
このような′Π゛Ｂを設けた場合には仮想記憶装置上の
ある部分をページアウトした場合、この部分に対応する
ΠＢの部分が不必要となるが、この不必要となつた論理
アドレスとこれに対応する実アドレスの組合せの無効化
を行う。
ある部分をページアウトした場合、この部分に対応する
ΠＢの部分が不必要となるが、この不必要となつた論理
アドレスとこれに対応する実アドレスの組合せの無効化
を行う。
この無効化を行うための無効化制御情報としては、アド
レス空間、その空間中の無効化すべきページを示す論理
アドレス、及び無効化すべきページ数があり、これらを
総称してＴＴＢ無効化制御情報ということにする。さて
、マルチプロセッサシステムでは２個以上のプロセッサ
のＴＴＢが同一の論理アドレスとこれに対応して同一の
実アドレスの組合せを持っている場合がある。
レス空間、その空間中の無効化すべきページを示す論理
アドレス、及び無効化すべきページ数があり、これらを
総称してＴＴＢ無効化制御情報ということにする。さて
、マルチプロセッサシステムでは２個以上のプロセッサ
のＴＴＢが同一の論理アドレスとこれに対応して同一の
実アドレスの組合せを持っている場合がある。
このような状態においてその中の１つのプロセッサにお
いて、仮想記憶装置上のある部分をページアウトした場
合には、それに伴って当該プロセッサ内のＴＴＢの無効
化を行うが、他のプロセッサ内のＴＴ′Ｂにもこの無効
化制御情報を転送し同様に無効化する必要がある。従来
、他のプロセッサ内のＴＴＢを無効化する処理はソフト
ウェアレベルで行われた。第１図は従来の装置の一例を
示すブロック図で、１と２はそのぞれプロセッサ、３は
メモリで仮想記憶方式を用いた場合の仮想記憶装置を表
すと見えることができる。４は情報交換回路、５はプロ
セッサ１から情報交換回路４へアドレスを転送するアド
レスバス、６は情報交換回路４からプロセツサヘアドレ
スを転送するアドレスバス、７はプロセッサ２から情報
交換回路４へアドレスを転送するアドレスバス、８は情
報交換回路４からプロセッサ２へアドレスを転送するア
ドレスバス、９はプロセッサ１から情報交換回路４へ又
は情報交換回路４からプロセッサ１へデータを転送する
データバス、１０はプロセッサ２から情報交換回路４へ
又は情報交換回路４からプロセッサ２へデータを転送す
るデータバス、１１は情報交換回路４からメモリ３へア
ドレスを転送するアドレスバス、１２は情報交換回路４
からメモリ３へ又はメモリ３から情報交換回路４へデー
タを転送するデータバス、１３はプロセッサ１からプロ
セッサ２に対しインタラプト信号を送るための信号線、
１４はプロセッサ２からプロセッサ１に対しインタラプ
ト信号を送るための信号線である。
いて、仮想記憶装置上のある部分をページアウトした場
合には、それに伴って当該プロセッサ内のＴＴＢの無効
化を行うが、他のプロセッサ内のＴＴ′Ｂにもこの無効
化制御情報を転送し同様に無効化する必要がある。従来
、他のプロセッサ内のＴＴＢを無効化する処理はソフト
ウェアレベルで行われた。第１図は従来の装置の一例を
示すブロック図で、１と２はそのぞれプロセッサ、３は
メモリで仮想記憶方式を用いた場合の仮想記憶装置を表
すと見えることができる。４は情報交換回路、５はプロ
セッサ１から情報交換回路４へアドレスを転送するアド
レスバス、６は情報交換回路４からプロセツサヘアドレ
スを転送するアドレスバス、７はプロセッサ２から情報
交換回路４へアドレスを転送するアドレスバス、８は情
報交換回路４からプロセッサ２へアドレスを転送するア
ドレスバス、９はプロセッサ１から情報交換回路４へ又
は情報交換回路４からプロセッサ１へデータを転送する
データバス、１０はプロセッサ２から情報交換回路４へ
又は情報交換回路４からプロセッサ２へデータを転送す
るデータバス、１１は情報交換回路４からメモリ３へア
ドレスを転送するアドレスバス、１２は情報交換回路４
からメモリ３へ又はメモリ３から情報交換回路４へデー
タを転送するデータバス、１３はプロセッサ１からプロ
セッサ２に対しインタラプト信号を送るための信号線、
１４はプロセッサ２からプロセッサ１に対しインタラプ
ト信号を送るための信号線である。
このような構成において、プロセッサ１からプロセッサ
２へＴＩ′Ｂ無効化制御情報を転送しプロセッサ２のＴ
ＴＢを無効化する場合には、プロセッサにあるＴＴＢ無
効化制御情報をデータバス９に乗せ、情報交換回路４、
データバス１２を介してメモリ３に送り、この情報を書
込むべきメモリ上のアドレスをアドレスバス５に乗せ、
情報交換回路４、アドレスバス１１を介してメモリ３に
送りＴＴＢ無効化制御情報をメモリ３内の指定したアド
レスに書込む。
２へＴＩ′Ｂ無効化制御情報を転送しプロセッサ２のＴ
ＴＢを無効化する場合には、プロセッサにあるＴＴＢ無
効化制御情報をデータバス９に乗せ、情報交換回路４、
データバス１２を介してメモリ３に送り、この情報を書
込むべきメモリ上のアドレスをアドレスバス５に乗せ、
情報交換回路４、アドレスバス１１を介してメモリ３に
送りＴＴＢ無効化制御情報をメモリ３内の指定したアド
レスに書込む。
次に信号線１３を用いてプロセッサ２にインタラプトを
発生させる。
発生させる。
それによりプロセッサ２は、ＴＴＢ無効化制御情報の書
込まれているメモリ３上のアドレスをアドレスバス７に
乗せ情報交換回路牡アドレスバス１１を介してメモリ３
に送りＴＩ′Ｂ無効果制御情報をメモリから読出す。読
出されたＴＴＢ無効化制御情報はデータバス１２に乗せ
られ、情報交換回路４、データバス１０を介してプロセ
ッサ２に送られる。プロセッサ２においては、こうして
得られた丁ｍ無効化制御情報に基きプロセッサ２のＴｒ
Ｂを無効化する。この様に従来の装置ではインタラプト
の発生とＴＩ′Ｂ無効化制御情報のメモリ３への書込み
読出しをする一連のソフトウェアのプログラム実行とい
う形で処理していたためにその処理速度が遅く通常の処
理の流れが停滞するという欠点があつた。この発明は従
来の装置における上述の欠点を除去するためになされた
もので、他のプロセッサのＴＴＢの無効化を高速に行い
、しかもプロセッサ間に特別の情報転送バスを設けるこ
となしに処理することができる情報転送装置を提供する
ことを目的とするものである。ところで、大型の計算機
システムでは処理の高速化のために比較的小容量の高速
バッファメモリを設け、このような高速バッファメモリ
をキャッシュ（フランス語Ｃａｃｈｅｒ）と称し、ある
ジョブ（釦ｂ）において多くアクセスされるデータを主
メモリのコピーとしてこのキャッシュに格納しておきメ
モリへのアクセス時間を短縮している。
込まれているメモリ３上のアドレスをアドレスバス７に
乗せ情報交換回路牡アドレスバス１１を介してメモリ３
に送りＴＩ′Ｂ無効果制御情報をメモリから読出す。読
出されたＴＴＢ無効化制御情報はデータバス１２に乗せ
られ、情報交換回路４、データバス１０を介してプロセ
ッサ２に送られる。プロセッサ２においては、こうして
得られた丁ｍ無効化制御情報に基きプロセッサ２のＴｒ
Ｂを無効化する。この様に従来の装置ではインタラプト
の発生とＴＩ′Ｂ無効化制御情報のメモリ３への書込み
読出しをする一連のソフトウェアのプログラム実行とい
う形で処理していたためにその処理速度が遅く通常の処
理の流れが停滞するという欠点があつた。この発明は従
来の装置における上述の欠点を除去するためになされた
もので、他のプロセッサのＴＴＢの無効化を高速に行い
、しかもプロセッサ間に特別の情報転送バスを設けるこ
となしに処理することができる情報転送装置を提供する
ことを目的とするものである。ところで、大型の計算機
システムでは処理の高速化のために比較的小容量の高速
バッファメモリを設け、このような高速バッファメモリ
をキャッシュ（フランス語Ｃａｃｈｅｒ）と称し、ある
ジョブ（釦ｂ）において多くアクセスされるデータを主
メモリのコピーとしてこのキャッシュに格納しておきメ
モリへのアクセス時間を短縮している。
ジョブが変るとキャッシュに格納してあつたデータが不
要となるのでこの不要となつたデータを無効化する処理
が行われる。この処理をキャッシュ無効ノ化と称し、マ
ルチプロセッサシステムでは一つのプロセッサから他の
プロセッサのキャッシュ無効化を行うことも必要であり
、この処理のため従来の装置にはキャッシュ無効化のた
めの情報を転送するアドレスバス及びこのアドレスバス
によつて・転送された情報を積み重ねておくためのアド
レススタック（Ａｄｄｒｅｓｓｓｔａｃｋ）を備えてい
る。この発明ではＴＴＢ無効化制御情報、すなわちアド
レス空間、そのアドレス空間中の無効化すべきページを
示す論理アドレス、及び無効化すべきページノ数等の情
報を上述のキャッシュ無効化のために設けられたアドレ
スバス及びアドレススタックを用いて転送するものであ
り、以下図面についてこの発明の実施例を説明する。第
２図はこの発明の一実施例を示すブロック図であつて、
第１図のプロセッサ１の内部接続を示す。
要となるのでこの不要となつたデータを無効化する処理
が行われる。この処理をキャッシュ無効ノ化と称し、マ
ルチプロセッサシステムでは一つのプロセッサから他の
プロセッサのキャッシュ無効化を行うことも必要であり
、この処理のため従来の装置にはキャッシュ無効化のた
めの情報を転送するアドレスバス及びこのアドレスバス
によつて・転送された情報を積み重ねておくためのアド
レススタック（Ａｄｄｒｅｓｓｓｔａｃｋ）を備えてい
る。この発明ではＴＴＢ無効化制御情報、すなわちアド
レス空間、そのアドレス空間中の無効化すべきページを
示す論理アドレス、及び無効化すべきページノ数等の情
報を上述のキャッシュ無効化のために設けられたアドレ
スバス及びアドレススタックを用いて転送するものであ
り、以下図面についてこの発明の実施例を説明する。第
２図はこの発明の一実施例を示すブロック図であつて、
第１図のプロセッサ１の内部接続を示す。
プロセッサ２の内部接続も第２図に示すものと同様であ
り、この発明の情報転送装置は綜合的には第１図に示す
とおり構成され、ただ各プロセッサ１，２の内部に第２
図に示す回路が含まれていることが従来の装置と異なる
点である。第２図において第１図と同一符号は同一又は
相当部分を示し、１５はプロセッサ１の中のｍ′Ｂ２７
の無効化すべきページ数が格納される自系ページカウン
トレジスタ、１６はＴ゛Ｍ２７の無効化すべきアドレス
空間が格納される自系アドレス空間レジスタ、１７はＴ
ＴＢ２７の無効化すべきページを示す論理アドレスが格
納される自系論理アドレスレジスタ、１８は自系論理ア
ドレスレジスタ１７又はアドレススタック２６（後述）
からのアドレスを各種ルジスタに転送するための転送ア
ドレスレジスタ、１９はＴＴＢの無効化するページ数を
指定するためのページカウンタ、２０はＴＴＢ内に格納
されているアドレス空間との比較を行うためのアドレス
空間レジスタ、２１は論理アドレスによつてＴＴＢを参
照するためのＴＴＢアドレスレジスタ、２２はアドレス
スタック２６から転送アドレスレジスタ１８を介して送
られるＴＴＢ２７の無効化すべきページ数の情報が格納
される他系ページカウントレジスタ、２３はアドレスス
タック２６から転送アドレスレジスタ１８を介して送ら
れるＴＴＢ２７の無効化すべきアドレス空間の情報が格
納される他系アドレス空間レジスタ、２４はメモリ３及
び他のプロセッサへ転送するアドレスを格納するアドレ
ス保持レジスタ、２５はメモリ３及び他のプロセツサヘ
アドレスを転送するためのメモリアドレスレジスタ、２
６は他のプロセッサから転送されてくるキャッシュ無効
化のためのアドレスを積み重ねておくアドレススタック
、２７はＴＩ′Ｂである。キャッシュ無効化の処理は従
来から知られているので簡単に説明すると、プロセッサ
２からアドレスバス７に乗せられたアドレスがメモリ３
への書込アドレスである場合には、情報交換回路４では
そのアドレスをアドレスバス１１によつてメモリ３へ送
るとともに、アドレスバス６によつてプロセッサ１のア
ドレススタック２６に送り、アドレススタック２６に一
時積み重ねこの積み重ねたアドレスによつてプロセッサ
１のキャッシュ（第２図に図示してない）を無効化する
。
り、この発明の情報転送装置は綜合的には第１図に示す
とおり構成され、ただ各プロセッサ１，２の内部に第２
図に示す回路が含まれていることが従来の装置と異なる
点である。第２図において第１図と同一符号は同一又は
相当部分を示し、１５はプロセッサ１の中のｍ′Ｂ２７
の無効化すべきページ数が格納される自系ページカウン
トレジスタ、１６はＴ゛Ｍ２７の無効化すべきアドレス
空間が格納される自系アドレス空間レジスタ、１７はＴ
ＴＢ２７の無効化すべきページを示す論理アドレスが格
納される自系論理アドレスレジスタ、１８は自系論理ア
ドレスレジスタ１７又はアドレススタック２６（後述）
からのアドレスを各種ルジスタに転送するための転送ア
ドレスレジスタ、１９はＴＴＢの無効化するページ数を
指定するためのページカウンタ、２０はＴＴＢ内に格納
されているアドレス空間との比較を行うためのアドレス
空間レジスタ、２１は論理アドレスによつてＴＴＢを参
照するためのＴＴＢアドレスレジスタ、２２はアドレス
スタック２６から転送アドレスレジスタ１８を介して送
られるＴＴＢ２７の無効化すべきページ数の情報が格納
される他系ページカウントレジスタ、２３はアドレスス
タック２６から転送アドレスレジスタ１８を介して送ら
れるＴＴＢ２７の無効化すべきアドレス空間の情報が格
納される他系アドレス空間レジスタ、２４はメモリ３及
び他のプロセッサへ転送するアドレスを格納するアドレ
ス保持レジスタ、２５はメモリ３及び他のプロセツサヘ
アドレスを転送するためのメモリアドレスレジスタ、２
６は他のプロセッサから転送されてくるキャッシュ無効
化のためのアドレスを積み重ねておくアドレススタック
、２７はＴＩ′Ｂである。キャッシュ無効化の処理は従
来から知られているので簡単に説明すると、プロセッサ
２からアドレスバス７に乗せられたアドレスがメモリ３
への書込アドレスである場合には、情報交換回路４では
そのアドレスをアドレスバス１１によつてメモリ３へ送
るとともに、アドレスバス６によつてプロセッサ１のア
ドレススタック２６に送り、アドレススタック２６に一
時積み重ねこの積み重ねたアドレスによつてプロセッサ
１のキャッシュ（第２図に図示してない）を無効化する
。
同様にプロセッサ１からメモリ３に対する書込アドレス
がアドレスバス５に乗められたときも、この書込アドレ
スは情報交換回路牡アドレスバス８を経てプロセッサ２
内のアドレススタックに積み重ねられこの積み重ねられ
たアドレスによりプロセッサ２のキャッシュを無効化す
る。またプロセッサ１のＴＴＢ無効化制御情報によつて
当該プロセッサ内のＴＩ′Ｂ２７を無効化する処理も従
来から知られている。
がアドレスバス５に乗められたときも、この書込アドレ
スは情報交換回路牡アドレスバス８を経てプロセッサ２
内のアドレススタックに積み重ねられこの積み重ねられ
たアドレスによりプロセッサ２のキャッシュを無効化す
る。またプロセッサ１のＴＴＢ無効化制御情報によつて
当該プロセッサ内のＴＩ′Ｂ２７を無効化する処理も従
来から知られている。
すなわち自系ページカウントレジスタ１５には無効化す
べきページ数が、自系アドレス空間レジスタ１６には無
効化すべきアドレス空間が、自系論理アドレスレジスタ
１７には無効化すべきページを示す論理アドレスがそれ
ぞれ格納されていて、これらのＴＴＢ無効化制御情報に
よつてＴＴＢ２７の無効化を行うに際し、自系ページカ
ウントレジスタ１５の出力はページカウンタ１９に、自
系アドレス空間レジスタ１６の出力はアドレス空間レジ
スタ２０に、自系論理アドレスレジスタ１７の出力は転
送アドレスレジスタ１８を介してＴＴＢアドレスレジス
タ２１にそれぞれ入力される。これによりアドレス空間
レジスタ２０の出力であるアドレス空間及びＴＴＢアド
レスレジスタ２１の出力である論理アドレスを用いペー
ジカウンタ１９の出力で示されるページ数だけＴＴＢ２
７を無効化する。次にプロセッサ１のＴＴＢ無効化制御
情報によつてプロセッサ２のＴＴＢ（図示せず）を無効
果するための情報転送はこの発明の装置てはキヤツノシ
ユ無効化のための情報転送と同一の転送装置によつて行
う。その場合には自系ページカウントレジスタ１５の内
容はページカウンタ１９に入力されており、自系アドレ
ス空間レジスタ１６の内容はアドレス空間レジスタ２０
に入力されており、７自系論理アドレスレジスタ１７の
内容は転送アドレスレジスタ１８を経てプロセッサ保持
レジスタ２４に入力されている。そしてページカウンタ
１９、アドレス空間レジスタ２０、アドレス保持レジス
タ２４の出力であるＴＩ′Ｂ無効化制御情報はフ数回に
分割されメモリアドレスレジスタ２５に入力されメモリ
アドレスレジスタ２５の出力はアドレスバス５に乗せら
れ情報交換回路牡アドレスバス８を介してプロセッサ２
の中のアドレススタック（図示せず）に入力される。プ
ロセッサ２のＴＴＢ無効化制御情報によつてプロセッサ
１のＴ゛＄２７を無効果するための情報転送も同様であ
つて、数回に分割されてアドレスバス７に乗せられたＴ
ＴＢ無効化制御情報は情報交換回路４、アドレスバス６
を介して次々にアドレススタック２６に入力される。
べきページ数が、自系アドレス空間レジスタ１６には無
効化すべきアドレス空間が、自系論理アドレスレジスタ
１７には無効化すべきページを示す論理アドレスがそれ
ぞれ格納されていて、これらのＴＴＢ無効化制御情報に
よつてＴＴＢ２７の無効化を行うに際し、自系ページカ
ウントレジスタ１５の出力はページカウンタ１９に、自
系アドレス空間レジスタ１６の出力はアドレス空間レジ
スタ２０に、自系論理アドレスレジスタ１７の出力は転
送アドレスレジスタ１８を介してＴＴＢアドレスレジス
タ２１にそれぞれ入力される。これによりアドレス空間
レジスタ２０の出力であるアドレス空間及びＴＴＢアド
レスレジスタ２１の出力である論理アドレスを用いペー
ジカウンタ１９の出力で示されるページ数だけＴＴＢ２
７を無効化する。次にプロセッサ１のＴＴＢ無効化制御
情報によつてプロセッサ２のＴＴＢ（図示せず）を無効
果するための情報転送はこの発明の装置てはキヤツノシ
ユ無効化のための情報転送と同一の転送装置によつて行
う。その場合には自系ページカウントレジスタ１５の内
容はページカウンタ１９に入力されており、自系アドレ
ス空間レジスタ１６の内容はアドレス空間レジスタ２０
に入力されており、７自系論理アドレスレジスタ１７の
内容は転送アドレスレジスタ１８を経てプロセッサ保持
レジスタ２４に入力されている。そしてページカウンタ
１９、アドレス空間レジスタ２０、アドレス保持レジス
タ２４の出力であるＴＩ′Ｂ無効化制御情報はフ数回に
分割されメモリアドレスレジスタ２５に入力されメモリ
アドレスレジスタ２５の出力はアドレスバス５に乗せら
れ情報交換回路牡アドレスバス８を介してプロセッサ２
の中のアドレススタック（図示せず）に入力される。プ
ロセッサ２のＴＴＢ無効化制御情報によつてプロセッサ
１のＴ゛＄２７を無効果するための情報転送も同様であ
つて、数回に分割されてアドレスバス７に乗せられたＴ
ＴＢ無効化制御情報は情報交換回路４、アドレスバス６
を介して次々にアドレススタック２６に入力される。
こうしてアドレススタック２６に入力されて保持された
ＴＴ′Ｂ無効化制御情報は、転送アドレスレジスタ１８
を介してそれぞれ他系ページカウンタ２２、他系アドレ
ス空間レジスタ２３、及びＴ′ＩＢアドレスレジスタ２
１に入力され、更に他系ページカウントレジスタ２２の
出力はページカウンタ１９に入力され、他系アドレス空
間レジスタ２３の出力はアドレス空間レジスタ２０にそ
れぞれ入力される。ページカウンタ１９、アドレス空間
レジスタ２０、及びＴＴＢアドレスレジスタ２１の出力
によつてＴＴＢの無効化を行うことは、さきに自系ペー
ジカウントレジスタ１５、自系アドレス空間レジスタ１
６、自系論理アドレスレジスタ１７の内容をそれぞれペ
ージカウンタ１９、アドレス空間！レジスタ２０、ＴＴ
Ｂアドレスレジスタ２１に転送してＴＴＢ２７の無効化
を行つた場合と同様である。このようにして、キャッシ
ュ無効化のためのアドレスバスとアドレススタックとを
使用してＴＴ′Ｂの無効化制御情報を転送することがで
き、２ソフトウェアのプログラム処理を介する必要がな
いのでＴｒＢの無効化処理を高速で行うことができる。
以上のように、この発明によれば、マルチプロセッサシ
ステムの各プロセッサ間に特別な情報転送バスを設ける
ことなく、他のプロセッサ内のＴＩ′Ｂの無効化を高速
に処理することができる。
ＴＴ′Ｂ無効化制御情報は、転送アドレスレジスタ１８
を介してそれぞれ他系ページカウンタ２２、他系アドレ
ス空間レジスタ２３、及びＴ′ＩＢアドレスレジスタ２
１に入力され、更に他系ページカウントレジスタ２２の
出力はページカウンタ１９に入力され、他系アドレス空
間レジスタ２３の出力はアドレス空間レジスタ２０にそ
れぞれ入力される。ページカウンタ１９、アドレス空間
レジスタ２０、及びＴＴＢアドレスレジスタ２１の出力
によつてＴＴＢの無効化を行うことは、さきに自系ペー
ジカウントレジスタ１５、自系アドレス空間レジスタ１
６、自系論理アドレスレジスタ１７の内容をそれぞれペ
ージカウンタ１９、アドレス空間！レジスタ２０、ＴＴ
Ｂアドレスレジスタ２１に転送してＴＴＢ２７の無効化
を行つた場合と同様である。このようにして、キャッシ
ュ無効化のためのアドレスバスとアドレススタックとを
使用してＴＴ′Ｂの無効化制御情報を転送することがで
き、２ソフトウェアのプログラム処理を介する必要がな
いのでＴｒＢの無効化処理を高速で行うことができる。
以上のように、この発明によれば、マルチプロセッサシ
ステムの各プロセッサ間に特別な情報転送バスを設ける
ことなく、他のプロセッサ内のＴＩ′Ｂの無効化を高速
に処理することができる。
第１図は電子計算機のマルチプロセツサシステ”ムの一
例を示すブロック図、第２図はこの発明の一実施例を示
すブロック図である。 １，２・・・・・それぞれプロセッサ、３・・・・・・
メモリ、４・・・・・・情報交換回路、５，６，７，８
・・・・・・それぞ゛れアドレスバス、１５・・・・・
・自系ページカウントレジスタ、１６・・・・・自系ア
ドレス空間レジスタ、１７・・・・・自系論理アドレス
レジスタ、１８・・・・・・転送アドレスレジスタ、１
９・・・・・・ページカウンタ、２０・ ・・アドレス
空間レジスタ、２１・・・ＴＴＢアドレスレジスタ、２
２・・・・・他系ページカウントレジスタ、２３・・・
・・・他系アドレス空間レジスタ、２４・・・・アドレ
ス保持レジスタ、２５・・メモリアドレスレジスタ、２
６・ ・・アドレススタック、２７・・・・・ＴＴＢＯ
なお各図中同一符号は同一又は相当部分を示す。
例を示すブロック図、第２図はこの発明の一実施例を示
すブロック図である。 １，２・・・・・それぞれプロセッサ、３・・・・・・
メモリ、４・・・・・・情報交換回路、５，６，７，８
・・・・・・それぞ゛れアドレスバス、１５・・・・・
・自系ページカウントレジスタ、１６・・・・・自系ア
ドレス空間レジスタ、１７・・・・・自系論理アドレス
レジスタ、１８・・・・・・転送アドレスレジスタ、１
９・・・・・・ページカウンタ、２０・ ・・アドレス
空間レジスタ、２１・・・ＴＴＢアドレスレジスタ、２
２・・・・・他系ページカウントレジスタ、２３・・・
・・・他系アドレス空間レジスタ、２４・・・・アドレ
ス保持レジスタ、２５・・メモリアドレスレジスタ、２
６・ ・・アドレススタック、２７・・・・・ＴＴＢＯ
なお各図中同一符号は同一又は相当部分を示す。
Claims (1)
- １ 複数個のプロセッサを有し仮想記憶方式を用いる電
子計算機のシステムの各プロセッサに設けられる情報転
送装置において、論理アドレスから実アドレスへ高速に
アドレス変換を行うためのアドレス変換テーブルを記憶
するＴＴＢ（ＴａｂｌｅＴｒａｎｓｌａｔｉｏｎＢｕｆ
ｆｅｒ）記憶装置、当該プロセッサ内の高速バッファメ
モリの無効化すべき番地を示すキャッシュ無効化アドレ
スと上記ＴＴＢ記憶装置内の無効化すべき部分を示すＴ
ＴＢ無効化制御情報が当該プロセッサ外から転送される
バス、このバスで転送される上記、キャッシュ無効化ア
ドレスと上記ＴＴＢ無効化制御情報とを一時保持するキ
ャッシュ無効化アドレススタック、このキャッシュ無効
化アドレススタックに保持される上記ＴＴＢ無効化制御
情報によつて当該プロセッサ内の上記ＴＴＢ記憶装置の
内容を修正する手段、当該プロセッサにおいてＴＴＢ無
効化制御情報を編集し上記電子計算機システム内の情報
交換回路を介して相手方プロセッサのキャッシュ無効化
アドレススタックまで転送する手段を備えたことを特徴
とする情報転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55034581A JPS6046454B2 (ja) | 1980-03-18 | 1980-03-18 | 情報転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55034581A JPS6046454B2 (ja) | 1980-03-18 | 1980-03-18 | 情報転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56130878A JPS56130878A (en) | 1981-10-14 |
| JPS6046454B2 true JPS6046454B2 (ja) | 1985-10-16 |
Family
ID=12418279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55034581A Expired JPS6046454B2 (ja) | 1980-03-18 | 1980-03-18 | 情報転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046454B2 (ja) |
-
1980
- 1980-03-18 JP JP55034581A patent/JPS6046454B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56130878A (en) | 1981-10-14 |
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