JP2638581B2 - 命令及びオペランドをプロセッサに提供する取り出し機構 - Google Patents

命令及びオペランドをプロセッサに提供する取り出し機構

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は情報処理システムの性能
を向上させる装置と方法とに関し、より詳細にはデータ
の取出し、命令の取出しと実行および支援オペレーシヨ
ンの、実行の機能強化をする装置と方法とに関する。
【０００２】
【従来の技術】情報処理システムの演算速度に対する第
一の制限は、情報、即ち命令およびデータを、メモリと
情報処理エレメントとの間で移動させるために要する時
間によつて課せられる。例えば、命令およびデータはそ
れらを処理する処理装置へメモリから移す必要があり、
その結果が処理装置からメモリへ移される。
【０００３】従来技術では、メモリから処理装置へ命令
やデータを移す速度を増加させるためにキヤツシユや先
取り機構を用いてきたが、一般的にある種の関連した問
題を指向するものでなかつた。その問題の第１は命令や
データを取出す速度でなく、命令やデータを滑かに流す
ことに関している。即ち、命令やデータを取出す速度を
増加してみても命令やデータがなければ処理速度を増す
ことにならず、取出し演算が極めて高速であつても命令
やデータの取出し演算を行うために処理を停止させねば
ならない。第２の問題は、メモリへの情報書込み領域に
ある。即ち、キヤツシユを用いたシステムにおいては、
キヤツシユに入力した情報はメモリ内の情報に対応する
よう継続的に更新する必要がある。しかしながら、この
ためには一連の演算を必要とし、データ処理演算の円滑
な流れを阻害する。
【０００４】命令の単に簡単な演算の機能が向上される
のみという点において「通常」の命令演算実行上別の問
題が発生する。しかしながら、ほとんどのシステムにお
いて、処理エレメントは命令の実行に関連するが、例え
ば、割込み、トラツプおよび分岐演算のように命令を直
接実行しない多くの演算を実行する必要がある。
【０００５】最後の問題は、マイクロコードのロードや
診断オペレーシヨンのようなシステムの支援オペレーシ
ヨンが、システムの全体性能に影響する重要なデータ処
理関連オペレーシヨン群を構成することである。そのた
め前述の支援オペレーシヨンを実行する効率と所要電力
とがシステムパフオーマンスに関連するものの、ほとん
どのシステムにおいては二次的な処理に関係している。
以下に説明する本発明は従来技術の前記およびその他の
関連の問題を指向するものである。
【０００６】
【発明の概要】本発明は、演算すべきデータと、当該シ
ステムの演算を命令する情報とを記憶するシステムメモ
リ手段と、該情報に対して演算する処理手段とを含む情
報処理システムに関する。本発明は第１の局面におい
て、システムメモリ手段に記憶された情報のサブセツト
のコピーを記憶し、そこから処理手段へ情報を提供する
キヤツシユ手段を含む。該キヤツシユ手段はシステムメ
モリ手段から処理手段へ接続され、サブセツトに含まれ
た情報のコピーを記憶し、かつ提供するキヤツシユメモ
リ手段と、処理手段からシステムメモリ手段へ情報を書
込む書込み−組合せ手段とを含む。書込み−組合せ手段
は処理手段とキヤツシユメモリ手段の情報出力側から接
続された第１と第２の入力部と、システムメモリ手段な
らびにキヤツシユメモリ手段の情報入力部とに接続され
た出力部とを含む。書込み−組合せ手段はキヤツシユメ
モリ手段に位、置するサブセツトのコピーに含まれた情
報に関するメモリ書込みアドレスに応答してキヤツシユ
メモリ手段からの対応する情報を読取り、システムメモ
リ手段に書込むべき情報とキヤツシユメモリ手段から読
取られる対応する情報とを組合わせ、組合わされた情報
をキヤツシユメモリ手段へ書込み、かつ組合わされた情
報をシステムメモリ手段へ供給する。
【０００７】キヤツシユの別の特徴において、キヤツシ
ユメモリ読取り手段はさらに、サブセツトに含まれてい
ない情報に関する読取りアドレスに応答してアドレスさ
れた情報をシステムメモリ手段から読取り、かつシステ
ムメモリ手段から読取られた情報をキヤツシユメモリ手
段へ書込み、その中に含まれたサブセツトの一部とする
キヤツシユメモリ書込み手段を含む。キヤツシユメモリ
書込み手段はさらに、キヤツシユメモリ手段の情報入力
部からキヤツシユメモリ手段の情報出力部に接続され、
読取り情報をキヤツシユメモリ手段へ書込むのと同時に
システムメモリ手段から読取られた情報を処理手段へ供
給するキヤツシユメモリバイパス手段を含む。
【０００８】本発明の別の特徴においては、処理装置は
命令やオペランド（演算数）を処理装置に滑かに流すた
めの取出し手段を含む。この取出し手段は、処理装置の
オペレーションに応答して、その各演算の最初に来る第
１のエツジ（ｅｄｇｅ）と、該処理装置の各演算の実行
の間に来る第２のエツジとを有する処理装置クロツク信
号を供給する手段を含む。アドレス手段は処理装置手段
のオペレーシヨンに応答して処理装置のクロツク信号の
第１のエツジにおいてメモリ手段に次のオペランドのア
ドレスを供給し、かつアドレス手段が次のオペランドの
アドレスを供給したとすれば処理装置のクロツク信号の
第１のエツジの後の一定間隔において、あるいはアドレ
ス手段が次のオペランドのアドレスを供給していないと
すれば処理装置のクロツク信号の第１のエツジにおいて
のいずれかで次の命令アドレスをメモリ手段に供給す
る。また処理手段は処理装置のクロツク信号に応答して
該信号の次に起る最初のエツジにおいて次のオペランド
をメモリ手段から受取り、かつ処理装置のクロツク信号
の次に起る第２のエツジにおいてメモリ手段から次の命
令を受取る手段を含む。
【０００９】取出し機構の別の特徴において、処理手段
は、現在の命令に応答して次の論理命令アドレスを提供
する手段を含み、オペランドに対する演算を実行する中
央処理手段と、次の論理オペランドアドレスを発生させ
る手段を含み命令に対して演算を実行する命令処理手段
と、を含む。アドレス手段はさらに、次の論理命令アド
レスと、次の論理オペランドアドレスとに応答して対応
する次の命令アドレスと次のオペランドアドレスとを提
供するアドレス変換手段と、中央処理手段の演算に応答
して次の命令アドレスを記憶しかつ供給する次の命令の
レジスタ手段と、および命令処理手段の演算に応答して
次のオペランドのアドレスを記憶しかつ供給する次のオ
ペランドのレジスタ手段とを含む。
【００１０】本発明のさらに別の特徴においては、処理
装置は命令に応答して処理手段の演算を制御するマイク
ロ命令を供給するマイクロ命令制御手段を含む。マイク
ロ命令制御手段はマイクロ命令アドレスに応答してマイ
クロ命令を記憶しかつ供給するマイクロ命令メモリ手段
と、命令に応答してマイクロ命令シーケンスの最初のア
ドレスを供給する第１のマイクロ命令アドレス手段と、
およびマイクロ命令に応答してマイクロ命令を順次選択
する第２のマイクロ命令アドレス手段とを含む。マイク
ロ命令制御手段はさらに、当該システムの決定されたオ
ペレーシヨン条件でテストを行い、かつそのテストの結
果の真偽を指示する出力を供給するテスト状況検出手段
をさらに含む。第２のマイクロ命令アドレス手段はテス
ト出力に応答して、もしテストが正しければ次のマイク
ロ命令アドレスを供給し、第１のマイクロ命令アドレス
手段はテスト出力に応答して、テスト結果が正しくなけ
れば新しい初期マイクロ命令アドレスを供給する。
【００１１】当該システムは支援オペレーシヨンを行う
システム制御手段と、データ処理手段とマイクロコード
制御手段とを含む少なくとも１個のデータ処理エレメン
トと、システム制御手段から接続されシステム制御手段
とデータ処理エレメントとの間で情報を導く支援バス手
段とをさらに含む。前記の処理エレメントは、支援バス
手段から接続されエレメント支援手段と支援バス手段と
の間で指令ワードを転送する指令レジスタ手段を有する
支援手段を含み、情報を含む制御ワードを含む指令ワー
ドのあるものが処理エレメントのオペレーシヨンの現在
モードを導く。制御レジスタ手段は指令レジスタ手段か
ら接続され制御ワードを記憶し、かつ支援マイクロコー
ド手段は指令ワードと関連の制御ワードとに応答して支
援オペレーションを制御するマイクロルーチンを供給す
る。処理エレメントのマイクロコード制御手段は制御ワ
ードに応答して処理エレメントの制御ワードを支援マイ
クロコード手段へ転送する。
【００１２】各指令ワードは、受取る側の処理エレメン
トを識別する目標フイールドと、目標の処理エレメント
によつて実行すべき支援オペレーシヨンを識別する命令
フイールドとを含む第１のセクシヨンと、制御ワードあ
るいは現在の支援オペレーシヨンの結果として通信すべ
き情報を含む情報フイールドのいずれかを含む第２のセ
クシヨンとを含む。情報フイールドは処理エレメントの
マイクロコード制御手段におけるマイクロ命令アドレス
と、処理エレメントのマイクロコード制御手段から読取
られたか、また書込むべきマイクロ命令あるいはデータ
処理手段から読取られたか、あるいはそこへ書込むべき
データと、を含む。各制御ワードは処理エレメントが指
令モードにおいて動作すべきことを示すビツトを含むモ
ードフイールドを含み、かつ処理エレメントのオペレー
シヨンは支援手段によつて制御される。
【００１３】本発明のその他の目的、利点および特徴は
好適な実施例についての以下の詳細な説明と添付の図面
とを参照すれば当該技術分野の専門家には理解される。
【００１４】
【実施例】以下の説明は、本発明の現在の好適な実施例
を含むコンピユータシステムの構成と動作とを記載す
る。以下の説明において、当該システムの全体の構成と
動作とは全体的なブロツク線図レベルでまず説明する。
次いで、例えばデータ、命令、アドレス、プロダラム制
御ワードおよび割込みの構成および操作のような当該シ
ステムの基本的な特徴ならびに動作原理について説明す
る。次いで、当該システムの説明を、さらに詳細なブロ
ツク線図レベルで続け、当該技術分野の専門家が本発明
をさらに理解しやすく、さらに詳細なレべルまで展開す
る。
【００１５】当該システムの関連部分間の相互接続につ
いては２種類の方法のいずれかで指示することができ
る。まず、説明を判りやすくするには、当該システムの
関連部分の間の相互の接続を、配線あるいはバスを描く
のでなく、むしろ共通の符号あるいは参照番号で指示す
ればよい。第２の方法は、当該図面を構成する図面の頁
をその文字の示す順序で並置させて、一枚の大きい図を
つくるように複数の頁からなる図を作成すればよい。こ
の場合、ある種のバスや接続は図の頁の端で接続するよ
うにし、バスならびに接続が１枚以上の図の頁にわたつ
てつながるようにする数種の図に出てくるシステムエレ
メントについての参照番号は３桁あるいは４桁から構成
される。少なくとも２個（最右端）の桁が特定の図面に
おける特定のエレメントを示す。
【００１６】最後に、かつ説明を判りやすくするため、
いずれのフイールド、ワードあるいは命令の最左端部分
は、以下の説明を通して最も重要な、即ち最高位のバイ
トあるいはビツトとして言及される。同様に、いずれか
のフイールド、ワードあるいは命令における最右側の部
分は、重要度の低い、即ち最低位のバイトあるいはビツ
トを示す。
【００１７】Ａ．ブロツク線図の構成とオペレーシヨン
（第１図） 第１図を参照すれば、本発明を組込れたシステム１０２
のブロツク線図が示されている。図に示すように、シス
テム１０２は処理ユニツト（ＰＵ）１０４、主メモリ
（ＭＭ）１０６、システム制御ユニツト（ＳＣＵ）１０
８、および１個以上のサテライト（ｓａｔｅｌｌｉｔ
ｅ）処理ユニツト（ＳＰＵ）１１２を備えたシステムバ
スインタフエース（ＳＢＩ）１１０を含む。これらのエ
レメントはシステムバス（ＳＢ）１１４に双方向的に接
続され、かつ該バスにより相互に接続され、該システム
バス１１４は、双方向性システムアドレス（ＳＡ）バス
１１６、双方向性メモリ制御（ＭＣ）バス１１７、双方
向性システムデータ（ＳＤ）バス１１８およびシステム
バス制御（ＳＢＣ）リンク１１９とから構成されてい
る。ＳＡバス１１４とＳＤバス１１６とはそれぞれシス
テム１０２のエレメントの間でアドレスやデータを転送
するためのものであり、一方ＭＣバス１１７はＭＭ１０
６の動作の制御を行う。ＳＢＣリンク１１９はＳＢ１１
４の各種のユーザ、例えばＰＵ１０４、ＭＭ１０６、Ｓ
ＣＵ１０８およびＳＢＩ１１０によりＳＢ１１４へのア
クセスを制御する機構を提供する。例えばＰＵ１０４、
ＳＣＵ１０８、ＭＭ１０６およびＳＢＩ１１０のような
システム１０２のある種のエレメントも支援リンク（Ｓ
Ｌ）バス１２０によりさらに相互に接続されている。以
下さらに下記するように、ＳＬバス１２０はＳＣＵ１０
８とシステム１０２のあるエレメントの内部オペレーシ
ヨンとの間でアクセスや通信を提供する。
【００１８】まずＰＵ１０４を参照すれば、ＰＵ１０４
は処理制御されて、即ちプログラムの実行の間受取られ
る命令によつて制御されてデータに対する演算を行う中
央処理ユニツト（ＣＰＵ）１２２を含む。以下詳細に説
明するように、ＣＰＵ１２２と、ＰＵ１０４の関連レメ
ントとは、ＣＦＵ１２２がその各サイクル当り１個のマ
イクロ命令を、かつ１回に１個のマイクロ命令を実行す
るようにしてマイクロプログラムにより制御される。
【００１９】ＣＰＵ１２２は主として、２進および１０
進法の整数演算ならびに論理演算を行い、以下に説明す
る種類の一般的な命令を実行する。またＣＰＵ１２２は
例えば命令アドレス関連の計算のようなアドレス生成ユ
ニツト（ＡＧＵ）１２４を支援するある種のアドレス生
成演算を行う。さらに、ＣＰＵ１２２はこれも以下詳し
く説明するシステムプログラム制御ワードを発生させ、
かつ持続する。またＣＰＵ１２２はマイクロ命令ブラン
チアドレスを発生させ、これも以下に詳しく説明するマ
イクロコードシーケンサから受取られたリテラルフイー
ルドを用いてリテラルフイールド常数の演算を行う。第
１図に示すように、ＣＰＵ１２２はＳＬバス１２０に接
続されたシステム１０２のエレメントの中の１つであ
る。
【００２０】ＣＰＵ１２２にはアドレス生成ユニツト
（ＡＧＵ）１２４が付属しており、該ユニツトは以下説
明のように、マイクロ命令先取りおよび待ち行列機構を
含む。ＡＧＵ１２４は命令を取出し、命令のフイールド
から、該命令によつて演算すべきオペランドを示す仮想
アドレスを発生させ、これら命令を実行するためにマイ
クロ命令ルーチンを識別するアドレスを送る。ＡＧＵ１
２４はまた現在の命令フイールドから、実行すべき次の
命令の仮想アドレスを発生させる。
【００２１】以下に詳しく説明するように、ＡＧＵ１２
４とＣＰＵ１２２とはそれぞれ命令演算および実行ユニ
ツトといえる。ＡＧＵ１２４とＣＰＵ１２２とは個別
に、かつ同時に演算して、命令取出し、命令復号化、オ
ペランド取出しおよび命令の実行を重複して行い、ＰＵ
１０４の内部性能を向上させる。
【００２２】ＣＰＵ１２２およびＡＧＵ１２４にはアド
レス変換ユニツト／キヤツシユ（ＡＴＵ／Ｃ）１２６が
付属しており、これはＣＰＵ１２２とＡＧＵ１２４とを
相互に連結させ、ＰＵ１０４とＳＢ１１４との間のデー
タおよびアドレスパス（ａｄｄｒｅｓｓ ｐａｔｈ）と
して、ＰＵ１０４の内部データおよびアドレスパスによ
つてＡＴＵ／Ｃ１２６への経路として作用する。前述の
ように、ＡＧＵ１２４は仮想アドレス、即ちプロセスの
アドレス空間に対する命令およびオペランドのアドレス
を発生させ；該プロセスはコーザに対してプログラムを
実行する構成要素であつて、かつアドレス空間およびプ
ログラム実行の現在の状態によつて表わされる。ＡＴＵ
／Ｃ１２６はＡＧＵ１２４に対して作用し、例えばＭＭ
１０６から読取つたり、かつ書込むためにシステム１０
２のアドレス空間内の対応する物理的アドレスに仮想ア
ドレスを変換する。またＡＴＵ／Ｃ１２６、はＣＰＵ１
２２に対するキヤツシユ機構として作用し、即ちＣＰＵ
１２２の演算に先立つてオペランドと命令を取出し、か
つ記憶する。ＡＴＵ／Ｃ１２６もＣＰＵ１２２とＡＧＵ
１２４と共に同時に作用する。
【００２３】ＰＵ１０４は、ＰＵ１０４の他の演算、例
えばＣＰＵ１２２と同時に浮動小数点演算を行う浮動小
数点ユニツト（ＦＰＵ）１２８をさらに含む。ＦＰＵ１
２８はＳＬバス１２０から接続された、システム１０２
の別のエレメントである。
【００２４】第１図に示すＭＭ１０６を参照すれば、Ｍ
Ｍ１０６はデータや命令を記憶する１個以上のメモリユ
ニツト（ＭＵ）１３０と、ＭＵ１３０からの、あるいは
ＭＵ１３０へのデータや命令の読取り、書込みを制御す
るメモリ制御ユニツト（ＭＣＵ）１３２とを含む。ＭＣ
ＵはＳＡバス１１６、ＭＣバス１１７、ＳＤバス１１８
およびＳＢＣリンク１１９から接続され、ＳＬバス１２
０から接続されたシステム１０２のエレメントの中の１
つである。
【００２５】ＳＣＵ１０８は主として全体のシステム制
御および支援オペレーションを行う。第１図に示すよう
に、ＳＣＵ１０８はシステムコンソールとして作用し、
マイクロコードをＰＵ１０４にロードする例えばデイス
ケツトシステムを提供する。また、ＳＣＵ１０８は局部
的な診断機能を行い、かつ遠隔診断装置用のリンクを提
供することができる。ＳＣＵ１０８のその他の機能に
は、停電時の自動再開機能ならびにエラーロギングおよ
びシステムの作動モニタリングを含むことができる。
【００２６】ＳＢＩ１１０およびＳＰＵ１１２を参照す
れば、ＳＰＵ１１２は周辺装置、例えばプリンタ、通信
リンク、ターミナルおよびデイスク駆動装置用のインテ
リジエント制御装置／インタフエースである。ＳＰＵ１
１２は入出／出力（ＩＯ）バス１３６を介してＳＢＩ１
１０に接続されている。ＳＢＩ１１０はＳＰＵ１１２と
協働して、ＩＯバス１３６およびシステムバス１１４の
間の通信インタフエースとして作動し、周辺装置とシス
テム１０２のエレメントとの間で情報を転送する。
【００２７】Ｂ。演算の基本的特徴と原理（第２図、第
３図、第４図、および第５図） 前述のように、以下、データ、命令、アドレス、プログ
ラム制御ワードを含むシステム１０２のある基本的特徴
および演算ならびに割込み構造と演算について述べる。
【００２８】Ｂ．１．システム１０２の全体の構成（第
２図） 以下詳細に説明するように、処理ユニツト（ＰＵ）１０
４は主メモリ（ＭＭ）１０６をアドレスする装置、情報
を取出し記憶する装置、データの演算および論理処理用
装置、希望する順序で命令を順序付けする装置およびＭ
Ｍ１０６と外部装置との間の通信を開始する装置とを含
む。
【００２９】Ｂ．１．ａ汎用レジスタ ＰＵ１０４は、その内部演算と関連して１６個の３２ビ
ット汎用レジスタにおいて情報をアドレスする。汎用レ
ジスタはアドレス演算およびインデツクス作用において
インデツクスレジスタとして、かつ固定小数点の算術お
よび論理演算においてアキユムレータとして使用しう
る。汎用レジスタは０−１５の数で識別し、かつ以下述
べるように命令フオーマツトにおいて４ビツトのＲフイ
ールドにより規定される。ある種の命令により、数個の
Ｒフイールドを有することによつて多数の汎用レジスタ
をアドレスする。
【００３０】Ｂ．１．ｂ．制御レジスタ 制御のためにさらに１６個の３２ビツトレジスタが設け
られており、これらはアドレス可能の記憶装置の一部で
なく、即ち命令の実行においてアドレスしたり使用はで
きない。これらの制御レジスタはプログラム制御ワード
（ＰＣＷ）の外部に存在する制御情報を保持し、かつ操
作する手段を提供し、該ワードは後述のようにシステム
１０２に位置しプログラムと命令の実行に関する情報を
含む８バイトのワードである。
【００３１】ＤＲＯからＣＲ１５までの１６個の制御レ
ジスタの用途と構成とについては当該技術分野の専門家
には十分理解される。システム１０２において、制御レ
ジスタの役割は以下の通りである。
【００３２】ＣＲＯ 高範囲 ＣＲＩ 保存領域バツクチエイン（Ｂａｃｋ Ｃ
ｈａｉｎ） ＣＲ２ システムスタツクリミツトワード ＣＲ３ 低範囲 ＣＢ４ 修正割込みアドレス ＣＢ５ 先行命令割込みアドレス ＣＲ６−１１ 予備 ＣＲ１２−１ ３時間、日付クロツク ＣＲ１４−１ ５クロツクコンパレータ
【００３３】制御レジスタの全体構成について検討すれ
ば、制御レジスタ１はプログラム呼出しの保護されたバ
ツクチエインとスーパバイザサービス用入口（スーパバ
イザ呼出し）とを保持する。制御レジスタ２はスタツク
ハンドリング装置と関連し、システムスタツクリミツト
ワードと称される。制御レジスタ０および３−５はデバ
ツギングエイドと関連し、制御レジスタ１２−１５はク
ロツクと関連する。
【００３４】Ｂ．１．ｃ．メモリ リフアレンス、セグ
メントおよびページテーブル システム１０２は、それぞれ有効メモリセグメントと関
連した、１バイト入口の、多数のローカルページテーブ
ル（ＬＰＴＳ）を保持する。全てのメモリリフアレンス
は前記テーブルの１個を用いて仮想メモリアドレスの変
換を行う。
【００３５】ページテーブルには１個以上のローカルペ
ージフレームテーウルが関連しており、該テーブルは物
理的メモリのページフレーム当り２ビツトの情報、即ち
１個の基準ビツトと１個の変動ビツトとを含んでいる。
機械語命令によりあるページフレームにおける何らかの
位置が引用されると常に、対応するローカルページのフ
レームテーブルエントリ（入口）の対応する基準ビツト
がセツトされてそのリフアレンスを指示する。このリフ
アレンスがメモリ位置の修正を含む場合には、ローカル
ページのフレームテーブルの入口における対応する変動
ピツトもセツトされ、その変動を示す。これらの入口が
テストされて、オペレーテイングシステム支援命令によ
りリセツトされる。
【００３６】Ｂ．１．ｄ．ＢＵ１０４による算術演算 以下詳細に説明するように、ＰＵ１０４の算術および論
理ユニツトは長さが固定の二進法整数、長さが可変の十
進法整数および長さが固定か可変かいずれかの論理情報
とを処理することができる。
【００３７】ＰＵ１０４により実行される算術および論
理演算は以下の５種類に入る；即ち固定小数点算術演算
浮動小数点算術演算、十進法の算術演算、十進法の浮動
小数点算術演算および論理演算である。これらの種類は
使用するデータフオーマツト、使用レジスタ、提供され
る演算、およびフイールド長さを示す要領とによつて相
違する。
【００３８】Ｂ．１．ｅ．ＰＵ１０４とＭＭ１０６との
間の情報転送とアドレス作用（第２図） ＭＭ１０６とＰＵ１０４との間で伝達される情報とＰＵ
１０４が演算する情報とは８個のビツト、即ちバイトあ
るいはその倍数を論理単位として構成される。第２図を
参照すれば、システム１０２によつて実行される情報フ
オーマツトが示されている。図示のように、ワードはそ
のアドレスが４の倍数である４個の連続したバイトのフ
イールドとして規定され、ダブルワードはそのアドレス
が８の倍数である２個の連続したワードのフイールドと
して規定され、ハーフワードはアドレスが２の倍数であ
る２個の連続したバイトのフイールドとして規定され
る。
【００３９】以下さらに説明するが、システムデータ
（ＳＤ）バス１１８の幅は６４ビツト、即ち８バイト即
ち１個のダブルワードであつて、ＭＭ１０６とＰＵ１０
４との間の全ての情報はダブルワードの形で転送され
る。
【００４０】いずれの情報フオーマツト、あるいは以下
説明するいずれの固定長さのオペランドフオーマツトに
おいても、フオーマツトを構成するビツト、あるいはバ
イトは０から始まつて左方から右方へ連続的に番号が付
されている。メモリにおけるバイト位置は０から始まつ
て連続的に番号が付され、各番号は対応するバイトのア
ドレスと考えられる。メモリにおける一群のバイトは該
群の最左端のバイトによつてアドレスされ、該群におけ
るバイトの番号は演算により暗に示されるか明示され
る。以下さらに説明するように、システム１０２は拡張
可能の３１ビツトである２４ビツトの二進法アドレスを
使用する。所定の装置において、システム１０２の最大
のアドレス可能の記憶容量の一部のみが利用可能である
場合、利用可能な記憶は通常アドレス０から始まる一連
の範囲の物理的アドレスである。オペランドのいずれか
の部分が記憶装置の最大利用可能容量を越えて位置する
場合はアドレス例外が確認される。データが使用され、
プログラムに割込みが起るとアドレス例外が確認され
る。
【００４１】Ｂ．２．命令フオーマツト（第３図のＡか
らＩまで） 後述するように、システム１０２は複数の命令フオーマ
ツトを実行し、その各々について下記する。しかしなが
ら、各命令は２個の主要部分から構成される；即ち、実
行すべき演算を規定する命令コードおよび該演算に参加
するオペランドの指示である。
【００４２】Ｂ．２．ａ命令コード 各命令フオーマツトにおいて、命令の最も有意性のある
ハーフワードの最初の、即ち最も有意性のあるバイトは
命令コード（ＯＰコード）フイールドを含む。ＯＰコー
ドフイールド内で、最初の２個のビツトは以下示すよう
に命令の長さとフオーマツトとを規定する：
【００４３】
【００４４】ＯＰコードフイールドの第２のバイトは２
個の４ビツトフイールドあるいは１個の８ビツトフイー
ルドのいずれかとして使用される。このバイトは以下の
情報を含むことができる。
【００４５】４ビツトオペランドのレジスタ指足
（Ｒ１，Ｒ２またはＲ３）；４ビツトのインデツクスレ
ジスタ指定（Ｘ２）；４ビツトのマスク（Ｍ１）；４ビ
ツトのオペランド長さ指定（Ｌ１またはＬ２）；８ビツ
トのオペランド長さ指定（Ｌ）；８ビツトの即値データ
（Ｉ２）；または４ビツトのスタツクベクトル指定
（Ｓ）。
【００４６】ある種の命令において、４ビツトフイール
ドあるいは最初のハーフワードの全体の第２のバイトは
無視しうることを注目すべきである。命令の第２、第３
および第４のハーフワードは後述のように、特定の命令
に応じてフオーマツトを変えることができる。
【００４７】Ｂ．２．ｂ．命令によるオペランドのリフ
アレンス システム１０２において、命令はそのフオーマツトに応
じて３個のオペランドまで参照することができる。オペ
ランドのリフアレンスはさらに３種類にまとめることが
できる：レジスタに位置するオペランド；即値オペラン
ド、および主メモリ（ＭＭ１０６）におけるオペラン
ド、であつて、かつ黙示あるいは明示ができる。
【００４８】レジスタオペランドは一般的に浮動小数点
あるいは制御レジスタに位置することができ、かつ命令
において、Ｒフイールドと称される４ビツトのフイール
ドにおいてレジスタを識別することにより規定される。
ある種の命令に対してはオペランドは黙示されたレジス
タに位置する。
【００４９】即値オペランドは命令内に含まれ、即値オ
ペランドを含む８ビツトのフイールドはＩフイールドと
称される。
【００５０】ＭＭ１０６におけるオペランドの長さは、
１ビツトのマスクにより黙示規定されるか、Ｌフイール
ドと称する４ビツトあるいは８ビツトの長さのパラメー
タにより規定されるＭＭ１０６におけるオペランドのア
ドレスはアドレスの一部として全体的、即ちヘースレジ
スタの中味を用いるフオーマツトにより規定される。全
体レジスタにおけるアドレスはＢフイールドと称され、
さらに移動したアドレス（０でもよい）はＤフイールド
と称される。Ｘフイールドは、ベースレジスタアドレス
に追加されるアドレスをインデツクスレジスタにおいて
指示する。
【００５１】命令実行を説明するために、オペランドを
第１、第２および第３のオペランドとして指示する。一
般的に、２個のオペランドが命令実行に参加し、その結
果第１のオペランドに代替する。しかしながら、ある命
令においては、結果として第２のオペランドに代替する
ことがある。最終結果を記憶することを除いて、演算の
アドレシングあるいは実行部分に関係する全てのレジス
タおよびメモリ位置の中味は不変のままである。
【００５２】Ｂ．２．ｃ．命令フオーマツト（第３図の
ＡからＩまで） 後述のように、命令は長さが１、２、３、あるいは４個
のハーフワードであつて、ＭＭ１０６にお、一貫したハ
ーフワード境界に位置する必要がある。
【００５３】第３Ａ図から第３Ｉ図までを参照すれば、
９個の命令フオーマツトが示されている。９個の基本的
な命令フオーマツトはフオーマツトコード、ＲＬ、Ｒ
Ｒ，ＲＲＬ，ＲＸ，ＲＳ、ＳＩ，Ｓ、ＳＳおよびＳＳＩ
で指示され、それらは一般的に実行すべきオペレーシヨ
ンを示す。
【００５４】ＲＲ レジスタからレジスタへのオペレー
シヨンを示す； ＲＬ レジスタからレジスタへの（相対的）オペレーシ
ヨンを示す； ＲＸ レジスタおよび割出された記憶のオペレーシヨン
を示す； ＲＳ レジスタおよび記憶のオベレーシヨンを示す； ＳＩ 記憶および即値オペランドのオペレーシヨンを示
す； Ｓ 黙示オペランドと記憶のオペレーシヨンを示す； ＳＳ 記憶から記憶へのオペレーシヨンを示す；および ＳＳＩ 記憶と即値オペランドのオペレーシヨンを示
す；
【００５５】Ｂ．３プログラム制御ワード（第４図） 前述のように、システム１０２は各プロセスに対して、
８バイトの長さで、適正なプログラム実行に必要な情報
を含むプログラム制御ワード（ＰＣＷ）を保持する。Ｐ
ＣＷは状態および制御情報、割込みコードおよび命令ア
ドレスとを含む。一般に、ＰＣＷは命令の順序付けを制
御し、現在実行されつつあるプログラムに対するシステ
ムの状態を指示するために使用される。
【００５６】命令のシーケンスを実行するために、ＰＵ
１０４はＰＣＷから命令のアドレスを取込み、その命令
を実行し、命令の長さによつてＰＣＷの命令アドレスを
増加する。次いでＰＵ１０４はＰＣＷから新しい命令ア
ドレスを取入れ、割込みあるいはＨＡＬＴ（停止）Ｉ／
Ｏ命令が受取られるまでプロセスが継続する。
【００５７】使用中即ち制御中のＰＣＷは現在のＰＣＷ
と称される。現在のＰＣＷの記憶を介して、ＰＵ１０４
の状態を次の検査のために残すことができる。新しいＰ
ＣＷ、即ちＰＣＷの一部を装填することによりＰＵ１０
４の状態を変えることができる。
【００５８】ＰＣＷは１バイトの割込みコード、３バイ
トの命令アドレス、２バイトの状態フイールドおよび１
バイトのプログラムマスクフイールドから構成され、１
バイトは他の目的に残しておく。
【００５９】第４図を参照すれば、システム１０２ＰＣ
Ｗの構成が示されている。以下はＰＤＷにおける各ビツ
トの機能の詳細説明である。
【００６０】
【００６１】ＰＳＷ状態コードフイールド（ＢＩＴＳ４
３−４９）はその機能については以下詳細に説明する
が、セツトし、多くの命令によつてテストし、ある種の
命令によつて変更しうることに注目すべきである。
【００６２】Ｂ．４．アドレシング（第５図のＡ、Ｂお
よびＣ） 前述のように、オペランドは３種類にグループ化でき
る。即ち、ＭＭ１０６において明示されてアドレスした
オペランド、ＭＭ１０６における命令の流れの一部とし
て位置した即値オペランドおよびレジスタに位置したオ
ペランドである。これらのオペランドはオペランドを参
照する命令に応じてベース（ｂａｓｅ）を変位した相対
的あるいは直接的なアドレス発生によりアドレスでき、
これらアドレシングモードの各々については所定の順序
で以下に説明する。
【００６３】Ｂ．４ａベース、変位アドレス生成 プログラムセグメントを簡単に移し換え、かつ入力、出
力および作業領域に対して弾力的な仕様を提供するため
に、ＭＭ１０６を参照する全ての命令は、前述し、かつ
システム１０２の以下の説明において詳述するが、完全
な２４あるいは３２ビツトのアドレスを採用することが
できる。
【００６４】ＭＭ１０６を参照するために使用されるア
ドレスは以下の３種類の２進数字から発生する：
【００６５】ベースアドレス（Ｂ）は命令のＢフイール
ドにおいてプログラムにより規定される汎用レジスタに
含まれる２４ビツト数である。Ｂフイールドは各アドレ
ス仕様に含まれている。ベースアドレスはプログラムお
よびデータの静的再配置手段として使用できる。アレイ
計算においてベースアドレスはアレイの位置を規定し、
記録処理においてはレコードを識別できる。ベースアド
レスは全てのメモリをアドレスする。またベースアドレ
スは索引用にも使用しうる。
【００６６】インデックス（Ｘ）は命令のＸフイールド
においてプログラムにより規定される汎用レジスタに含
まれる２４ビツトの数である。これはＰＸ命令フオーマ
ツトに規定されたアドレスのみに含まれる。ＲＸフオー
マツト命令は二重索引を可能とし、即ちアレイ内でエレ
メントのアドレスを提供するために使用できる。
【００６７】変位（Ｄ）即ちオフセツトは命令フオーマ
ツトに含まれる１２ビツトの数である。これは各アドレ
ス計算に含まれる。変位はエレメント即ちベースアドレ
スを越えて４０９５バイトまでの相対アドレシングを提
供する。アレイの計算において、変位はエレメントと関
連した多くの項目の中の１個を規定するために使用でき
る。レコードの処理において、変位はレコード内の項目
の識別に使用できる。
【００６８】ベース変位アドレスの形成において、ベー
スアドレスとインデツクスとは符号なしの２４ビツト２
進整数として扱われる。変位も同様に符号なしの１２ビ
ツト２進整数として処理される。オーバフローを無視し
てるが２４ビツトの２進数字として追加される。各アド
レスはベースを含むので、総和は常に２４ビツトの長さ
となる。
【００６９】プログラムはベースアドレス、インデツク
スあるいは変位フイールドにおいて零の値を示す。零は
対応するアドレス成分のないことを示す。ベース、即ち
零のインデツクスは、零の値がアドレス形成に使用され
るべきであつて、汎用レジスタＯの中味を参照しないこ
とを意味する。このように、レジスタＯをベースレジス
タとして使用することにより必然的にプログラムの再配
置を不可能とする。零の変位は何ら特別な意義を有しな
い。ベースアドレスおよびインデツクスの開始、修正お
よびテストは固定小数点命令、あるいはある種の分岐命
令により達成することができる。
【００７０】Ｂ．４．ｂ．相対アドレス生成 相対的な命令フオーマツト（ＲＬおよびＲＲＬ）のアド
レシングに対してはベースレジスタは不要である。現在
の命令アドレスは暗示されたベースアドレスであつて、
相対的なオフセツトが該ペースアドレスに追加され有効
アドレスを形成する。このフオーマツトの使用はある種
の分岐命令に限定される。
【００７１】ＭＭ１０６を参照するために使用する相対
アドレスは以下の３個の２進整数から発生する：
【００７２】現在の命令アドレスは暗示されたベースア
ドレスである。そのため、もし例えばＸとＬの値が零で
あれば、命令はそれ自体分岐する。
【００７３】インデツクス（Ｘ）は命令中に規定される
とすれば、命令のＸフイールドにおいてプログラムによ
り規定される汎用レジスタに含まれる２４ビツトの数で
ある。
【００７４】相対的オフセツト（Ｌ）は命令におけるビ
ツトの数から２４ビツトの数まで伸ばされる。相対的ア
ドレスの形成において、前記３個の数字はオーバフロー
を無視した符号なしの２４ビツト２進整数として追加さ
れる。さもなければ、相対アドレス生成に関する規則は
ベース変位アドレス生成規則と同じである。
【００７５】Ｂ．４．ｃ．直接アドレス生成 アドレスＯ−４０９５はベースアドレスあるいはインデ
ツクスが無くても生成可能である。この特性は例えば、
ＰＣＷおよび汎用レジスタの中味が保存され、かつプロ
グラムスイツチの間復帰する必要のある場合使用され
る。これらのアドレスはさらに、例えば古いＰＣＷと新
しいＰＣＷのような一定の目的に対してシステム１０２
が使用する全ての保存アドレスを含む。
【００７６】Ｂ．４．ａ．アドレス変換（第５図のＡ、
ＢおよびＣ） アドレス変換は、ユーザの仮想アドレス空間内の位置、
即ちユーザのプログラムあるいはプロセス内のアドレス
空間内の位置を参照する仮想アドレスを、ＭＭ１０６の
位置を参照する物理的アドレスに変換するプロセスであ
る。
【００７７】システム１０２用のＭＭ１０６はページフ
レームへ局部的に論理的に組織され、かつ後述するよう
に３１ビツトまで拡大し付加的なアドレシングスペース
を提供する２４ビツトのアドレスによりスパンされる、
バイトでアドレス可能のランダムアクセスメモリ（ＲＡ
ｍ）から構成される。
【００７８】第５図のＡを参照すれば、ＭＭ１０６はそ
れぞれ、ＭＭ１０６のアドレス空間内で特定のページフ
レームを識別する１３ビツトのページフレーム番号フイ
ールドと、ページ内の位置を識別する１１ビツトのバイ
トインデツクスフイールドとから構成される。本実施例
においては、各ページフレームは２Ｋバイトの情報を含
み、２Ｋバイトの境界に整合し、正確に１ページの情報
を含む。以下さらに説明するように、ＭＭ１０６は１、
２、４あるいは８バイトのバイト整合書込み操作ならび
に８バイトの二重ワードと整合した読取り操作を支援す
る。
【００７９】例えばデイスク記憶装置に位置する仮想メ
モリ空間は論理的にページとセグメントとに分割され
る。第５図のＢに示すように、仮想メモリアドレスはそ
れぞれ、仮想アドレス空間内で仮想ページを識別する１
３ビツトの仮想ページインデツクスフイールドと、仮想
ページ内の位置を識別する１１ビツトのバイトインデツ
クスとから構成される。また、仮想ページのサイズは２
Ｋバイトであつて、２Ｋバイトの境界から開始する。物
理的には各ページは例えばデイスクプラツタの１セクタ
を占有する。セグメントの方は１メガ（Ｍ）バイトの境
界で始まるページのブロツクである。仮想メモリのペー
ジは必要に応じて、後述するように、ＭＭ１０６の使用
可能なページフレームにコピーすることができる。シス
テム１０２は、ＭＭ１０６において物理的に利用可能な
メモリの量より大きいデイスク記憶装置において命令お
よびデータについて、同時に１人以上のユーザに対して
仮想アドレス空間を提供することができる。しかしなが
ら、命令とデータとはＭＭ１０６に介在する必要がある
ので、処理されている間に仮想メモリからＭＭ１０６へ
必要に応じてコピーできる。仮想メモリからＭＭ１０６
へ情報をコピーするプロセスはページンダと称され、２
Ｋバイトの単位、即ち１ページにおいて達成される。さ
らに、プログラム命令を実行可能な前に、アドレス変換
と称する変換をその中で規定された仮想アドレスに対し
て実施し、仮想アドレスを物理的アドレスに変換する必
要がある。
【００８０】アドレス変換機構の一部は１個以上のペー
ジテーブルから構成され、各ユーザの作業あるいはプロ
セスに対してページテーブルがありかつ各ページテーブ
ルはＭＭ１０６のページフレームに対して対応した作業
の仮想アドレス空間をマツピングさせる。ページテーブ
ルの各入口は例えば主メモリにページが存在するか、か
つ各ページに対して読取りおよび書込み保護が行われて
いるか否かとは関係なく仮想ページアドレスに関する情
報を含んでいる。
【００８１】アドレス変換機構の第２の部分はセグメン
ト制御レジスタ（ＳＣＲ）ｓ、即ちタスクのＭＭ１０６
ページテーブルのアドレスおよび対応するタスクが実行
される場合仮想メモリの所定セグメントに対してその他
の関連情報がロードされるＰＵ１０４レジスタから構成
されている。
【００８２】第５図のＣを参照すれば、仮想アドレスを
物理的アドレスへ変換するプロセスが示されている。ア
ドレス変換の第１のステツプはＭＭ１０６のページテー
ブルが仮想アドレスに対するページフレーム番号を含ん
でいるか否か検出することである。もし含んでおれば、
ＰＵ１０４がこの１３ビツへの数を１１ビツトの仮想バ
イトインデツクス（オフセツト）と連結して第５図のＡ
に示すように２４ビツトの物理的アドレスを形成する。
次いで、ＰＵ１０４はこの物理的アドレスを用いてＭＭ
１０６におけるデータにアクセスする。仮想アドレスに
対してページテーブルがページフレーム番号を含んでい
ないとすれば、ＰＵ１０４は仮想メモリから使用可能な
ページフレームへの仮想ぺージのコピーを開始し、タス
クのページテーブルにおいて選定したページフレームの
番号を記録する。次いでタスクが実行を再開できる。
【００８３】Ｂ．５．割込み機構 最後に、システム１０２は入力／出力（Ｉ／Ｏ）装置、
即ちＰＵ１０４において、システムに対する外部条件の
結果としてＰＵ１０４が演算の状態を変えうるようにす
る割込み機構を含む。システム１０２の実現においては
５種類の割込み状況が確認される；即ちＩ／Ｏ、クロツ
ク、プログラム、スーパバイザ呼出しおよび機械チエツ
クである。
【００８４】スーパバイザ呼出しを除く各種類の割込み
は永続的に指定されたＭＭ１０６の位置において「新」
と「旧」の２個の関連したＰＣＷｓを有する。割込みは
情報を記憶し、割込みの原因を識別し、現在のＰＣＷを
その古い位置において記憶し、ＰＣＷを新しい位置にお
いて現在のＰＣＷにすることを含む。割込みのスーパバ
イザ呼出しは永続的に規定されたＭＭ１０６の位置にお
いて新しいＰＣＷのみを有する。しかしながら、スーパ
バイザの古いＰＣＷの呼出しはシステムスタックの頂部
に記憶される。
【００８５】古いＰＣＷＳは割込みの時必要なＰＵ１０
４の状況情報を有する。もし、割込みによつて阻止され
るプログラムの結論において、割込みが実施され、古い
ＰＣＷを現在のＰＣＷにした場合、ＰＵ１０４は割込み
の前の状態に戻され、割込まれたプログラムが継続す
る。
【００８６】割込みは命令単位の間で、即ち一方の命令
の実行後で、かつ次の命令の開始の前に許容され、かつ
割込み可能命令に対しては割込み実行中に行われる。割
込みに先行する命令が完了する要領は割込みの原因によ
つて変りうる。命令は完了、停上、アボート（ａｂｏｒ
ｔ）、抑制、あるいは再開が可能である。
【００８７】割込みの各種の種類を簡単に検討してみる
と；Ｉ／Ｏ割込みは、Ｉ／Ｏ装置からの信号にＰＵ１０
４が応答する手段を提供し；クロツク割込みはシステム
内にセツトされた調時状況にＰＵ１０４が応答する手段
を提供し；プログラム割込みは命令やデータの使用が不
適正なために発生し；スーパバイザ呼出しの割込みはス
ーパバイザ呼出し命令の発生から発生し；および機械チ
エツク割込みは機械の故障の発生に起因する。
【００８８】システム１０２の基本的特徴ならびに原理
のあるものについて説明してきたが、次にシステム１０
２のエレメントの作動について説明する。
【００８９】Ｃ．ＰＵ１０４の詳細説明（第６図、第１
０図、第８図および第１２図） 第６図、第７図、第１０図および第１２図を参照すれ
ば、ＣＰＵ１２２、ＡＧＵ１２４およびＡＴＵ／Ｃ１２
６のそれぞれについての詳細ブロツク線図が示されてお
り、以下この順序で説明する。第６図、第１０図および
第１２図はその順序で左から右へ横に並べればよく、第
６図の下に第７図を置くと、ＰＵ１０４の部分の全体ブ
ロツク線図を構成することになる。第６図、第７図、第
１０図および第１２図を以下の説明のために並べること
が好ましい。前述のように、ＡＧＵ１２４とＣＰＵ１２
２とは個別に、かつＡＴＵ／Ｃ１２６と同時に作動して
命令の取出し、命令の復号化、オペランドの取出しおよ
び命令の実行をオーバラツプさせる。以下はＣＰＵ１２
２、ＡＧＵ１２４およびＡＴＵ／Ｃ１２６をその順序で
説明し、かつこれらエレメントの全体的および協働動作
を説明する。これらエレメントのあるものについての特
徴のあるものは説明の便宜上、これら３個のエレメント
の全ての動作を説明した後に説明する。
【００９０】Ｃ．１ＣＰＵ１２２（第６図および第７
図） まず第６図および第７図を参照すれば、前述のＣＰＵ１
２２はプロセスの制御によつて、即ち、プログラムの実
行中受取られる命令の制御によつてデータに対して演算
する。以下詳しく説明するようにＣＰＵ１２２と、ＰＵ
１０４の関連エレメントとはマイクロプログラムにより
制御され、ＣＰＵ１２２はＣＰＵの各サイクル毎に１個
のマクロ命令と、一時に１個のマイクロ命令とを実行す
る。
【００９１】ＣＰＵ１２２は２進と１０進の整数の算術
および論理演算を行い、かつ前述したタイプの一般的な
命令を実行する。また、ＣＰＵ１２２はＡＧＵ１２４を
支援してある種のアドレス生成演算、例えば分岐命令ア
ドレス計算を行う。ＣＰＵ１２２はさらに、これも前述
したシステムのプログラム制御ワードを発生し、かつ保
持する。また、ＣＰＵ１２２はマイクロ命令分岐アドレ
スを生成させ、以下詳細に説明するマイクロコードシー
ケンサから受取つたリテラルフイールドを用いてリテラ
ルフイールドの一定演算を実施する。また前述のよう
に、ＣＰＵ１２２はＳＬバス１２０と接続したシステム
１０２のエレメントの中の１個である。
【００９２】第６図および第７図に示すように、ＣＰＵ
１２２は中央処理装置（ＣＰ）６０２、マイクロコード
シーケンサ（ＭＳ）６０４およびＣＰＵ支援リンクバス
インタフエース（ＣＰＵ−ＳＬＩ）６０６とを含む。第
７図に示すＭＳ６０４およびＣＰＵ−ＳＬＩ６０６は、
ＣＰＵ１２２、ＡＧＵ１２４およびＡＴＵ／Ｃ１２６を
説明した後に以下説明する。
【００９３】ＣＰ６０２を参照すれば、ＣＰ６０２は、
例えばデータやアドレスに対して算術および論理演算を
実行するために、３２ビツトの算術および論理ユニツト
（ＡＬＵ）６０８と関連のＡＬＵシフタ（ＡＬＵＳ）６
１０とを含む。
【００９４】ＡＬＵ６０８へのデータ入力は、それぞれ
３２ビツトのＡポート（ＡＰ）バス６１２および３２ビ
ツトのＢポート（ＢＰ）バス６１４から接続された３２
ビツトのＡＬＵＡ入力ポートおよび３２ビツトのＡＬＵ
Ｂ入力ポートを介して提供される。第６図に示すよう
に、ＡＰバス６１２とＢＰバス６１４とには後述する複
数のデータ源と出力側とが設けられている。ＡＰバス６
１２およびＢＰバス６１４に対する前述のデータ源の１
つはそれぞれレジスタフアイル（ＲＦ）６１６の３２ビ
ツトのＡおよびＢ出力側であつて、該フアイルは本発明
の実施例においては３２ビツト幅で２５６ワードのレジ
スタフアイルである。
【００９５】ＲＦ６１６に対する３２ビツトのデータ入
力はレジスタフアイルのデータマルチプレクサ（ＲＦＤ
Ｍ）６１８から提供され、該マルチプレクサは３２ビツ
ト（１ワード）データＢ（ＤＢ）バス６００からの第１
の３２ビツト入力側と、３２ビツトのＧバス６２０から
の第２の３２ビツトの入力側とを有する。ＡＧＵ１２４
とＡＴＵ／Ｃ１２６の以下の説明においてさらに説明す
るように、ＤＢバス６００はＰＵ１０４の第１の内部デ
ータパスであつて、ＣＰＵ１２２、ＡＧＵ１２４および
ＡＴＵ／Ｃ１２６とに連結される。
【００９６】第６図に示すように、Ｃバス６２０はＡＬ
ＵＳ６１０の３２ビツトの出力側から接続されている。
Ｃバス６２０からＲＦＤｍ６１８へのパスは、ＡＬＵ６
０８とＡＬＵＳ６１０の演算による結果を、例えば繰返
し演算するためＲＦ６１６のデータ入力側に戻すことが
できるように設けられている。
【００９７】Ｃバス６２０からも３２ビツトの作業用レ
ジスタＡ（ＷＲＡ）６２２および３２ビツトの作業用レ
ジスタＢ（ＷＲＢ）６２４が接続されており、ＷＲＡ６
２２とＳＲＢ６２４の出力側はそれぞれＡＰバス６１２
とＢＰバス６１４とに接続されている。これらのデータ
パスによつて、ＡＬＵ６０８とＡＬＵＳ６１０の演算の
結果がそれぞれＡＰバス６１２とＢＰバス６１４とへ、
例えばＡＬＵ６０８のＡおよびＢポートの入力側あるい
は以下説明するプログラム制御ワードレジスタへ戻るこ
とができるようにする。
【００９８】３２ビツトの双方向性データパスが双方向
性のＡポートトランシーバ（ＡＰＸ）を介してＡＰバス
６１２とＤＢバス６００との間に設けられ、データがＤ
Ｂバス６００とＡＰバス６１２との間で転送できるよう
にする。このパスは例えばＡＬＵ６０８／ＡＬＵＳ６１
０の演算結果をＤＢバス６００へ転送あるいはＤＢバス
６００からのデータをＡＬＵ６０８のＡ入力ポートへ転
送するために使用しうる。
【００９９】ＡＰバス６１２とＢＰバス６１４とにはさ
らにＡポートマルチプレクサ（ＡＰｍ）６２８とＢポー
トマルチプレクサ（ＢＰＭ）６３０からのデータ源が設
けられており、それらは複数のデータソース（源）から
の情報をそれぞれＡＰバス６１２およびＢＰバス６１４
とへ選択的に転送しうる。次に以下説明するように、Ｂ
Ｐバス６１２に関連したデータ源は主として算術演算に
係り、部分的に上述のように、ＣＰ６０２とＤＢバス６
００との間のデータ転送、即ちデータに対するオペレー
シヨンに係る。ＡＰバス６１４に関連したデータ源は主
としてシステムプログラム制御ワード、および命令アド
レスの計算、即ちシステムオペレーシヨンの制御に係
る。
【０１００】まずＡＰｍ６２８を参照すれば、ＡＰｍ６
２８の第１の入力側は当該技術分野の専門家には周知の
ように、２進のＡＬＵ６０８／ＡＬＵＳ６１０において
１０進法の算術演算を実行するために使用される１０進
の補正常数ＤＣＣから構成される。前記の第１の入力側
へのその他の接続には前述の制御レジスタからの入力側
ＣＲと、アドレス計算に使用される変位フイールドＤＳ
Ｐとを含むことができる。ＡＰＭ６２８の第２の入力側
は、これも当該技術分野において周知のように、ＭＳ６
０４から提供される汎用マイクロ命令リテラルフイール
ドから構成されている。この経路は例えば、マイクロ命
令分岐アドレスを発生させ、あるいは以下に説明するプ
ログラム制御ワードレジスタである機械の内部レジスタ
を操作する上でリテラル常数を提供するために使用しう
る。第６図および第７図に示すように、ＡＰバス６１２
にはまた、ＣＰＵ−ＳＬＩ６０６に関する以下の説明に
おいて説明するＣＰＵ−ＳＬＩ６０からの双方向性接続
が設けられている。
【０１０１】ＢＰＭ６３０を参照すれば第６図と第１０
図とに示すように、ＢＰＭ６３０への第１の入力は現在
実行されつつある命令を表わすＡＧＵ１２４からの３２
ビツトの入力である。第２の入力は、６４ビツトのＰＣ
Ｗレジスタ（ＲＣＷＲ）６３２に位置する現在のプログ
ラム制御ワード（ＰＣＷ）の６４ビツトを３２個組合せ
たものから構成され、これらの３２ビツトは現在実行さ
れつつある命令を表わす、ＰＣＷの部分を構成する。第
６図にさらに示すように、ＰＣＷＲ６３２にはＢＰバス
６１４からの３２ビツトの入力側が設けられ；このＰＣ
ＷＲ６３２の入力側は、現在実行されつつある命令を表
わすＰＣＷの部分を構成し、かつ一般的に、ＰＣＷＲ６
３２からＢＦＭ６３０に掃供される３２ビツトに対応す
る。ＣＰ６０２の経路はＡＧＵ１２４およびＰＣＷＲ６
３２からの現在の命令入力側と、ＰＣＷＲ６３２への現
在の命令の出力側とを含むことにより、ＣＰ６０２がＰ
ＣＷならびに現在の命令を操作しうるための手段を提供
する。前述のように、これらのＰＣＷと命令操作とはＡ
ＧＵ１２４を支援して、例えば命令アドレスに関連する
計算ならびに分岐アドレス演算のょうなアドレス生成演
算を含む。
【０１０２】第６図と第１０図とに示すように、前述の
ＢＰバス６１４の接続と演算とには、バツフアド（ｂｕ
ｆｌｅｒｅｄ）・レジスタ（ＢＲ）バス６３４を介して
ＡＧＵ１２４の入力へＡＬＵ６０８の出力側から提供さ
れる３２ビツトの出力が関連している。この経路は、Ｃ
Ｐ６０２が例えばＣＰ６０２によつて直接ＡＧＵ１２４
へ計算されるブランチアドレスを提供することができ
る。
【０１０３】第６図に示すように、命令アドレスレジス
タ（ＩＡＲ）６３６はＢＲバス６３４から、かつＡＰバ
ス６１２まで接続されている。ＩＡＲ６３６は順番に接
続された２個のアドレスレジスタから構成されている。
第１のレジスタはその入力側をＢＲバス６３６から接続
している、次の命令のアドレスレジスタであつて、次に
実行すべき命令のアドレスを記憶する。次の命令アドレ
スレジスタは２乃至４のカウンタにより増分されて次の
命令アドレスを発生させ、この増分は現在実行されつつ
ある命令のサイズ、即ち３２、４８または６４ビツトに
関するＡＧＵ１２４からの情報に応答してマイクロコー
ドルーチンにより制御される。
【０１０４】第２のＩＡＢ６３６レジスタはその入力を
次の命令アドレスレジスタの出力側から接続され、出力
がＡＰバス６１２に接続されている、現在実行されつつ
ある命令のアドレスを記憶する命令アドレス実行レジス
タである。以下説明のように、これらのレジスタ、かつ
特に次の命令アドレスレジスタはＰＤＷの一部を構成
し、例えば命令の分岐演算に使用される。ＡＴＵ／Ｃ１
２６およびＣＰＵ１２２、ＡＧＵ１２４およびＡＴＵ／
Ｃ１２６の協働動作についての以下の説明で説明するよ
うに、ＡＴＵ／Ｃ１２６による命令の通常の順序の実行
中、命令アドレスが生成される。
【０１０５】最後に、第６図と第１０図に示すように、
フアイルデータ出力が、バツフアド・フアイルデータ
（ＢＦＤ）バス６３８を介してＣＰ６０２からＡＧＵ１
２４が提供され、該バスはＲＦＤＭ６１８の出力側から
接続されている。この軌道はデータが、ＲＦ６１６への
書込みと同様に以下説明のＡＧＵ１２４レジスタフアイ
ルへ書込みできるようにする。前記データの例としては
ＤＢバス６００からのデータおよび、前述した汎用レジ
スタおよびベースアドレスのようなＣＰ６０２アドレス
計算の結果を含む。
【０１０６】ＣＰＵ１２２について説明したので、次に
ＡＧＵ１２４について以下説明する。
【０１０７】Ｃ．２．ＡＧＵ１２４（第１０図および第
１１図） 前述のように、ＡＧＵ１２４の機能は命令を取出し、命
令のフイールドから、該命令により演算すべきオペラン
ドについての仮想アドレスを生成させ、かつこれら命令
を実行するためのマイクロ命令ルーチンを識別するアド
レスを取出すことである。
【０１０８】第１０図に示すように、ＡＧＵ１２４の主
要なエレメントはＣＰＵ１２２による命令の実行に先立
つて命令を取出し、かつ記憶するための命令ラッチ（Ｉ
Ｌ）７０４を備えた命令待ち行列（ＩＱ）７０２を含
む。以下説明するように、マイクロ命令ルーチンのアド
レスを取出すために使用する命令コード（ＯＰコード）
フイールドならびにマイクロ命令ルーチンにより演算す
べきオペランドを識別するオペランド関連フイールドを
命令から抽出するに必要なロジツクを含む。
【０１０９】オペランドのアドレシングに関して、前述
のようにオペランドに関する情報を含む命令フイールド
は、オペランドを含むレジスタあるいはオペランドのア
ドレスの計算に使用しうるアドレス情報を含むレジスタ
を規定しうることに注目すべきである。典型的なオぺラ
ンドのアドレシング演算において、オペランドは特定化
されたベースアドレスに関して識別することができる。
この場合、命令の中オペランドに関連したフイールドは
ベースアドレスを含むレジスタを識別する第１のフイー
ルドと、ベースアドレスからのオフセツト、即ちベース
アドレスに対するオペランドの位置を含む第２のフイー
ルドを含むことができる。オペランドの実際のアドレス
は次いで、識別されたレジスタからベースアドレスを読
取り、かつオフセツトをベースアドレスに追加すること
により検出される。
【０１１０】以下詳細に説明のように、ＡＧＵ１２４は
アドレスの計算に使用される情報を記憶するためのアド
レス生成レジスタフアイル（ＡＧＲＦ）７０６を含む。
ＡＧＲＦ７０６は例えばベースアドレスを記憶するよう
定められたレジスタを含むことができる。ＡＧＲＦ７０
６にはＡＧＲＦセレクトロジツク（ＡＧＲＦＳ）７０８
が関連しており、該論理はＩＱ７０２からのオペランド
アドレシングフイールドを受取り、対応するアドレス出
力をＡＧＰＦ７０６と、オペランドアドレス計算におい
て算術演算を実行するために使用されるけた上げ合計伝
播加算器（ＣＳＰＡ）７１０とへ提供する。
【０１１１】最後に、ＡＧＵ１２４は仮想アドレスマル
チプレクサ（ＶＡＭ）７１２および仮想アドレスレジス
タ（ＶＡＲ）７１４とを含む。さらに以下説明するよう
に、ＶＡＭ７１２はＡＴＵ／Ｃ１２６へのオペランドと
命令アドレスとの供給源であつて、このため、ＡＧＵ１
２４のオペランドアドレス出力側、即ちＣＳＰＡ７１０
の出力側から、かつＣＰＵ１２２の次の命令アドレス出
力側、即ち、ＩＡＲ６３６から、かつＢＲバス６３４を
介して提供される次の命令アドレスから接続されてい
る。以下説明するように、ＶＡＲ７１４は、例えばメモ
リからメモリへの転送のょうな、ある種のアドレシング
操作に用いられるバツフアレジスタである。
【０１１２】Ｃ．２．ａ ＡＧＲＦ７０６およびＡＧＵ
１２４出力論理（第１０図） 前述のように、ＡＧＲＦ７０６は現在実行している命令
のフイールドから、これら命令により演算すべきオペラ
ンドに関する仮想アドレスを発生させる情報を記憶する
レジスタフアイルである。前記情報の例としては、シス
テム１０２のアドレシング構造において前述したよう
に、ベースアドレス、インデツクスアドレス、変位およ
びオペランドレジスタアドレスとを含む。
【０１１３】本実施例において、ＡＧＲＦ７０６は３２
ビツト幅で１６ワードのレジスタフアイルであつて、該
フアイルはＡＧＲＦＳ７０８によりアドレスされ、かつ
ＢＦＤバス６３８を介してＣＰ６０２からのデータ入力
を受取る。この点に関して、ＣＰ６０２が、例えば命令
分岐アドレスを発生する上でＡＧＲＦ７０６に記憶され
る情報のあるものに対してアクセスする必要のある限り
においては、ＡＧＲＦ７０６の中味のコピーがその目的
に対してＲＦ６０８に記憶されることに注目すべきであ
る。
【０１１４】前述のように、ＡＧＲＦ７０６の３２ビツ
ト仮想アドレス出力側がＣＳＰＡ７１０への１つの入力
側として設けられ、一方第２の出力側がＩＱ７０２から
設けられている。以下の説明のように、ＩＱ７０２から
設けられたＣＳＰＡ７１０入力側は，インデツクスの相
対アドレシング即ちエレメントに対するアドレスあるい
はＡＧＲＦ７０６の出力として提供されるベースアドレ
スを生成させるために使用される。
【０１１５】ＣＳＰＡ７１０の出力側の方はＶＡＭ７１
２への１つの入力側として提供される。ＢＲバス６３４
からＶＡＭ７１２への第２の入力側が設けられており、
該バス６３４は前述のように、ＣＰ６０２のＡＬＵ６０
８の出力側から接続されている。前述のように、ＶＡＭ
７１２への前記ＢＲバス６３４の入力によつてＣＰ６０
２が例えば仮想分岐アドレスを直接生成かつ提供できる
ようにする。
【０１１６】ＶＡＭ７１２への第３の入力はＶＡＢ７１
４から提供され、ＶＡＲ７１４は本実施例においてはＶ
ＡＭ７１２の仮想アドレス出力側から入力側が接続され
ている２個の並列の３２ビツトレジスタで構成される。
ＶＡＲ７１４は特にメモリからメモリへの演算、即ち一
方のアドレス位置から第２のアドレス位置へ情報を転送
するため連続した順序で１つ以上の読取りおよび書込み
が行われる演算において使用される。
【０１１７】第１０図と第１２図とに示すように、ＶＡ
Ｍ７１２の出力側は仮想アドレス（ＶＡ）バス７００を
介してＡＴＵ／Ｃ１２６に提供され；前述のように、Ａ
ＧＵ１２４によつて提供される仮想アドレスはＡＴＵ／
Ｃ１２６によつて物理的アドレスに変換される。ＶＡＭ
７１２の出力側も前述のように、ＶＡＢ７１４の入力側
へ、かつＤＢバス６００へ接続される。
【０１１８】Ｃ．２．ｂ．ＩＱ７０２およびＩＬ７０４
（第１０図および第１１図） 前述のように、ＩＱ７０２は指令の実行のために下記す
るＡＴＵ／Ｃ１２６のキヤツシユから命令を取出し、命
令フイールドを復号化して仮想アドレスを発生させ、か
つこれら命令を実行するためマイクロ命令ルーチンを識
別するデイスパツチアドレスを生成させる。前述のよう
に、ＡＧＵ１２４とＩＱ７０２とは独立して、かつＣＰ
Ｕ１２２およびＡＴＵ／Ｃ１２６と協働して動作する。
ＡＧＵ１２４とＩＱ７０２とには独立した制御機構、詳
しく有限状態機械が設けられる。前記制御機構の構造と
作動については特にＩＱ７０２の構造と動作についての
以下の説明を読めば当該技術分野の専門家には十分理解
されるので説明の都合上第１０図には示していない。
【０１１９】システム１０２をまず参照すれば、ＩＱ７
０２により取出され、かつ復号化された命令は前述の命
令と同様本実施例においては長さが３２ビツト（４バイ
ト）、４８ビツト（６バイト）あるいは６４ビツト（８
バイト）である。各命令の最初のバイトは実行すべき演
算を規定する命令コード（ＯＰコード）フイールドから
構成されている。残りの命令バイトはオペランド関連の
フイールドを含み、それぞれ１個以上のバイトと命令に
より演算すべきオペランドに関する情報を含んでいる。
以下説明するょうに、この情報は主としてオペランドの
アドレシングに関する。
【０１２０】まず命令のオペランド関連フイールドにつ
いて検討する。これらフイールドの例としては前述のよ
うにオペランドを含むレジスタを規定するＲ１、Ｒ２お
よびＲ３フイールドと、即値オペランドを含むＩフイー
ルドとを含む。Ｂ１およびＢ２フイールドはベースアド
レスを含むレジスタを規定し、一方Ｄフイールドは変位
フイールドを含むレジスタを規定し、Ｘ２フイールドは
アドレシングインデツクスフイールドを含むレジスタを
規定する。前述のように、前記フイールドが関係するレ
ジスタはＡＧＲＦ７０６に位置し、命令フイールドはＡ
ＧＲＦＳ７０８を介して前記命令フイールドに対応する
ＡＧＲＦＳ７０８をアドレスするために使用しうる。そ
の他のオペランド関連フイールドはオペランドの長さを
規定するＬフイールドと、スタツクベクトルを含むＳフ
イールドと、マスクを含むＭフイールドとを含み、また
これらフイールドのあるものはＡＧＲＦＳ７０８レジス
タに関し、かつ対応する。
【０１２１】前述のフイールドの中、Ｒ２、Ｒ３、
Ｘ２、Ｂ１およびＢ２ならびにＤ１およびＤ２フイール
ドを含むサブセツトは仮想アドレスを発生するために直
接使用され。このアドレシングサブセツトの中、Ｒ２、
Ｒ３、Ｘ２，Ｂ１およびＢ２フイールドは、それらの仮
想アドレスがＡＧＲＦ７０６に位置するレジスタを規定
しそのためこれらフイールドはＡＧＲＦ７０６へのアド
レス入力として提供される。Ｒ２、Ｒ３およびＸ２フイ
ールドはＩＱ７０２の出力側いＡからＡＧＲＦ７０６ア
ドレス入力側へ直接提供され、一方Ｂ１およびＢ２フイ
ールドがＩＱ７０２の出力側ＢからＡＧＲＦＳ７０８を
介してＡＧＲＦアドレス入力側へ提供される。第７図に
示すように、ＡＧＲＦＳ７０８にはＢＲバス６３４から
の別のアドレス入力側が設けられ、該入力側はＡＬＵ６
０８の出力側から接続されており；この経路はＰＣＷ関
連アドレシング、即ち命令分岐アドレシング用に用いら
れる。
【０１２２】最後に、前述のようにＤ１およびＤ２フイ
ールドはエレメントに、即ちベースアドレスに関連する
アドレシングに対して変位、即ちオフセットを含む。そ
のため、Ｄ１およびＤ２フイールドはＲまたはＢフイー
ルドアドレス入力に応答してＡＧＲＦ７０６から提供さ
れる仮想アドレスに追加され、したがつてＩＱ７０２出
力側ＣからＣＳＰＡ７１０への入力として提供される。
【０１２３】命令ＯＰコードフイールドについて検討す
れば、前述のようにＩＱ７０２は、命令からＯＰコード
フイールドを抽出し、システム１０２の演算を制御する
ためマイクロコードルーチンを識別するデイスパツチア
ドレスを生成する際他の情報と共にこれらのフイールド
を用いる。
【０１２４】ＯＰコードフイールドはＩＱ７０２の出力
側Ｄからデイスパツチアドレスゼネレータ（ＤＡＧ）７
１６の入力側へ提供される。ＤＡＧ７１６はデイスパツ
チアドレスを生成させるのに必要なロジックを含み、か
つ前述し、かつ第６図と第１０図とに示すように、以下
さらに述べるＭＳ６０４へデイスパツチアドレス出力を
提供する。最も単純な状態において、ＤＡＧ７１６はデ
イスパツチアドレス出力を介して直接ＯＰコードをＭＳ
６０４を通すことができ、ＯＰコードフイールドはＯＰ
コードフイールドにより指示される演算を実行するため
にマイクロコードルーチンを選定するため直接使用され
る。その他の状態においては、ＤＡＧ７１６は例えば命
令を完成し、かつ命令を準備する状態、停電あるいはシ
ステム開始演算、クロツクおよびデパツグペンデイング
状態、ページ境界状態、命令モード状態、ＩＱ７０２へ
の書込み状態あるいはデイスパツチ阻上状態に必要なデ
イスパツチアドレスを提供する。また、ＤＡＧ７１６
は、例えば命令分岐演算においてアドレスの有効性をチ
エツクし、かつアドレスが無効になると対応するデイス
パツチアドレスを提供するアドレスコンパレータを含
む。ＤＡＧ７１６は、ＤＡＧ７１６が従来のものであ
り、かつ当該技術分野の専門家に十分理解される限り詳
しくは説明しない。
【０１２５】最後に、かつ前述し、かつ第６図と第１０
図に示すように、ＡＧＵ１２４は現在実行すべき命令を
表わす出力をＣＰＵ１２２に提供する。この３２ビツト
の出力はＯＰコードフイールドと、オペランド関連の次
の一連の２４ビツトを含み、ＩＱ７０２の出力側Ｅから
命令レジスタの実行（ＩＲＥ）７１８の入力側へ提供さ
れる。ＩＲＦ７１８の出力側の方は前述し、かつ第６図
と第１０図とに示すようにＢＰＭ６３０の入力側へ接続
される。
【０１２６】ＩＱ７０２とＩＬ７０４の外部接続および
演算について説明してきたが、次にＩＱ７０２とＩＬ７
０４の詳細構造とオペレーシヨンについて以下説明す
る。
【０１２７】再び、システム１０２のＩＱ７０２により
取出されかつ復号化された命令を参照すれば、前述のよ
うに長さが３２ビツト、４８ビツトあるいは６４ビツト
である。即ち、命令は長さが整数倍数のハーフワードで
あつて、一方ワードについては３２ビツト、ハーフワー
ドは１６ビツトと定義ずみである。各命令の第１のバイ
ト（８ビツト）は実行すべき演算を規定する命令コード
（ＤＰコード）から構成されている。残りの命令バイト
はオペランド関連フイールドを含み、該フイールドは１
個以上のバイトからなり、かつ命令により演算すべきオ
ペランドに関する情報を含む。
【０１２８】第１１図を参照すれば、ＩＱ７０２とＩＬ
７０４の詳細構造が示されている。ＩＬ７０４は、ＤＢ
バス６００から接続され、ＩＱ７０４へ３２ビツトの出
力を提供する３２ビツトの入力側を有する３２ビツト
（１ワード）のラツチとして示されている。本実施例に
おいて、ＩＬ７０４は、それぞれＤＢバス６００から接
続されＩＱ７０２へ１６ビツトの出力を提供する１６ビ
ツトの入力側を有する、２個の並列１６ビツト（ハーフ
ワード）のラツチとして実行される。一方のラツチはＤ
Ｂバス６００に現われる３２ビツトワードの高位ハーフ
ワードを受取り、かつ提供し、一方他方のラツチは低位
のハーフワードを受取りかつ提供する。
【０１２９】ＩＱ７０２は、それぞれＩＲ０ ７２０，
ＩＲＩ ７２２、ＩＲ２ ７２４およびＩＢ３ ７２６
として指示される４個の１６ビツト（ハーフワ−ド）の
命令レジスタ（ＩＲ）を含むものとして第１１図に示さ
れている。ＩＲ３ ７２６のデータ入力側はＩＬ７０４
の高位のハーフワードから直接接続されている。ＩＲ２
７２４、ＩＲ１ ７２２およびＩＲ０ ７２０のデー
タ入力側は、それぞれＩＭＯ７２８、ＩＭＩ７３０およ
びＩＭ２ ７３２として指示される入力マルチプレクサ
を介して提供され、それらの入力側の方はＩＬ７０４か
ら、かつ命令レジスタの他方のレジスタの出力側から接
続されている。第１１図に示すように、ＩＭ２ ７３２
の入力側、したがつてＩＲ２ ２７４の入力側はＩＬ７
０４の２個の１６ビツトの出力側およびＩＲ３ ７２６
の１６ビツトの出力側から接続されている。ＩＭＩ７３
０したがつてＩＲ１ ７２２の入力側はＩＬ７０４の２
個の１６ビツトの出力側、ＩＲ３ ７２６の１６ビツト
の出力側およびＩＲ２ ７２４の１６ビツトの出力側か
ら接続されている。
【０１３０】そのため、ＩＱ７０２は１６ビツト、即ち
ハーフワードのセグメントに分割される６４ビツトのレ
ジスタからなる。ＩＱ７０２のセグメントは個々のセグ
メントあるいは１個以上のセグメントからなるブロツク
として、かつ１個以上のセグメントの倍数だけ順方向、
即ちＩＲ３ ７２６からＩＲＯ ７２０の方向にシフト
することができる。ＩＬ７０４は命令を記憶した別の３
２ビツト、即ち２個のセグメントを提供する。ＩＬ７０
４の３２ビツトは２個のセグメントブロツクとして１個
以上のセグメントの倍数だけＩＱ７０２へ順方向にシフ
トできる。
【０１３１】したがつて、 ＩＱ７０２およびＩＬ７０
４からなる命令待ち行列の全体容量は９６ビツト、即ち
４ワードまたは８ハーフワードのセグメントである。
【０１３２】可能なら６４ビツトＳＳＩフオーマツト指
令を除いて、命令の待ち行列はしたがつて常に少なくと
も２個の命令を含む。さらに、選定可能のセグメントの
整数倍だけセグメントあるいはセグメントのブロツクを
命令待ち行列がシフトできることによつて、その中に含
まれた命令が順方向にシフトできるようにして、現在復
号化されつつある命令の中の第１のセグメントがＩＲＯ
７２に、第２のセグメントがＩＲＩ７２２に位置するよ
うにさせる。現在の命令に続く命令は同じ量によつて順
方向にシフトされ、そのため復号すべきＩＱ７０２を介
して命令が連続的に流れる。この点に関して、かつＣＰ
Ｕ１２２、ＡＧＵ１２４およびＡＴＵ／Ｃ１２６につい
ての協働オペレーシヨンに関する以下の詳細に説明する
ように、ＩＱ７０２は命令待ち行列制御機構は、ＩＲ２
７２４とＩＲ３ ７２６とが令になる毎にＡＴＵ／Ｃ
１２６から命令の別の３２ビツトを取出そうとする。
【０１３３】前述のように、ＩＱ７０２は現在復号化さ
れつつある命令の第１のセグメント（ビツト０−１５）
がＩＲ０ ７２０に位置し、第２のセグメント（ビツト
１６−３１）がＩＲ１ ７２２に、第３のセグメント
（ビツト３２−４７）がＩＲ３７３２に位置する等のよ
うに演算する。まず、命令オペランドフイールドおよび
前述のＩＱ７０２の出力側Ａ、ＢおよびＣとを検討すれ
ば、第１１図に示すように、前述のＩＱ７０２出力側Ａ
（Ｒ２、Ｒ３、およびＸ２フイールド）はＩＭＩ７３０
のビツト１２−１５から接続され；ＩＱ７０２出力側Ｂ
（Ｂ１およびＢ２フイールド）はＩＢ１ ７２２の出力
ビツト０−３から、かつＩＭ７３０の出力ビツト０−３
から接続され、かつＡＧＲＦＳ７０８に位置するマルチ
プレクサによつてシングル４ビツト出力に組合わされ；
かつＩＱ７０２出力Ｃ（Ｄ１およびＤ２フイールド）は
ＩＲＩ７２２のビツト４−１５から接続される。命令Ｏ
ＰコードフイールドおよびＩＱ７０２の出力側Ｄおよび
Ｅを検討すれば、第７Ａ図に示すように、ＩＱ７０２の
出力側Ｄ（ＤＦコードフイールド）はＩＲ０ ７２０の
出力ビツト０−７からら接続され、３２ビツトのＩＱ７
０２の出力側Ｅ（現在実行されつつある命令）がＩＲ０
７２０の出力ビツト０−１５およびＩＲ７２２の出力
ビート０−１５から接続されている。これらＩＱ７０２
の出力と各種の命令フオーマツトの前述のフイールドと
を比較した結果、前述の命令フイールドは前述のＩＱ７
０２の出力側に対して選択的に提供しうる。
【０１３４】ＡＧＵ１２４の構造ならびに演算について
説明したので、ＡＴＵ／Ｃ１２６の構造と動作とについ
て次に以下に説明する。
【０１３５】Ｃ．３．ＡＴＵ／１２６（第１２図） 前述のように、アドレス変換ユニツト／キヤツシユ（Ａ
ＴＵ／Ｃ）１２６はＰＵ１０４と、システム１０２のそ
の他のエレメントとの間のデータおよびアドレスパス
（経路）として動作する。特に、ＣＰＵ１２２とＡＧＵ
１２４とは相互に、かつＯＢバス６００とＶＡバス７０
０とを介してＡＴＵ／Ｃ１２６に連結され、ＡＴＵ／Ｃ
１２６は前記エレメントとＳＡバス１１６およびＳＤバ
ス１１８との間の連結を形成する。ＡＴＵ／Ｃ１２６
は、ＡＧＵ１２４により提供される仮想アドレスを、シ
ステム１０２の物理的アドレス空間、例えばＭＭ１０６
内の対応する物理的アドレスへ変換し、キヤツシユ機構
として動作し、ＣＰＵ１２２の演算に先立つてオペラン
ドならびに命令を取出しかつ記憶する。この点に関し
て、かつ以下に説明するように、ＡＧＵ１２４とＣＰＵ
１２２とはＡＴＵ／Ｃ１２６と共に動作し、命令取出
し、命令復号化、オペランド取出しおよび命令実行をオ
ーバラツプさせる。
【０１３６】第１２図に示すように、ＡＴＵ／Ｃ１２６
はアドレス変換ユニツト（ＡＴＵ）８０２とデータキヤ
ツシユ（ＤＣ）８０４とを含み、それらについてはその
順序で説明する。ＡＴＵ８０２はＶＡバス７００とＳＡ
バス１１６との間のアドレス経路を含み、かつ仮想アド
レスを物理的アドレスに変換するキヤツシユ機構を部分
的に含む。ＤＣ８０４はＤＢバス６００とＳＤバス１１
８との間のデータ経路であつて、命令やオペランドを取
出し、かつ記憶するキヤツシユ機構を含む。キヤツシユ
機構が当該技術分野の専門家に周知である限り、ＡＴＵ
８０２とＤＣ８０４との従来のキヤツシユ機構の詳細に
ついては以下詳しく説明しないことに注目すべきであ
る。しかしながらＡＴＵ８０２とＤＣ８０４の本発明に
関連する特徴については詳細に説明する。
【０１３７】Ｃ．３．ａ．ＡＴＵ８０２（第１２図） 前述のように、ＡＴＵ８０２は命令やオペランドに関す
る仮想アドレスをＡＧＵ１２４から受取り、これらの仮
想アドレスを、システム１０２の物理的アドレススペー
ス即ちＤＣ８０４またはＭＭ１０６における命令やオペ
ランドの対応する物理的アドレスに変換する。仮想アド
レス物理的アドレスへの変換操作についての前述の説明
について簡単に触れてみると、仮想アドレススペースが
情報を含む論理ページに分割され、仮想ページ内の情報
はバイトレベルまでアドレスしうることが示された。シ
ステム１０２の物理的アドレススペースはページフレー
ムに分割され、各ページフレームは情報の１個の仮想ペ
ージを含み、その中の情報もバイトレベルまでアドレス
可能である。特定のページフレームに位置する情報の特
定の仮想ページは、システム１０２によつて現在実行さ
れつつある演算に依存しており仮想ページはシステム１
０２の物理的アドレススペース、即ちＭＭ乃１０６と、
仮想メモリ例えば必要に応じてデイスクユニツトとの間
でスワツプされる。
【０１３８】仮想および物理的アドレスはそれぞれ２４
のアドレスビツトから構成される。仮想アドレスはアド
レスされた情報を含む仮想ページを識別する１３ビツト
の仮想ページ数フイールドと、仮想ページ内の特定バイ
トの情報の位置を確認する１１ビツトのバイトインデツ
クスフイールドとから構成される。対応する物理的アド
レスも同様に、仮想アドレスのページ数フイールドに対
応する１３ビツトのページフレーム番号フイールドと、
仮想アドレスのバイトインデツクスフイールドに対応す
る１１ビツトのバイトインデツクスフイールドとから構
成されている。仮想ページと、該仮想ページを含むよう
定められた対応する物理的ページとの間で１対１でバイ
トアドレスが対応することに注目すべきである。即ち、
仮想ページと物理的ページフレームとの間に可変関係が
あり、該関係においてページフレームは対応するページ
やページフレームの内部構造に位置しない仮想ページを
保持するようにされている。そのため仮想アドレスの物
理的アドレスへの変換は本質的に仮想ページ番号フイー
ルドを対応するページフレーム番号フイールドへの変換
である。仮想アドレスのバイトインデツクスフイールド
は直接、即ち変換することなく対応する物理的アドレス
のバイトインデツクスフイールドとして用いることがで
きる。
【０１３９】さらに、プログラムの内部構造は一般的
に、命令のシーケンスおよびデータエレメントのグルー
プが一連のアドレス位置、即ち、順次隣接したアドレス
を占めるものであることに注目すべきである。そのた
め、所定のページ内で多数のアドレス変換が行われ；即
ち仮想アドレスおよび対応する物理的アドレスのバイト
インデツクスフイールドのみが、例えば命令シーケンス
の中の次の命令あるいはデータエレメントの群から次の
データエレメントを選定する上で変更可能である。しか
しながらページフレームフイールド変換に対するページ
エレメントは、ページとページフレームの境界を横切る
際に発生する。
【０１４０】さて第１２図を参照し、かつＡＴＵ８０２
の基本的キヤツシユ機構の構造を検討すれば、第１２図
に示すように、ＡＴＵ８０２は仮想ページ番号に対応す
る物理的ページフレームフイールドをキヤツシングする
アドレス変換記憶装置（ＡＴＳ）８０６を含む。ＡＴＳ
８０６にはタツダ記憶コンパレータ（ＴＳＣ）８１０と
保護機構記憶装置（ＰＨＴ）８１２とを付属した変換タ
グ記憶装置（ＴＴＳ）８０８が付属している。
【０１４１】従来のキヤツシユ機構におけるように、Ｔ
ＴＳ８０８はＡＴＳ８０６にキヤツシユされた物理的ペ
ージフレームフイールドを代表するタグを記憶する。第
８図に示すように、ＴＴＳ８０８のアドレス入力側はＶ
Ａバス７００から接続され、該バスに出てくる仮想アド
レスのページ数フイールドを受取る。前記仮想ページ番
号はハツシユされ、ハツシユの結果はＴＴＳ８０８への
アドレス入力として用いられる。ＴＴＳ８０８が前記ア
ドレス入力に対応するタグを含むとすればそのタグは出
力として提供され、そのためＡＴＳ８０６が仮想ページ
番号に対応する、キヤツシユに入力された物理的ページ
フレーム番号を含むことができる。これらのタグはＴＳ
Ｃ８１０により仮想アドレスのページ数フイールドに比
較され、ＴＳＣ８１０は特定の仮想アドレスページ数フ
イールドに対応する物理的ページフレームフイールドが
ＡＴＳ８０６に記憶されているとすれば対応する出力を
提供する。第１２図に示すように、例えばＴＳＣ８１０
は、ＡＴＳ８０６でキヤツシユされた対応する物理的ア
ドレスページフレーム番号フイールドを有さない仮想ア
ドレスページ番号フイールドが発生すればいつでも長い
アドレス変換（ＬＡＴ）出力を提供する。次いで、この
出力は必要な仮想アドレスから物理的アドレスへの変換
を行うマイクロルーチンを開始する。
【０１４２】ＰＲＴ８１２はシステム１０２の保護機
構、即ち現在実行されているプロセスにより記憶された
データとプロダラムへのアクセスに関する情報に関する
情報を記憶する。第８図に示すように、ＰＲＴはそのア
ドレス入力側をＶＡバス７００から接続させており、Ｖ
Ａバス７００に出てくる各仮想アドレスに応答して、前
記アドレスに位置する情報に関する所定の演算が可能か
否かを指示する。アクセスが許容されないとすれば、適
当な保護マイクロルーチンが開始する。
【０１４３】再びＡＴＳ８０６を参照すれば、ＡＴＳ８
０６には仮想アドレスハツシングバツフア（ＶＡＨ）８
１４と仮想アドレスバツフア（ＶＡＢ）８１６とが付属
している。前記エレメントはＡＴＳ８０６と共に仮想ア
ドレスから物理的アドレスへの変換機構を構成し、以下
説明のように、物理的アドレス出力をＶＡバ８００に出
てくる仮想アドレスに応答して３２ビツトのアドレス変
換ローヤル（ＡＴＬ）バス８１８、物理的命令アドレス
レジスタ（ＰＩＡＨ）８２０および物理的アドレスレジ
スタ（ＰＡＲ）８２２に供給する。
【０１４４】ＶＡＨ８１４はＶＡバスアドレス７００か
ら仮想アドレスページ番号フイールドあるいは仮想アド
レスを受取る。このアドレシング入力はＡＴＳ８０６か
らキヤツシユに入力された物理的ページフレーム番号フ
イールドを読取り、かつ物理的ページフレーム番号フイ
ールドをＡＴＳ８０６へ入力即ち書込むための双方に用
いられる。
【０１４５】ＶＡＢ８１６はＶＡバス７００に出てくる
アドレスを受取りかつ記憶するためにＶＡバス７００か
ら接続されたバツフアレジスタである。第１の局面にお
いて、ＶＡＢ８１６は物理的ページフレーム番号フイー
ルドをＡＴＳ８０６へ入力即ち書込むデータ経路として
用いられ、この目的に対してＡＴＳ８０６のデータ入力
側に第１の１３ビツトの出力側を接続している。ＶＡＢ
８１８もＣＰＵ１２２により直接発生する物理的アドレ
ス用のＡＴＵ８０２のアドレス出力経路として用いら
れ、かつ３２ビツトの出力側をＡＴＬ８１８に接続しＣ
ＰＵ１２２により発生する物理的アドレスを直接ＡＴＬ
バス８１８へ通す。
【０１４６】さて、仮想アドレスの物理的アドレスへの
変換について検討すれば、前述のように各物理的アドレ
スは物理的ページフレーム番号とバイトインデツクスフ
イールドとから構成されている。これらのフイールドは
それぞれ仮想ページ番号フイールドならびに仮想アドレ
スのバイトインデツクスフイールドとに対応する。また
前述のように、仮想アドレスのバイトインデツクスフイ
ールドは物理的アドレスのバイトインデツクスフイール
ドとして直接用いることができ、一方仮想ページ番号フ
イールドは対応する物理的ページフレーム番号フイール
ドに変換する必要がある。
【０１４７】ＶＡＢ８１６は仮想アドレスから物理的ア
ドレスへの変換におけるバイトインデツクスフイールド
のソース（源）であり、かつこの目的のために、第３の
１１ビツトのバイトインデツクスフイールド出力側を有
する。第１２図に示し、かつ以下説明するように、ＶＡ
Ｂ８１８のバイトインデツクスフイールドの出力側はＰ
ＩＡＲ８２０とＰＡＲ８２２の入力側に接続されてい
る。
【０１４８】ＡＴＳ８０６は前述のように、仮想アドレ
スから物理的アドレスへの変換における物理的ページフ
レーム番号フイールドの源であり、この目的に対して、
ＡＴＬバス８１８に接続された１３ビツトのページフレ
ーム番号フイールドを有する。第１２図に示し、かつ後
述するように、ＰＩＡＲ８２０とＰＡＲ８２２とは、Ａ
ＴＬバス８１８から物理的アドレスのページフレーム番
号フイールドを受取るためにＡＴＬバス８１８から接続
された１３ビツトのページフレーム番号フイールド入力
側を有する。
【０１４９】第１２図にするように、ＡＴＵ８０２には
ＡＴＳ８０６とＶＡＢ８１６からの２個の物理的アドレ
ス出力経路が設けられ、第１の経路はＡＴＬ８１８を通
りＤＢバス６００まで、第２の経路はＰＩＡＲ８２０と
ＰＡＲ８２２を含む物理的アドレスレジスタを通つてお
り、かつ物理的アドレス（ＰＡ）バス８００が設けられ
ている。まずＡＴＬ８１８を検討すれば、ＡＴＬ８１８
は３２ビツトの双方向性物理的アドレスバツフア（ＰＡ
Ｂ）８２４を介してＤＢバス６００に接続されており、
ＶＡＢ８１６からの物理的アドレスとＡＴＳ８０６から
の物理的アドレスページフレーム番号フイールドとがＰ
ＡＢ８２４を介してＤＢバス６００に読取ることができ
る。同様に、ＤＢバス６００に出てくる、例えばＣＰＵ
１２２により発生した物理的アドレスはＡＴＬバス８１
８に読取ることができる。
【０１５０】物理的アドレスレジスタを通りＰＡバス８
００までの物理的アドレス出力経路を検討すれば、ＡＴ
Ｕ８０２には命令およびデータ用の個別の物理的アドレ
スを備えている。即ち、ＰＩＡＰ８２０は命令用の物理
的アドレスを記憶しかつ提供し、一方ＰＡＰ８２２はデ
ータ用の物理的アドレスを記憶し、かつ提供する。以下
詳しく説明するように、個別の命令およびデータアドレ
スレジスタを設けることによつて命令およびオペランド
の取出しを、即ちＣＰＵ１２２の１回における命令およ
びオペランドの双方の取出しを重ねることができる。
【０１５１】前述のように、物理的アドレスは２４ビツ
トとするが、３１ビツトに拡張してもよい。物理的アド
レスを拡張したアドレスフイールドはプログラム制御ワ
ードの一部として位置し、かつＣＰＵ１２２から、ＶＡ
バス７００おょびＶＡＢ８１６を通してＡＴＬバス８１
８まで読取ることができる。第１２図に示すように、物
理的アドレスレジスタはさらに物理的アドレス拡張フイ
ールドを受取りかつ記憶するために入力側がＡＴＡＬバ
ス８１８から接続された物理的アドレス拡張レジスタ
（ＰＡＰＸ）８２８を含む。ＰＡＦＸ８２８の出力側は
以下説明するようにＰＡバス８００に提供される。
【０１５２】第１２図に示すように、再びＰＩＡＲ８２
０およびＰＡＢ８２２を参照すれば、ＰＩＡＲ８２０お
よびＰＡＲ８２２はそれぞれ、ＡＴＬバス８１８から物
理的なページフレーム番号フイールドを受取るためにＡ
ＴＬバス８１８からの第１の１３ビツト入力側が設けら
れている。前述のように、これらのページフレーム番号
フイールド源はＡＴＳ８０６、あるいはＶＡＢ８１６を
介してＣＰＵ１２２およびＶＡバス７００、ら転送され
た物理的アドレスのいずれかでよい。また、ＰＩＡＲ８
２０とＰＡＲ８２２はそれぞれ、ＶＡＢ８１６の対応す
る出力側からの第２の、１１ビツトバイトインデツクス
フイールド入力側が設けられている。再び前述のよう
に、前記バイトインデツクスフイールド源はＡＧＵ１２
４からＶＡＢ８１６によつて受取られる仮想アドレスあ
るいはＣＰＵ１２２からＶＡＢ８１６によつて受取られ
る物理的アドレスのいずれかでよい。
【０１５３】個別ページフレーム番号およびバイトイン
デツクスフイールド源およびＰＩＡＲ８２０およびＰＡ
Ｒ８２２用入力側とを設けることによつて、ある状況下
においては、仮想アドレスを物理的アドレスへの変換速
度を速める。前述のように、データシーケンスおよびプ
ロダラム内のデータエレメントの内部構造は所定のペー
ジ内で多くのアドレス変換が行えるようなものとされて
いる。前記アドレスのシーケンス、即ち１個のページ内
のアドレスのシーケンスが発生すると、アドレス変換は
各アドレスに対して新しい物理的ページフレーム番号フ
イールドを発生させる必要はない。即ち、物理的ページ
フレーム番号フイールドはシーケンスにおける各アドレ
スに対して残留し、バイトインデツクスフイールドのみ
が変化する。ページフレーム番号およびバイトインデツ
クスフイールド用にＰＩＡＲ８２０およびＰＡＲ８２２
への個別の電源ならびに入力側を設けることによつてそ
の中に含まれるページフレーム番号フイールドが、ＶＡ
Ｂ８１６から新しいバイトインデツクスフイールドが装
填されている間一定になるようにできる。所定ページ内
のアドレスのシーケンスに対して仮想アドレスの物理的
アドレスへの変換は、ＡＴＵ８０２のキヤツシユ機構が
ページ番号フイールドをページフレーム番号フイールド
へ変換しうる速度ではなく、むしろＡＧＵ１２４が新し
いバイトインデツクスフイールドを提供しうる速度で進
行することができる。そのため、仮想アドレスの物理的
アドレスへの変換速度は１個のページ内のアドレスリフ
アレンスに対して向上する。
【０１５４】前述のように、ＡＴＵ８０２の基本的な物
理的アドレス出力経路は３２ビツトの物理的アドレス
（ＰＡ）バス８００を通る。
【０１５５】第１２図に示すように、ＰＩＡＲ８２０と
ＰＡＲ８２２の物理的アドレス出力側は物理的アドレス
マルチプレクサ（ＰＡＭ）８２６を介してＰＡバス８０
０に接続され、そのため命令あるいはオペランドのいず
れをアドレスすべきかによつて物理アドレスの現在の源
として選択しうる。ＰＡＲＸ８２８のアドレス拡張フイ
ールド出力側はＰＡバス７００に直接接続されることに
よつて必要に応じ３１ビツトのアドレシングを提供す
る。
【０１５６】第１２図に示すように、ＰＡバス７００は
ＭＭ１０６ならびにデータキヤツシユ（ＤＣ）８０４へ
直接読取りおよび書込むためにシステムアドレスドライ
バ（ＳＡＤ）８３０を介してＳＡバス１１６へ物理的ア
ドレス出力を提供する。書込み命令待ち行列検出装置
（ＷＩＱＤ）８３２を説明した後ＤＣ８０４について次
に説明する。
【０１５７】前述のように、命令待ち行列はいずれかの
所定の時に少なくとも２個の命令を記憶することができ
る。そのため、例えば現在の命令の実行から発生する書
込み演算は命令待ち行列に現在位置し実行を待機してい
る、ＭＭ１０６またはＤＣ８０４における命令のオリジ
ナルコピーをある点において修正することができる。例
えば自己修正モードにおけるように前述のようなことが
発生すれば、命令待ち行列に位置するコピーはもはや有
効ではなく、新しいオリジナルに代える必要がある。
【０１５８】第１２図に示すように、ＷＩＱＤ８３２は
その第１のアドレス入力側をＰＩＡＲ８２０から接続さ
せ、現在取出されつつある命令のアドレスを表わし、第
２のアドレス入力側をＰＡバス７００から接続させ、例
えば、現在書込まれつつあるアドレスを表わす。ＷＩＱ
Ｄ８３２はＰＩＡＲ８３２からの第１の入力から、現在
待ち行列に位置する命令のアドレス範囲を検出し、現在
の書込みアドレスを命令待ち行列のアドレス範囲と比較
することができる。命令待ち行列に現在位置するアドレ
ス範囲内で書込み操作が起きるとすれば、ＷＩＱＤ８３
２がマイクロコードルーチンを開始させ命令待ち行列の
現在の中味を消去し、ＭＭ１０６またはＤＣ８０４から
の命令待ち行列を再充填し、そのため待ち行列における
修正ずみの命令を命令の新しいオリジナルに取替える。
そのためＷＩＱＤ８３２は、命令待ち行列が実行されつ
つあるコードの現在の有効なバージョンを常に含むよう
に保証する。
【０１５９】ＡＴＵ／Ｃ１２６のＡＴＵ８０２部分の構
造とオペレーシヨンとについて説明したので、ＤＣ８０
４について次に説明する。
【０１６０】Ｃ．３．ｂ．データキヤツシユ（ＤＣ）８
０４（第１２図） 前述のように、ＤＣ８０４はＤＢバス６００とＳＤバス
１１８との間のデータ経路であつて、ＣＰＵ１２２の演
算に先行して命令やオペランドを取出しかつ記憶するキ
ヤツシユ機構を含む。ここでも、キヤツシユ機構が当該
技術分野の専門家に対して周知のものである限り、ＤＣ
８０４の従来のキヤツシユ機構の特徴については以下に
詳細には説明しない。しかしながら、本発明に関連する
ＤＣ８０４の特徴については詳細に説明することとす
る。
【０１６１】第１２図に示すように、ＤＣ８０４は、そ
のデータキヤツシユメモリ命令を構成するデータ記憶装
置（ＤＳ）８３４を含む。以下に説明するように、ＤＳ
８３４はＳＤバス１１８からＤＢバス６００までの入力
経路を含み、即ちＰＵ１０４に提供される全てのデータ
および命令がＤＳ８３４からＰＵ１０４の残りエレメン
トに提供される。また以下に説明するように、ＤＢバス
６００からＳＤバス１１８までの出力経路も同様にＤＳ
８３４に関連したロジツクとバスエレメントとから構成
かれ、ＤＳ８３４はＰＵ１０４からＭＭ１０６へのデー
タの書込みに関係する。
【０１６２】前述のように、ＳＤバス１１８は８バイ
ト、即ち６４ビツトあるいは１個のダブルワードの幅を
有している。ＤＣ８０４とＭＭ１０６との間の全ての情
報の転送はダブルワードで行われ、情報はダブルワード
でＤＳ８３４に記憶され、ＤＳ８３４へ書込まれかつ読
取られる。情報は一時に１個のダブルワードの割合でＤ
Ｓ８３４から読取られるが、ＤＳ８３４は可変ブロツク
サイズのキヤツシユであり、情報は１個以上のダブルワ
ードを含むブロックの形でＤＳ８３４へ書込むことがで
きる。
【０１６３】本実施例においては、ＤＳ８３４書込みブ
ロツクサイズはマイクロコードにより選択可能であつ
て、ＤＳ８３４へのブロツク書込みを実行する目的によ
つて１個、２個あるいは４個のダブルワードを含むこと
ができる。例えば、キヤツシユ取出しミスの場合、４個
のダブルワードのブロツク書込みが実行され、そのため
３２バイトのデータあるいは命令をＤＳ８３４へ転送す
る。プログラムの前述のロジツク構造、即ち一連のアド
レスにおいて前記シーケンスの命令および関連データエ
レメントが全体的に位置するため、４個のダブルワード
をブロツク転送することによつて、別のブロツク書込み
が必要とされる前に次の３２バイトのキヤツシユヒツト
（ｃａｃｈｅ ｈｉｔ）を提供することが多い。
【０１６４】ＤＳ８３４への情報の書込みおよびＤＳ８
３４からの情報の取出しはＰＡバス８００を通してＡＴ
Ｕ８０２から提供される物理的アドレスによつて制御さ
れる。第１２図に示すように、ＤＳ８３４のアドレス入
力側はデータ記憶アドレスバツフア（ＤＳＡＢ）８３６
の出力側から接続され、ＤＳＡＢ８３６の方はＰＡバス
８００から接続されている。
【０１６５】前述のように、ＤＳ８３４は部分的に、Ｓ
Ｄバス１１８からＤＢバス６００への入力経路を構成
し、ＤＳ８３４キヤツシユ機構と関連したエレメントが
ＤＢバス６００からＳＤバス１１８での出力経路を構成
する。入力経路をまず検討すれば、第１２図に示すよう
に、ＤＣ８０４は双方向性のシステムデータバストラン
シーバ（ＳＤＸ）８４０を介してＳＤバス１１８から接
続されている。ＤＣバス８３８の方はＤＳ８３４のデー
タ入力側に接続され、そのためＳＤＸ８４０と共に、Ｓ
Ｄバス１１８からＤＳ８３４へ情報が書込まれる経路を
構成する。以下説明するように、ＤＣバス８３８および
ＳＤＸ８４０もＤＢバス６００からＳＤバス１１８まで
の出力経路の一部を構成する。
【０１６６】ＤＳ８３４の６４ビツト（ダブルワード）
のデータ出力側は６４ビツトのデータ記憶ラツチ（ＤＳ
Ｌ）８４２に接続され、ＤＳＬ８４２の方は読出し伝送
再指令バツフア（ＲＴＲＢ）８４４に６４ビツトの出力
を提供する。前述のように、情報はダブルワードの形で
ＤＳ８３４から読取られ、一方ＤＢバス６００は幅が単
一ワード（３２ビツト）である。さらに、ほとんどのＣ
ＰＵ１２２の演算はダブルワード以下のデータエレメン
ト、即ち、バイト、ハーフワード（ダブルバイト）およ
びワードに対して実施され、ＣＰＵ１２２によつて演算
するデータエレメントをダブルワードの境界に位置させ
なくてもよい。ＲＴＲＢ８４２は基本的に右／左のシフ
タで、かつＤＳ８３４から読出されたダブルワードに対
してバイトシフトおよびワード当りの選択操作を実行す
るマルチプレクサであつて、そのためＲＴＲＢ８４２は
ＤＳ８３４から読取られるダブルワードからバイト、ハ
ーフワードおよびワードが抽出され、ＤＢバス６００に
提供すべき単一の３２ビツトワードにフオーマツト化で
きるようにする。
【０１６７】ＤＳ８３４を通る経路の他に、第１２図に
示すように、ＤＳ８３４の出力側へ、即ちＤＳＬ８４２
の入力側へＤＣバス８３８からキヤツシユバイパス経路
が提供される。この経路はキヤツシユミスから発生する
ＤＳ８３４の装填の間必要とされる情報を提供するに要
する時間を減少するために使用できる。即ち、キヤツシ
ユミスを発生させるデータ即ち命令に対する要求がＤＳ
８３４におけるブロツクの他の中味に加えて、必要とさ
れる情報をキヤツシユに入力するブロツクロードオペレ
ーシヨンを開始させる。ブロックロードが完了するのを
待機し、次いでＤＳ８３４から必要とされる情報を読取
るのでなく、情報がＤＳ８３４に書込まれると同時にバ
イパス経路を通して必要な情報をＤＳＬ８４２に提供す
ることができる。
【０１６８】第１２図に示すように、ＲＴＲＢ８４２の
単一ワード（３２ビツト）の出力側は双方向性の読取り
伝送（ＲＴ）バス８４６に接続されている。ＲＴバス８
４６の方は双方向性のＤＢバストランシーバ（ＤＢＸ）
８４８を介してＤＢバス６００に接続され、そのためＤ
Ｓ８３４から読取られた情報がＤＢバス６００からＣＰ
Ｕ１２２およびＡＧＵ１２４へ転送できるようにする。
次に下記するように、ＲＴバス８４６およびＤＢＸ８４
８もＤＢバス６００からＳＤバス１１８までの出力経路
の一部を構成する。
【０１６９】さて、ＤＢバス６００からＳＤバス１１８
までの出力経路を検討する。まず物理的経路について説
明し、次いでＭＭ１０６への情報の書込みに関して前記
経路とＤＳ８３４の動作について説明する。
【０１７０】第１２図に示し、かつ丁度前述したよう
に、ＤＢバス６００からＳＤバス１１８までの経路の第
１の部分は双方向性のバストランシーバＤＢＸ８４８と
双方向性のＲＴバス８４６とを含む。即ち、情報はＤＢ
６００から、ＤＢＸ８４８を介してＲＴバス８４６へ、
３２ビツトの単一のワードの形で読取ることができる。
【０１７１】第１２図に示すように、単一ワード幅のＲ
Ｔバス８４６は書込み組合せ装置（ＷＲＴＭＲＧ）８５
０の第１の入力側に接続され、以下説明するように、Ｄ
ＳＬ８４２のダブルワード幅の出力側がＷＲＴＭＲＧ８
５０の第２の入力側に接続されている。前述のように、
ＤＣバス８３８がＳＤＸ８４０を介してＳＤバス１１８
に接続され、そのためＷＲＴＭＲＧ８５０の出力側に出
てくるダブルワードがＳＤバス１１８、したがつてＭＭ
１０６へ書込むことができる。
【０１７２】さて、ＭＭ１０６への情報の書込みに関し
てＤＳ８３４と関連の論理の演算について検討する。Ｍ
Ｍ１０６への書込みを実行するＤＣ８０４のオペレーシ
ヨンは、一般的な問題を以下説明した後での方がより理
解できる。
【０１７３】前述のように、ＤＣ８０４とＭＭ１０６と
の間の情報の全ての転送はダブルワードであつて、情報
はダブルワードの形でＭＭ１０６に記憶される。そのた
め、ＭＭ１０６に書込むべきバイト、ハーフワードある
いはワードはＭＭ１０６へダブルワードで転送する必要
があり、かつ当該アドレス位置を含む記憶されたダブル
ワード内のアドレス位置へ書込む必要がある。
【０１７４】従来のシステムにおいては、前記演算は通
常システムメモリにおいて読取り−修正−書込み演算に
よつて実行される。即ち、書込むべき情報はダブルワー
ドにフオーマツト化され、ダブルワードの未使用ビツト
は例えば零で充填し、零を充填したダブルワードがメモ
リに転送される。メモリにおいて、情報を書込むべきア
ドレス位置を含むダブルワードがメモリから読取られ、
零を充填したダブルワードからの情報ビツトを含むよう
修正され、メモリへ書戻される。
【０１７５】システムメモリへの情報の書込みに関する
別の問題はシステムの演算に先立つて命令やデータを記
憶するキヤツシユを含むいずれのシステムにおいても発
生する。即ち、キヤツシユはＭＭ１０６に記憶された情
報の中のあるもののコピーを含み、ＭＭ１０６への書込
みによつてその中に位置する情報のオリジナルバージヨ
ンを修正させ、そのためＤＳ８３４における情報のキヤ
ツシユ化されたコピーはもはやＭＭ１０６における新規
情報分には対応しなくなる。従来のシステムにおいて
は、この問題はメモリ内の情報を前述のように読取り−
修正−書込み操作によつて更新された後メモリからの修
正された情報をキヤツシユに入力することにより対処す
ることが多い。
【０１７６】ＣＰＵ１２２からＭＭ１０６への情報の書
込みについての一般的な問題について説明したので、前
述の書込みを実行するＤＣ８０４のオペレーシヨンにつ
いて以下説明する。
【０１７７】前述のように、プログラムの内部論理構造
は、命令ならびにデータエレメントの群のシーケンスが
一連のアドレス位置、即ち順次の隣接する位置を極めて
頻繁に占処するようなものである。また、前述のょう
に、データあるいは命令を問わず、ＭＭ１０６からＰＵ
１０４へ読取られる全ての情報は８から３２バイト、即
ち１個から４個のダブルワードのブロツクの形でＤＳ８
３４においてキヤツシユされる。そのため、いずれかの
所定の書込み操作に対して書込みアドレスに位置する情
報エレメントがキヤツシユに入力され、そのためＤＳ８
３４で使用可能となる。
【０１７８】書込みアドレスに位置するエレメントがＤ
Ｓ８３４でキヤツシユに入力される、システム１０２の
ＣＰＵ１２２からＭＭ１０６への書込みにおいて、書込
み操作は、ＭＭ１０６によつて実行される読取り−修正
−書込み操作に続いてキヤツシユを再ロードすることに
より実行されるのではなく、ＤＣ８０４において書込み
−組合せ操作により実行される。書込み−組合せ操作に
おいては、書込みアドレスはＤＳ８３４から、ＤＳＬ８
４２と、ＷＲＴＭＲＧ８５０の第２の、ダブルワード幅
の入力側でキヤツシユに入力された情報エレメントを読
取るために使用される。同時に、書込むべき清報を含む
ワードはＣＰＵ１２２およびＤＢバス６００から、ＷＲ
ＴＭＲＧ８５０の第１の、単一ワード幅の入力側へ提供
される。この点に関して、前述のように、ＣＰＵ１２２
の機能にはその中で発生した情報を、ＷＲＴＭＲＧに８
５０への書込み入力として使用すべき、単一の、３２ビ
ツトのワードへフオーマツト化する機能力を含む。
【０１７９】ＷＲＴＭＲＧ８５０は基本的には、ＭＭ１
０６へ書戻されるべき情報を、書込むべき情報に対応す
る、ＤＳ８３４から読取られたダブルワードの部分に代
替させるマルチプレクサである。次いで、ＷＲＴＭＲＧ
８５０は出力として、新しいダブルワードを提供し、そ
の新しいダブルワードはその中の適当なバイト位置にお
いて、メモリに書込むべき情報と、ＤＳ８３４から読取
られたダブルワードのオリジナルの未修正の部分とを含
む。次いで、前記の新しいダブルワードはＤＳ８３４へ
書込まれ、その中に位置するオリジナルのダブルワード
を重複書込みし、かつ代替することによつて更新された
情報がＤＳ８３４から直ちに得られるようになる。同時
に、新しいダブルワードはＳＤＸ８４０およびＳＤバス
１１８を介してＭＭ１０６へ書込まれ、そこで中に位置
するオリジナルのダブルワードに重複して書込まれ、Ｍ
Ｍ１０６の中味を更新する。
【０１８０】このように、ＤＳ８３４はメモリ修正速度
およびキヤツシユ再充填速度ではなく、キヤツシユの動
作速度で更新され、ＭＭ１０６はメモリの読取り−修正
−書込み速度でなくメモリ書込み速度で更新される。こ
のように、キヤツシユをベースにした書込み、組合せ操
作はメモリへの書込み実行においてキヤツシユおよびシ
ステムメモリの演算速度を著しく向上させる。
【０１８１】メモリへの書込みの実施におけるＤＣ８０
４の演算についての別の例としては、メモリからメモリ
へのオペレーシヨンならびにストリング移動操作であ
る。メモリからメモリへの移動において、情報は第１
の、元々のメモリ位置から第２の行き先メモリ位置へ書
込まれる。ストリング移動は基本的にはメモリからメモ
リへの移動のシーケンスから構成され、データエレメン
トはアドレスの第１のシーケンスから順に読取られ、同
じシーケンスでアドレスの第２の対応するシーケンスに
書込まれる。まずメモリからメモリへの移動操作につい
て検討する。該操作の各々における最初のステツプは読
取りであつて、そのため移動すべき情報はＤＳ８３４に
おいてキヤツシユに入力される。情報はブロツクベース
でキヤツシユに入力されるので、移動操作の行き先アド
レスもＤＳ８３４においてキヤツシユされる。次いで、
ＤＳ８３４の元々のアドレスからＤＳＬ８４２およびＲ
ＴＲＢ８４４を介して、ＷＲＴＭＲＧ８５０の第１の、
単一ワード幅の入力側まで移動すべき情報を読取ること
により前記移動が実行される。次いで行き先アドレスに
位置する情報はＤＳ８３４から読取られ、ＷＲＴＭＲＧ
８５０の第２の、ダブルワード幅の入力側へ提供され、
元々の情報は行き先のダブルワードと組合されて新しい
行き先ダブルワードを発生する。前述のように、次いで
新しい行き先のダブルワードはＤＳ８３４とＭＭ１０６
とへ同時に書込まれ、その中に位置するオリジナルの行
き先ダブルワードと重複書込まれる。
【０１８２】ストリング移動も同様に行われ、即ち、前
述のように、ストリングが元々のアドレス位置の第１の
シーケンスから行き先アドレス位置の第２のシーケンス
まで移動してしまうまでメモリからメモリへの移動のシ
ーケンスとして実行される。前述のように、ＶＡＲ７１
４はＡＧＵ１２４に提供され、元々のおよび行き先アド
レスのシーケンスがストリング移動操作において発生し
うる速度を増加させることに注目すべきである。さら
に、特にストリンダ移動において、前述の移動は単一の
論理ページのアドレススペース、即ち単一の物理的ペー
ジフレーム内で発生することがほとんであることに注目
すべきである。そのため、元々のおよび行き先アドレス
の仮想アドレスを、元々および行き先アドレスの物理的
アドレスに変換する上で全てのアドレスを変換する必要
はない。即ち、前述のように、所足ページ内での仮想ア
ドレスから物理的アドレスの変換のシーケンスは各新ア
ドレスに対して新しいページフレーム番号を発生させる
必要はなく、単に新しいバイトインデツクスフイールド
を仮想アドレスから物理的アドレスへ変換するだけであ
る。したがつて、ストリング移動において実際の情報の
動きと、アドレス発生および変換のシーケンスとは最大
キヤツシユ速度において行いうる。
【０１８３】最後に、システム１０２の本実施例におい
ては、先の演算あるいはＭＭ１０６への書込みから発生
する演算の一部のいずれかとして行き先アドレス情報が
ＤＳ８３４においてキヤツシユに入力されないとすれ
ば、ＭＭ１０６への書込みに対して書込み−組合せ操作
を使用しないことを注目すべきである。ＤＳ８３４にお
いて行き先アドレス情報がキヤツシユに入力されないよ
うな場合、システム１０２は前述した従来の、メモリ読
取り−修正−書込み操作を用いる。しかしながら、代替
の実施例においては、ＤＳ８３４において行き先アドレ
ス情報をキヤツシユに入力し、かつたとえ、特定の書込
み操作に対して特にキヤツシユに入力する必要があると
しても、ＭＭ１０６への全ての書込みに対して書込み−
組合せ操作を実行することが有利のこともある。入力お
よび出力経路および書込み−組合せ操作についてのＤＣ
８０４のオペレーシヨンを説明したので、ＤＳ８３４に
関連するキヤツシユ機構のあるエレメントの構造とオペ
レーシヨンとについて次に以下説明する。
【０１８４】ほとんどの従来のキヤツシユ機構における
ように、ＤＣ８０４はＤＳ８３４と関連して、ＤＳ８３
４においてキヤツシユに入力された情報に関するパリテ
イ情報を記憶するメモリと、タグと、ＤＳ８３４入力に
関するタグ有効情報とを記憶するメモリとを含む。パリ
テイおよびタグ有効ビツトメモリとは第１２図に示して
おらず、かつ当該技術分野の専門家には周知なので以下
詳しくは説明しない。しかしながら、タグ記憶メモリの
オペレーシヨンについてはＤＣ８０４のオペレーシヨン
に係るので以下説明する。第１２図に示すように、ＤＳ
８３４には、ＤＳ８３４でキヤッシユに入力されたダブ
ルワードの情報エレメントと関連するタダを記憶し、か
つ提供するデータタグ記憶装置（ＤＴＳ）８５２が関連
している。ＤＴＳ８５２の完全な構造体は第１２図に示
されておらず、類似のタグ記憶装置（ＴＴＳ８０８）の
構造と動作については前述したので、ＤＴＳ８５２の演
算については詳細に説明しない。
【０１８５】前述のように、キヤツシユの中味が常にシ
ステムメモリの中味と確実に対応するようにする。上
で、キヤツシユ機構を組込んだいずれのシステムにおい
ても問題が介在する。ＰＵ１０４から発生するＭＭ１０
６の書込み操作に対してＭＭ１０６およびＤＳ８３４の
中味を対応させることに関するＤＣ８０４のオペレーシ
ヨンについてはすでに前述した。しかしながら例えばＰ
Ｕ１０４から発生しない、ＳＢＩ１１０からの書込みの
ようにＭＭ１０６への書込みに関して別の問題がある。
【０１８６】第１２図に示すように、ＤＴＳ８５２のア
ドレス入力側はタグ記憶アドレスマルチプレクサ（ＴＳ
ＡＭ）８５４から接続されており、ＴＳＡＭ８５４の方
はＤＳ８３４の通常のタダチエツクおよびアドレシング
に対してＰＡバス８００から第１の入力側が接続されて
いる。また、ＴＳＡＭ８５４の第２の入力側が外部メモ
リアドレスラツチ（ＸＭＡＬ）８５６を介してＳＡバス
１１６から接続されており、ＰＤ１０４に対しては外部
の源から提供された全てのＭＭ１０６の書込みアドレス
を受取り、即ちＰＵ１０４から発生しないＭＭ１０６の
全ての書込み操作を検出する。したがつて、外部からの
ＭＭ１０６書込み操作に対して、ＤＴＳ８５２の中味が
アドレスされ、かつ検査され、ＤＴＳ８５２が対応する
タグを含むか、したがつて、ＤＳ８３４が外部書込アド
レスに対応する入口を含むかを検出する。
【０１８７】ＤＴＳ８５２からのタグとＴＳＡＭ８５４
の出力とがタグ記憶パイプライン（ＴＳＰＬ）８５８の
入力側に提供され、該ＴＳＰＬ８５８はハツシユした外
部からの書込みアドレスと対応するＤＴＳ８５２とがあ
ればそれとを受取りかつ記憶する。ＴＳＰＬ８５８はＰ
Ｕ１０４および後述のＭＭ１０６とパイプラインされた
演算の結果パイプラインされたレジスタとして提供され
る。ハツシユされた外部書込みアドレスと対応する。Ｄ
ＴＳ８５８から読取つたタグとは次いでタグ記憶コンパ
レータ（ＴＳＣ）８６０に提供され、ハツシユした外部
書込みアドレスとタグとを比較して、ＤＴＳ８３４が、
ＭＭ１０６への外部書込み操作の行き先アドレスに対応
する入口を含むか否か検出する。その通りであれば、マ
イクロルーチンが開始して再ロードし、ＤＴＳ８３４の
対応する中味をＭＭ１０６の修正された中味と対応する
よう更新する。
【０１８８】ＡＴＵ／Ｃ１２６即ちＡＴＵ８０２とＤＣ
８０４の構造とオペレーシヨンについて説明したので、
それぞれＡＧＵ１２４およびＣＰ６０２への命令とオペ
ランドのインタリーブされ、かつオーバラツプした取出
しを実行するＣＰ６０２、ＡＧＵ１２４，ＡＴＵ８０２
およびＤＣ８０４のオペレーシヨンを次に説明する。
【０１８９】Ｃ．３．ｃ．命令およびオペランドの取出
し（第１３図） 前述のように、ＤＣ８０４はＰＵ１０４のオペレーシヨ
ンを予定してＭＭ１０６から命令およびオペランドを取
出し、かつ記憶し、これら命令およびオペランドを必要
に応じてそれぞれＡＧＵ１２４とＣＰＵ１２２とへ供給
するよう操作する。ＤＣ８０４からＡＧＵ１２４、即ち
ＩＱ７０２への命令の読取りはＣＰ６０２とＡＴＵ８０
２のＰＩＡＲ８２０の操作によつて供給される次の命令
アドレスに応答して実行される。
【０１９０】ＰＵ１０４および特にＣＰＵ１２２の演算
速度は部分的には命令およびオペランドをＰＣ８０４か
らＣＰＵ１２２とＡＧＵ１２４とから転送しうる速度に
よつて決定され、ＣＰＵ１２２の演算結果は次にＭＭ１
０６へ転送するようＤＣ８０４へ転送される。この理由
により、ＣＰＵ１２２、ＡＧＵ１２４およびＡＴＵ／Ｃ
１２６は、オーバラップされかつインダリーブされた命
令／オペランド読取り／書込みサイクルにおいて相互に
協働するよう構成されており、そのためＰＣ８０４とＣ
Ｐ１２２との間で命令およびオペランドが効率的に連続
して流れる。
【０１９１】前記読取り／書込みサイクルを実行するＰ
Ｕ１０４、即ちＣＰ１２２、ＡＧＵ１２４、ＰＡＲ８２
２およびＰＩＡＲ８２０を含むＡＴＵ８０２およびＤＣ
８０４の個々のエレメントのオペレーシヨンについて上
述してきた。ＤＥバス６００を介して命令およびオペラ
ンドの読取りおよび書込みをオーバラツプして行う前記
エレメントの協働のオペレーシヨンについて以下説明す
る。
【０１９２】第１３図を参照すれば、ＡＧＵ１２４およ
びＣＰＵ１２２への命令およびオペランドの重複取出し
ならびにＣＰＵ１３３からＤＣ８０４へのオペランドの
書込みを示すタイミング線図が示されている。第１３図
は、イベント、即ちプログラム実行中の命令おびよオペ
ランドの取出しおよびその結果の書戻しの連続したシー
ケンスが入るウインドウを示す。第１３図に出てくるイ
ベントのシーケンスはプログラムの実行の間ＰＵ１０４
のエレメントによる命令とオペランドの取出しおよび書
込みにおいて発生しうる典型的なオペレーシヨンを示す
よう選定したものである。
【０１９３】以下の説明は各ＣＰＵ１２２サイクルにお
ける「命令」の取出しに関するものであることを注目す
べきである。前述のように、ＤＢバス６００の幅は３２
ビツトであり、そのため３２ビツト即ち１ワードが各演
算においてＤＢバス６００を介して取出される。しかし
ながら所定の命令の長さは１６、３２、４８または６４
ビツトでよい。そのため以下の説明において「命令」の
取出しは実際の命令の取出しでなく、１ワードとして３
２の命令ビツトの取出したものを参照するものとする。
即ち、取出された「命令」を構成する３２の命令ビツト
は１個の命令、２個の命令、命令の一部あるいはそれら
の組合せを構成することができる。
【０１９４】第１３図の最上部の線を参照すれば、そこ
から全てのＰＵ１０４の動作のタイミングが得られるシ
ステムクロツク（ＳＹＳＣＬＫ）が示されている。シス
テム１０２の本実施例において、ＳＹＳＣＬＫは６ナノ
秒（ｎｓ）の時間を有する。
【０１９５】一連のタイママーク、ｔ１からｔ２０まで
がＳＹＳＣＬＫの上方に示され、各タイムマークはＳＹ
ＳＣＬＫ時間の開始エツジ、即ち立上りエツジと一致し
て現われる。これらのタイムマークは以下の説明を通じ
て参照するタイムリフアレンススケールを提供する。こ
の点に関して、以下の説明はｔ１からｔ２０のウインド
ウ内で発生するイベントに関し、かつｔ１の前で発生し
ｔ１からｔ２０のウインドウへあるいはウインドウの後
でオーバラツプするイベントは説明の都合上触れないこ
とに注意すべきである。しかしながら、ｔ１からｔ２０
のウインドウで示し、かつ説明するイベントについては
連続したイベントのシーケンスの一部を示すものである
ことを想起すべきである。
【０１９６】第１３図の第２の線はＣＰＵクロツク（Ｃ
ＰＵＣ）を示し、該クロツクはＣＰＵ１２２の演算によ
り発生し、基本的にＣＰＵ１２２の演算の実行状態を示
す。システム１０２の本実施例においては、ＣＰＵＣサ
イクルは１回の演算、即ち１個の命令を実行するに要す
る時間である。第１３図に示すように、命令実行の開始
はＣＰＵＣの立上りエツジにて指示され、ＣＰＵＣ時間
の終り、即ち次のＣＰＵＣ時間の始まりは次の命令の実
行の開始を示すＣＰＵＣの次の立上りエツジにて指示さ
れる。第１３図に示すように、ＣＰＵの基本的時間、即
ち１個の命令を実行するに要する時間は１２０ｎｓであ
る。しかしながら、ＣＰＵ時間は、例えばマイクロコー
ドの分岐の結果ある種の演算で必要に応じて、あるいは
ＤＣ８０４がＭＭ１０６から要求されたオペランドある
いは命令を取出す必要がある場合ＳＹＳＣＬＫ時間にお
いて６０ｎｓ増分させて延長することができる。
【０１９７】第１３図の次の３本の線はそれぞれＣＰＵ
アドレス（ＣＰＵＡ）、ＣＰＵデータ（ＣＰＵＡ）およ
びＣＰＵロード（ＣＦＵＬ）と名付ける。これらの線は
それぞれＰＡＲ８２２からＤＣ８０４へのオペランドの
読取りあるいは書込みアドレスの提供、オペランドの読
取り、または書込みアドレスに応答してＤＢバス６００
へのオペランドの出現、および読取り操作においてはＣ
ＰＵ１２２へのオペランドのロードあるいは書込み操作
においてはＤＣ８０４へのオペランドのロードを示す。
【０１９８】最後の４本の線は部分的には、ＣＰＵの読
取りおよび書込み操作を示す３本の線に対応し、ＤＢバ
ス６００を通してＤＣ８０４からの命令の取出し、およ
び前記命令のＩＬ７０４とＩＱ７０２へのロードを表わ
す。ＩＱアドレス（ＩＱＡ）と名付けた線はＰＩＡＲ８
２０からＤＣ８０４への命令アドレスの提供を示し、Ｉ
Ｑデータ（ＩＱＤ）と名付けた線はＤＣ８０４からＤＢ
バス６００とのアドレスされた命令の出現を示す。ＩＬ
ラツチ（ＩＬＬ）と名付けた線はＤＢバス６００からＩ
Ｌ７０４への命令のラツチングを示し、ＩＱロード（Ｉ
ＱＬ）と名付けた線はＩＬ７０４からＩＱ７０２への命
令のロードを示す。
【０１９９】説明の便宜上、第１３図に示すよう選択し
たイベントのシーケンスは、ＤＣ８０４からＣＰＵ１２
２へのオペランドの２回の読取り、ＣＰＵ１２２からＤ
Ｃ８０４へのオペランドの書込み、ＤＣ８０４から、Ｍ
Ｍ１０６からＤＣ８０４の充填を要するＣＰＵ１２２へ
のオペランド読取り、および最後にオペランドの読取
り、書込みのいずれも必要としない２回のＣＰＵ１２２
の演算の順である。以下に説明するように、ＣＰＵのサ
イクル毎に命令がＩＱ７０２へ取出され、オペランドの
読取り、書込みおよび命令の取出しをオーバラツプかつ
インタリーブすることによつて、ＣＰＵのサイクル毎に
命令の取出しおよびオペランドの読取りまたは書込みを
実行することができる。
【０２００】第１３図を参照すれば、ｔ１においてはオ
ペランドの読取りはペンデイングであり、かつＣＰＵＡ
が指示するように、ｔ１で始まるＣＰＵＣの時間の開始
即ち立上りエツジにおいてＰＡＲ８２２からオペランド
アドレスがＰＡバス８００に位置付けされる。
【０２０１】６０ｎｓ後、即ちｔ２において、このＣＰ
ＵＣサイルに対する命令の取出しは、ＩＱＡで指示する
ように、ＰＩＡＲ８２２からＰＡバス８００に命令アド
レスを位置させることにより開始される。命令アドレス
はｔ２においてＣＰＵＣの立下りエツジにおいて発生す
るものとして示されているが、このイベントはＣＰＵＣ
の立下りエツジによつて起動することはないことに注目
すべきである。即ち、所定のＣＰＵＣサイクルにおいて
オペランドの読取りあるいは書込みが行われつつある
際、オペランドの読取りあるいは書込みアドレスは常に
ＣＰＵＣの立上りエツジにおいて発生し、命令アドレス
は常に６０ｎｓ後、その時ＣＰＵＣが立下りエツジを有
しているか否かには関係なく次のＳＹＳＣＬＫにおいて
常に発生する。
【０２０２】またｔ２において、かつＣＰＵＤが示すよ
うに、ＤＣ８０４は要求されたオペランドをＤＢバス６
００に位置させることによりｔ１で提供されるオペラン
ド読取りアドレスに応答する。ＤＣ８０４へアドレスの
提供と、ＤＣ８０４からの対応する出力の発生との間で
の６０ナノ秒（ｎｓ）、即ち１回のＳＹＳＣＬＫ時間
は、要求されたオペランド即ち命令がキヤツシユに入力
される時のＤＣ８０４の応答時間を示す。即ち、ＤＣ８
０４は要求されたオペランドあるいは命令がＤＣ８０４
においてキヤツシユに入力されるとすればアドレスを受
取つた後次のＳＹＳＣＬＫにおいてオペランドあるいは
命令アドレスに常に応答する。
【０２０３】ｔ３において、次のＣＰＵＣサイクルの開
始と、次のＣＰＵ１２２の演算の実行の開始を示すＣＰ
ＵＣの別の立上りエツジが発生する。この時点で、次の
オペランドの読取り操作に対するオペランドの読取りア
ドレスが、ＣＰＵＡで示すようにＤＣ８０４へＰＡＲ８
２０から提供され、前のオペランドの読取りアドレスの
結果ＣＢバス６００において出現したオペランドはＣＰ
ＵＬで示すようにＣＰＵ１２２へラツチされる。
【０２０４】またｔ３において、かつＣＰＵＤで示すよ
うに、ｔ２において提供された命令アドレスの結果とし
てＤＣ８０４から読取られた命令はＤＢバス６００に現
われる。
【０２０５】ｔ４において、ＣＰＵＤで示すように、ｔ
３で提供されるオペランドの読取りアドレスにより要求
されるオペランドはＤＢバス６００に現われる。ｔ４に
おいて、ＩＱＡで示すように、第２回のＣＰＵＣサイク
ルでの命令の取出しはＰＩＡＲ８２２からＤＣ８０４へ
次の命令アドレスを提供することにより開始される。こ
の命令アドレスはｔ３において前記ＣＰＵＣサイクルの
開始後６０ｎｓで現われる。
【０２０６】またｔ４において、かつＩＬＬで示すよう
に、ｔ２で提供された命令アドレスに応答してＤＢバス
６００に現われた命令はＩＬ７０４にラツチされる。Ｄ
Ｂバス６００からＩＬ７０４への命令のラツチングは対
応する命令アドレスがＤＣ８０４に提供されたＣＰＵＣ
サイクルの後次のＣＰＵＣサイクルで発生するＣＰＵＣ
の立下りエツジによつて起動する。この例においては命
令がアドレスされた後ＣＰＵＣサイクルにおけるＣＰＵ
Ｃの立上りエツジはｔ４で発生した。
【０２０７】ｔ５において、再び次のＣＰＵＣサイクル
の開始と、次のＣＰＵ１２２の演算を示すＣＰＵＣの立
上りエツジが再び発生する。この時点で、オペランドの
書込み操作用のオペランド書込みアドレスがＣＰＵＡで
示すように、ＰＡＲ８２０からＤＣ８０４へ提供され、
前のオペランドの読取りアドレスの結果ＤＢバス６００
に現われたオペランドはＣＰＵＬで示すようにＣＰＵ１
２２へラツチされる。
【０２０８】またｔ５において、かつＣＰＵＤで示すよ
うに、ｔ４で提供された命令アドレスの結果ＤＣ８０４
から読取られる命令はＤＢバス６００で現われる。
【０２０９】ｔ５において、かつＩＱＬで示されるよう
に、ｔ４におけるＣＰＵＣの立下りエツジによつてＩＬ
７０４へラツチされた命令はＩＱ７０２へロードされ
る。
【０２１０】ＩＬ７０４からＩＱ７０２への命令のロー
ドはＣＰＵの上下りエツジにより実行される、即ちＣＰ
ＵＣの立下りエツジでＩＬ７０４へラツチされたいずれ
かの命令はＣＰＵＣの次に発生する立上りエツジにおい
てＩＱ７０２へロードしうることに注目すべきである。
この場合、ＣＰＵＣの次の立上りエツジはｔ５で発生ず
みである。
【０２１１】ここで、命令アドレスに応答してＤＢバス
６００に現われる命令は、ＣＰＵＣの次の立下りエツジ
においてＩＬ７０４へ常にラツチされることに注目すべ
きである。しかしながら、命令はＩＱ７０２に必ずしも
ロードされるとは限らない；即ち、もしＩＱ７０２が一
杯であればＩＱ７０２はＩＬ７０４から命令を受入れな
いからである。
【０２１２】ＣＰＵＣサイクル毎の命令の取出しとラツ
チングならびにＩＱ７０４が一杯の場合のＩＱ７０４へ
の命令の非ロードとの間の矛盾は２つの理由で排除され
る。最初の理由は通常の演算において命令は各ＣＰＵサ
イクルで実行され、そのためＩＱ７０２は各ＣＰＵサイ
クルの終りにおいて新しい命令を受取る状態となる。即
ち、命令はそれらが実行されるにつれてＩＱ７０２の待
ち行列を移動し、そのためＩＬ７０４から新しい命令を
受取るスペースが、先に行列化された命令が動く際各Ｃ
ＰＵサイクルの終りにおいて待ち行列内で利用できるよ
うになる。
【０２１３】第２の理由は、ＰＩＡＲ８２２に位置する
命令アドレスは、先の命令が完了したときのみ新しい命
令を表示するよう変化することである。したがつて、命
令からの完了に１回以上のＣＰＵＣサイクルを要するい
ずれの場合においても、命令の完成の発生する各ＣＰＵ
Ｃサイクルにおいて同じ命令アドレスがＤＣ８０４に供
給される。その結果、命令を完了させるに要する各ＣＰ
ＵＣサイクルにおいて同じ命令がＤＣ８０４から読取ら
れ、かつＩＬ７０４へラツチされる。したがつて、ＩＬ
７０４は命令が完了し、ＩＱ７０２がＩＬ７０４から新
しい命令を受取る状態となるまで、各コピーをその前の
コピーの上に書込ませて単に同じ命令のコピーを繰返し
受取る。
【０２１４】第１３図に戻れば、ｔ６において、ｔ５で
提供されたオペランドの書込みアドレスに応答してＤＣ
８０４に書込まれるべきオペランドは、ＣＰＵＤの状態
が示すようにＤＢバス６００に位置され、かつ取出すべ
き次の命令のアドレスはＩＱＡの状態が示すように、Ｄ
Ｃ８０４に提供される。
【０２１５】またこの時点で、ｔ４で提供された命令ア
ドレスに応答してｔ５においてＤＢバス６００で現われ
る命令は、ｔ６で発生するＣＰＵＣの立下りエツジによ
りＩＬ７０４へラツチされる。
【０２１６】ｔ７において、次のＣＰＵＣサイクルの開
始と、次のＣＰＵ１２２の演算の実行の開始を示すＣＰ
ＵＣの立上りエツジが再び現われる。この時、次のオペ
ランドの読取り操作用のオペランド読取つアドレスがＣ
ＰＵＡで示すようにＰＡＲ８２０からＤＣ８０４へ提供
される。前述のように、この読取り操作は本実施例にお
いては、要求されたオペランドがＤＣ８０４でキヤツシ
ユに入力されず、ＭＭ１０６から取出す必要のある場合
オペランドと命令の取出し操作を示すために選んだもの
である。
【０２１７】またこの時点で、ｔ５で提供されるオペラ
ンドの書込みアドレスにより開始される書込み操作にお
いてＣＰＵ１２２によりＤＢバス６００に位置付けされ
たオペランドは、ＣＰＵＬが示すように、ＣＰＵＣの立
上りエツジによりＤＣ８０４へラツチされる。
【０２１８】またｔ７において、ｔ６において供給され
た命令アドレスの結果、ＤＣ８０４から読取られた命令
はＩＱＤで示すようにＤＢバス６００に現われ、ＩＬ７
０４へラツチされた命令はＩＱＬにより示されるよう
に、ＣＰＵＣの立上りエツジによりＩＱ７０４へロード
される。
【０２１９】ｔ８において、ｔ６で提供された命令アド
レスによつてｔ７でＤＢバス６００に現われた命令はＣ
ＰＵＣの立下りエツジによりＩＬ７０４へラツチされ
る。
【０２２０】前述のように、ｔ７で開始されたオペラン
ド取出し操作はＤＣ８０４がＭＭ１０６から要求された
オペランドを取出す必要のある取出し操作を示すために
選択した。アドレスされたオペランドをＭＭ１０６から
読取るに要する時間と、オペランドがＤＣ８０４の出力
側に現われるための時間とは、オペランドアドレスがＤ
Ｃ８０４へ供給されるｔ７と、ＣＰＵＤが示すようにｔ
１０においてＤＢバス６００にオペランドが現われると
きとの間の遅れとして本図において示されている。
【０２２１】第１３図、特にＣＰＵＣにより示されるよ
うに、ＣＰＵ１２２の演算はこの時間有効に停止され、
即ち、ｔ７においてＣＰＵＣの立上りエツジで開始した
ＣＰＵＣサイクルはｔ１１まで延長される。ｔ１１にお
いて、次のＣＰＵ１２２はＣＰＵＣの立下りエツジで示
すように開始し、オペランドはＣＰＵＣの立下りエツジ
によりＣＰＵ１２２へラツチされる。ｔ６でアドレスさ
れ、ＣＰＵＣの立下りエツジによりｔ８でＩＬ７０４へ
ラツチされた命令も、ＣＰＵＣの立上りエツジによりｔ
１１においてＩＱ７０２へロードされる。
【０２２２】要求されたオペランドがＤＣ８０４でキヤ
ツシユに入力されない場合を前記イベントのシーケンス
は示したが、このイベントは命令をＭＭ１０６から取出
す必要のある場合同様のシーケンスを辿ることに注目す
べきである。即ち、オペランド／命令の取出しシーケン
スは、ＤＢバス６００に命令が現われるまで停止され、
次いで前記時点で再開する。
【０２２３】前述のように、本実施例においては、オペ
ランドが何ら読取られたり書込まれないＣＰＵ１２２の
サイクルにおける命令の取出しを示すよう次の２回のＣ
ＰＵ１２２サイクルを選別した。これら２回のＣＰＵサ
イクルはそれぞれｔ１１およびｔ１３で開始し、ＣＰＵ
Ａが示すように、ＣＰＵＣの前記立上りエツジにおいて
はＤＣ８０４にオペランドアドレスは何ら供給されな
い。
【０２２４】前記２回のＣＰＵサイクルの開始時におい
てはオペランドの読取りあるいは書込みは何らペンデイ
ングではないので、命令アドレスはＣＰＵＣの立上りエ
ツジの後６０ｎｓで発生するのではなくｔ１１およびｔ
１３で発生する前記ＣＰＵＣの立上りエツジにおいてＤ
Ｃ８０４に供給される。アドレスがＤＣ８０４に供給さ
れた後６０ｎｓで、即ちＩＱＤが示すようにｔ１２とｔ
１４とにおいてＤＢバス６００で対応する命令が現われ
る。
【０２２５】前記命令はＣＰＵＣの次に発生する立下り
エツジにおいて、即ちＩＬＬが示すようにｔ１２とｔ
１４とにおいてそれぞれＩＬ７０４にラツチされ、ＣＰ
ＵＣの次に発生する立下りエツジにおいて、即ちＩＱＬ
が示すようにｔ１３とｔ１５においてＩＱ７０２にロー
ドされる。
【０２２６】本実施例に対して選定したオペレーシヨン
の典型的なシーケンスはｔ１５で完了し、かつ第１３図
で示すように、次のオペレーシヨンが、各ＣＰＵサイク
ルの間にオペランドの読取りあるいは書込み、および命
令の取出しが行われるオペレーシヨンのあるシーケンス
を再開する。
【０２２７】取出し／書込み機構についての前述のオペ
レーシヨンを要約すると、この機構はオーバラツプしか
つインタリーブした形で操作してＤＣ８０４から命令を
取出し、かつＣＰＵ１２２とＤＣ８０４の間でオペラン
ドの読取りおよび書込みを行う。ＣＰＵサイクルが命令
の実行により規定され、かつＣＰＵクロツク（ＣＰＵ
Ｃ）の一連のエツジによつて描かれるいずれかのＣＰＵ
サイクルにおいては、命令は取出され、かつオペランド
はＤＣ８０４から読取られるか、あるいは書込むことが
できる。
【０２２８】各ＣＰＵサイクルの開始はＣＰＵＣの第１
の、即ち立上りエツジによつてマークされ、その後発生
するイベントのシーケンスは、オペランドの読取りある
いは書込みがペンデインダか否かによつて変る。もしオ
ペランドの読取りあるいは書込みがペンデイングであれ
ば、ＣＰＵＣの最初のエツジ、即ちＣＰＵサイクルを開
始するＣＰＵＣエツジにおいてＤＣ８０４に供給され、
命令アドレスは、ＣＰＵの最初のエツジの後６０ｎｓ、
即ちシステムクロツク（ＳＹＳＣＬＫ）の一回の時間の
後ＤＣ８０４に供給される。オペランドの読取りあるい
は書込みが何らペンデイングでなければ、命令アドレス
はＣＰＵＣの最初のエツジ、即ちＣＰＵの時間の開始時
にＤＣ８０４に供給される。
【０２２９】まず、オペランドの読取りおよび書込みに
ついて検討する。オペランドがＤＣ８０４でキヤツシユ
されるオペランド読取りあるいはオペランドの書込みに
おいて、アドレスの後の次のＳＹＳＣＬＫにおいてオペ
ランドはＤＢバス６００に現われ、かつＣＰＵＣの次に
発生する最初のエツジ、即ち次のＣＰＵサイクルを開始
するＣＰＵＣのエツジにおいてそれぞれＣＰＵ１２２ま
たはＤＣ８０４へラツチされる。オぺランドがＤＣ８０
４でキヤツシユされず、ＭＭ１０６から取出す必要のあ
るオペランド読取りの場合、アドレスの後オペランドは
ＳＹＳＣＬＫの何回かの後ＤＢバス６００に現われ、Ｃ
ＰＵＣの次に発生する最初のエツジ、即ち次に発生する
ＣＰＵサイクルの開始時ＣＰＵ１２２へ再びラツチされ
る。
【０２３０】即ち、オペランドの読取りあるいは書込み
を行うべきいずれかのＣＰＵサイクルにおいて、そのＣ
ＰＵサイクルを開始するＣＰＵＣのエツジにおいてオペ
ランドのアドレスがＤＣ８０４に提供され、オペランド
は前記ＣＰＵＣの開始後１回以上のＳＹＳＣＬＫＳの後
ＤＢバス６００に現われ、ＣＰＵサイクルを開始させる
ＣＰＵＣの次に発生するエツジにおいて、行き先、即ち
ＣＰＵ１２２またはＤＣ８０４のいずれかへラツチされ
る。
【０２３１】命令の取出しにおいて、アドレスされた命
令はアドレス後通常１回のＳＹＳＣＬＫ時間の後ＤＢバ
ス６００に現われ、ＣＰＵＣの次に発生する第２、即ち
立下りエツジにおいてＩＬ７０４にラツチされ、かつも
しＩＱ７０２が命令を受入れるスペースがある場合ＣＰ
Ｕサイクルを開始させる、ＣＰＵＣの次に発生するエツ
ジにおいてＩＱ７０２にロードされる。ＩＱ７０２が命
令を受取ることができなければ、ＩＱ７０２において命
令を受入れるスペースが得られるＣＰＵＣの最初のエツ
ジが発生するまで命令はＩＬ７０４に保持される。
【０２３２】前述のオペレーシヨンにおけるＰＡＲ８２
０、ＰＩＡＲ８２２およびＩＬ７０４の役割を検討す
る。まず、ＰＡＲ８２２およびＰＩＡＲ８２０を設ける
ことにより１２０ｎｓの一回のＣＰＵサイクルにおいて
命令とオペランドの双方の取出しを促進し、かつ可能と
することに注目すべきである。即ち、１２０ｎｓのＣＰ
Ｕの一回のサイクル内でオペランドを読取りあるいは書
込み、かつＤＣ８０４から命令を読取るには、ＤＣ８０
４にはこの時間内において２個のアドレス、即ち命令用
に１個とオペランド用に１個のアドレスを設ける必要が
ある。
【０２３３】しかしながら、１個のアドレス源はいずれ
か所定の１２０ｎｓ時間において１個のアドレスのみを
供給しうる。即ち、システムにおいて論理演算を行いう
る速度は、６０ｎｓの時間を有するＳＹＳＣＬＫによつ
て決められる。１個のアドレス源はアドレスをＤＣ８０
４へ読取るために１回のＳＹＳＣＬＫ時間と、該アドレ
スを増分したり、あるいは新しいアドレスをロードする
ために第２のＳＹＳＣＬＫ時間を必要とする。そのた
め、１個のアドレス源の最大速度は１２０ｎｓ毎に１個
のアドレスとなる。
【０２３４】しかしながら、前述のようにＡＴＵ８０２
は、２個のアドレスの流れ、即ちＰＩＡＲ８２０からの
命令アドレスの流れと、ＰＡＢ８２２からのオペランド
の読取り／書込みアドレスの流れとを供給する。前述の
ように、ＰＩＡＲ８２０とＰＡＲ８２２はそれぞれ、２
回のＳＹＳＣＬＫ時間毎に１個のアドレスを供給でき
る。しかしながら、ＡＴＵ８０２においては、ＰＩＡＲ
８２０とＰＡＲ８２２とは交互に読取りおよび増分、即
ち新しいアドレスをロードされ、即ち、他方が増分ある
いは再ロードされている間に一方が読取られるので、Ｐ
ＩＡＲ８２０とＰＡＲ８２２とは一緒になつて６０ｎｓ
毎に１個のアドレスをＤＣ８０４に供給することがで
き、前記アドレスは交互に命令アドレスであつたり、オ
ペランドの読取り／書込みアドレスとなる。
【０２３５】ＩＬ７０４の役割について検討すれば、Ｃ
ＰＵ１２２はその演算の性格上、ＣＰＵ１２２がオペラ
ンドを受取る状態となるまでＤＣ８０４からのオペラン
ドの読取りを要求しない。即ちＣＰＵ１２２はそれがオ
ペランドを受取る入力側バツフアに余裕がなければオペ
ランドを受取らない。したがつて、ＣＰＵ１２２はオペ
ランドが現われるや直ちオペランドをＤＢバス６００か
ら常に動かすことができ、そのためＤＢバス６００は、
通常次のＳＹＳＣＬＫ時間において現われる命令を自由
に保持できる。
【０２３６】しかしながら、命令の場合については、Ｃ
ＰＵの各サイクルにおいて新しい命令が取出されている
間、命令は均一速度でＩＱ７０２を通つて進行しない。
したがつて、いずれかの所定のＣＰＵサイクルにおい
て、新しく取出された命令を受取るスペースがＩＱ７０
２に無い可能性がある。しかしながら、ＩＬ７０４を設
けることによつて、ＩＱ７０２にスペースができるまで
取出された命令をＤＢバス６００から外しＩＬ７０４に
保存できるようにし、そのため次のオペランドが現われ
たとしてもＤＢバス６００を自由にしておくことができ
る。
【０２３７】ＰＵ１０４の基本的な命令およびデータ処
理エレメント、即ちＣＰ６０２、ＡＧＵ１２４、ＡＴＵ
８０２およびＤＣ８０４の構造ならびにオペレーシヨン
ならびにそれらの個々および協働状態の演算について説
明したので、次にＭＳ６０４およびＣＰＵ−ＳＬＩ６０
６について以下説明する。
【０２３８】Ｃ．４．マイクロシーケンサ（ＭＳ）６０
４（第７図） 前述のように、ＤＵ１０４はプロセス制御により、即ち
プログラムの実行の間受取られる命令の制御により演算
を実行するマイクロコード制御の機械である。このマイ
クロコード制御は、例えばＡＧＵ１２４のＤＡＧ７１６
から提供されるデイスパツチアドレスおよびＰＵ１０４
の演算の間発生するある条件およびテストに応答してＭ
Ｓ６０４により提供される。
【０２３９】第７図を参照すれば、ＭＳ６０４のブロツ
ク線図が示されている。前述のように、第６図、第１０
図および第１２図はその順序で横に並べればＰＵ１０４
の全体のブロツク線図を構成することができる。この全
体ブロツク線図を続けるには、ＣＰＵ−ＳＬＩ６０６を
含む第８図を第６図のすぐ下方に置き、ＭＳ６０４を含
む第７図を第８図のすぐ下方に位置させればＭＳ６０
４、ＣＰＵ−ＳＬＩ６０６、ＣＰ６０２、ＡＧＵ１２４
およびＡＴＵ／Ｃ１２６の間の接続ならびに関係をさら
に明瞭に示すことができる。
【０２４０】第７図に示すように、ＭＢ６０４はＰＵ１
０４の演算を制御するマイクロルーチンを記憶する、マ
イクロルーチン制御記憶装置（ＭＣＳ）６４０を含む。
本実施例においては、ＭＣＳ６４０はマイクロコード制
御記憶装置の２個のバンクから構成され、第１のバンク
は、永久的に存在するマイクロルーチンを記憶する読取
り専用メモリ（ＲＯＭ）からなり、第２のバンクはロー
ド可能のマイクロコード用の読取り／書込みメモリであ
る。各バンク共本実施例においては８ビツト幅４Ｋワー
ドのメモリである。
【０２４１】ＭＣＳ６４０の書込み可能バンクには以下
説明するＣＰＵ−ＳＬＩ６０６の内部バスから接続され
た双方向性のデータ入力／出力側が設けられている。Ｃ
ＰＵ−ＳＬＩ６０６、ＳＬバス１２０およびＳＣＵ１０
８と共にこの経路はマイクロコードがＭＣＳ６４０へ書
込み、あるいは読取られうる経路である。
【０２４２】また第７図に示すように、ＭＣＳ６４０に
はマイクロ命令アドレス（ＭＩＡ）バス６４２から接続
されたアドレス入力側が設けられている。以下説明する
ように、マイクロ命令アドレスはＭＩＡバス６４２を介
して提供され、ＭＣＳ６４０からの個々のマイクロ命令
を選別し、かつ読取りかつＭＣＳ６４０へのマイクロコ
ードの装填の間ＭＣＳ６４０へのマイクロコードの書込
みを制御する。
【０２４３】ＭＣＳ６４０のマイクロ命令出力側はマイ
クロ命令ゼネレータとレジスタ（ＭＩＧＲ）６４４の入
力側に接続されている。ＭＩＧＲ６４４は現在のマイク
ロ命令を記憶するレジスタと、現在のマイクロ命令を復
号化しマイクロ命令レジスタ（ＭＩＲ）の出力であるマ
イクロ命令機械制御信号を提供する論理とを含む。ＭＩ
Ｒの方は制御のためにＰＵ１０４の残りの部分に供給さ
れ、かつ前述のようにＡＰＭ６２８の入力側へのマイク
ロ命令のリテラル出力として供給される。ＭＩＧＲ６４
４の制御出力の一部はＭＩＧＲ６４４への入力として提
供され、その演算を部分的に制御する。ＭＩＧＲ６４４
は従来の内部構成のものであつて、当該技術分野の専門
家には周知のものなので詳細には説明しない。
【０２４４】マイクロ命令アドレスは、マイクロ命令ア
ドレス出力側がＭＩＡバス６４２に接続されている２個
のアドレス源のいずれかからＭＩＡバス６４２に提供す
ることができる。これらのアドレス源はそれぞれ、マイ
クロ命令アドレス制御装置０（ＭＡＣ０）６４６および
マイクロ命令制御装置１（ＭＡＣ１）６４８として指示
されている。
【０２４５】まずＭＡＣ１ ６４８を参照すれば、ＭＡ
Ｃ１ ６４８はマイクロルーチンにおけるマイクロ命令
の順次的選別、マイクロ命令スタツク演算およびマイク
ロ命令ループ演算を基本的に制御する。この目的に対し
て、ＭＡＣ１ ６４８はマイクロ命令カウンタ、マイク
ロ命令スタツクおよびマイクロ命令ループカウンタと
を、関連のある種の制御機能と共に含む。ＭＡＣ１ ６
４８には制御入力側と、オペレーシヨンの必要に応じ
て、ＭＣＳ６４０の出力側からのマイクロ命令分岐アド
レスおよびＭＩＡバス６４２からのマイクロ命令アドレ
スとが設けられている。ＭＡＣ１ ６４０はさらに、以
下説明するマイクロ命令アドレス選定おび制御装置（Ｍ
ＡＳＣ）６５０からの制御入力側が設けられている。Ｍ
ＡＣ１ ６４８も従来の内部構成のものであるので詳細
には説明しない。
【０２４６】ＭＡＣ１ ６４８のオペレーシヨンは基本
的にはＭＡＳＣ６５０によつて制御され、ＭＡＳＣ６５
０は例えばテストの結果を示す入力、サイクルの終り、
全体的なアドレス選択状況およびＭＩＧＲ６４４の出力
側からの入力を受取る。ＭＡＳＣ６５０にはテストマル
チプレクサ（ＴＳＴＭ）６５２が付属しており、ＴＳＴ
Ｍ６５２は状態ビツト入力を受取り、ＭＡＳＣ６５０に
対して、状態関連テストの結果を示すテスト出力を供給
する。ＭＡＳＣ６５０が発生する出力の中にはテスト状
況の結果、ＭＳ６０４の他のエレメントに対するある制
御信号およびあるシステムクロツク信号がある。
【０２４７】ＡＴＵ／Ｃ１２６からの命令およびオペラ
ンドの取出しに関する以下の説明においてさらに説明さ
れるがＭＡＳＣ６５０により提供されるクロツク信号の
中にはシステムクロツク（ＳＹＳＣＬＫ）およびＣＰＵ
１２２クロツク（ＣＰＵＣ）がある。ＳＹＳＣＬＫはＰ
Ｕ１０４のエレントの論理的演算に対する基本的なタイ
ミングを提供し、かつシステム１０２の本実施例におい
ては６０ナノ秒（ｎｓ）の時間を有する。ＣＰＵＣはＣ
ＰＵ１２２の演算に応答して発生し、基本的にはＣＰＵ
１２２の演算実行状態を示す。システム１０２の本実施
例においては、ＣＰＵＣサイクルは１つの演算を行うに
要する時間、即ち１個の命令を実行するに要する時間で
ある。命令およびオペランドの取出しに関する以下の説
明において詳しく説明するが、命令の実行の開始はＣＰ
ＵＣの立上りエツジによつて示され、かつＣＰＵＣ時間
の終り、即ち次のＣＰＵＣ時間の始まりは次の命令の実
行の開示を示すＣＰＵＣの次の立上りエツジにより示さ
れる。ＣＰＵＣの基本的時間、即ち１個の命令を実行す
るに要する時間は１２０ｎｓである。しかしながら、Ｃ
ＰＵＣ時間は、例えばマイクロコード分岐の結果として
ある種の演算に必要であるように、あるいはＤＣ８０４
がＭＭ１０６から要求されたオペランドあるいは命令を
取出す必要がある場合６０ｎｓ増分、即ちＳＹＳＣＬＫ
時間だけ延長することができる。
【０２４８】ＭＡＣ０ ６４６を参照すれば、ＭＡＣ０
６４６はデイスパツチ時およびトラツプ状態あるいは
ケーステストの発生時マイクロ命令アドレスを供給す
る。ＭＡＣ０ ６４６マイクロ命令アドレスはマイクロ
命令アドレスマルチプレクサ（ＭＩＡＭ）６５４の出力
側から供給され、ＭＩＡＭ６５４の方はマイクロ命令保
存／戻りレジスタ（ＳＲＲ）６５６とケース／トラツプ
／デイスパツチゼネレータ（ＣＴＤＧ）６５８から入力
を受取る。
【０２４９】まずＳＲＲ６５６を検討すれば、ＳＲＲ６
５６はマイクロ命令アドレス保存および戻り機構を提供
し、トラツプ戻りレジスタ（ＴＲＡ）６６０からの保存
／戻りマイクロ命令アドレスを備えている。ＴＲＡ６６
０の方は実行マイクロ命令アドレスレジスタ（ＸＭＩ
Ａ）６５２を介してＭＩＡバス６４２に現われるマイク
ロ命令アドレスを受取りかつ保存し、前記レジスタは現
在実行すべきマイクロ命令のＭＩＡバス６４２に現われ
るアドレスを捕捉し、かつ記憶する。ＣＰＵ−ＳＬＩ６
０６に関する以下の説明でさらに詳しく説明するよう
に、ＳＬバス１２０あるいは、ＣＰ６０２のいずれかか
らＭＣＳ６４０にマイクロ命令が提供されうる経路を提
供する。第７図に示すように、この経路はＣＰＵ−ＳＬ
Ｉ６０６の内部バス、ＣＳＩ６６６からＳＲＲ６５６に
提供される入力側から構成され、例えばＭＣＳ６４０へ
のマイクロルーチンの直込みあるいは診断オペレーシヨ
ンに使用しうる。
【０２５０】ＣＴＤＧ６５８はデイスパツチ、ケースお
よびトラツプ状態になるとマイクロ命令アドレスを発生
させる。第７図に示すように、ＣＴＤＧ６５８のデイス
パツチアドレス入力がＤＡＧ７１６から供給される。マ
イクロ命令アドレスの発生の結果から発生するその他の
デイスパツチ演算は例えばＤＡＧ７１６による不当なア
ドレスの検出から発生するデイスパツチ例外、あるいは
特定のフアイルレジスタを選定する、あるいは浮動小数
点演算を実行する演算を含む。ＣＰＵ−ＳＬＩ６０６に
関して下記するように、ＣＴＤＧ６５６にもＣＰＵ−Ｓ
ＬＩ６０６から、特にＣＰＵ−ＳＬＩ６０６のＳＣＲ６
７４から入力が供給される。
【０２５１】トラツプベクトルマイクロ命令アドレスは
例えば、不当な有効アドレス、長いアドレスの変換、キ
ヤツシユブロツククロシング（ｃｒｏｓｓｉｎｇ）、制
御例外、取出し操作、あるいはその他の一般的なトラツ
プ状態から発生しうる。マイクロ命令アドレスから発生
するケーステストは例えば、変数を正規化し浮動小数点
変数即ち浮動小数点指数差を比較し、命令待ち行列をマ
ツプし、ＡＬＵの結果あるいは一般制御除外を検査する
オペレーシヨンを含む。
【０２５２】第７図に示すように、ＣＴＧＤ６５８への
入力はマイクロ命令アドレスコンパレータ（ＭＩＡＣ）
６６４から供給される。ＭＩＡＣ６６４は、ＸＭＩＡ６
６２から接続されかつ現在のマイクロ命令アドレスを示
す第１の入力側と、以下説明するＣＰＵ−ＳＬＩ６０６
の内部バスから接続された第２の入力側とを有する。選
定されたマイクロ命令アドレスはＣＰＵ−ＳＬＩ６０６
レジスタに記憶され、ＸＭＩＡ６６２の出力側に出てく
るそれぞれの現在のマイクロ命令アドレスに対してＭＩ
ＡＣ６６４によつて比較できる。次いで、ＭＩＡＣ６６
４は、現在のマイクロ命令が記憶されたマイクロ命令ア
ドレスと比較されるとＣＴＤＧ６５８に出力を発生さ
せ、例えば選定可能なマイクロ命令アドレスにおいてト
リツプ（ｔｒｉｐ）点を提供する。この機能は例えば、
マイクロ命令を通して順次ステツピイングしたり、ある
いは選定したマイクロ命令においてＭＳ６０４の動作を
停止させる診断オペレーシヨンで用いることができる。
【０２５３】前述のように、ＭＡＣ０ ６４６はデイス
パツチ、ケースおよびトラツプ状態のためにマイクロ命
令アドレスを発生させ、一方ＭＡＣ１ ６４８はマイク
ロルーチンにおけるマイクロ命令を順次選択するため、
マイクロ命令スタツク演算およびマイクロ命令ループ演
算のためのマイクロ命令アドレスを発生させる。ＭＡＣ
０ ６４６あるいはＭＡＣ１ ６４８のいずれかは所定
のマイクロ命令サイクルの間のマイクロ命令アドレス源
であつて、いずれかが１回のサイクル内において前述の
マイクロ命令アドレスを供給する。前述の２種類のマイ
クロ命令選択操作に対して２個の個別の並列したマイク
ロ命令アドレス源を設けることによつて、以下述べるよ
うに、１回のマイクロ命令サイクルにおいてマイクロ分
岐演算を実行することができる。
【０２５４】マイクロコード分岐は一般的に、規定され
た状態に対してテストを実施する結果発生する。もし例
えばテスト結果が正しいとすれば、現在のマイクロルー
チンは次のマイクロ命令アドレスに継続する。テストの
結果が間違つておれば、ブランチマイクロルーチン用の
マイクロ命令アドレスが発生し、次のマイクロ命令アド
レスとして使用する。
【０２５５】従来のマイクロ命令機械においては、第１
のマイクロ命令サイクルがテスト状態を発生するために
使用され、第２のマイクロ命令サイクルは、テストを実
行するため、かつ必要に応じマイクロ命令分岐を選定す
るために使用される。ＭＳ６０４においては、かつ並列
の現在演算中のアドレス源ＭＡＣ０ ６４６とＭＡＣ１
６４８とがあるために、テストが発生し、かつ１回の
マイクロ命令サイクルの間ＭＡＣ０ ６４６によりテス
トが実施される。もしテスト条件が正しければ、ＭＡＣ
１ ６４８によりすでに発生しているアドレスがそのサ
イクルの間、次のマイクロ命令アドレスとして使用され
る。もしテスト条件が正しくなければ、マイクロ命令サ
イクルが延長され、ＭＡＣ０ ６４６により発生したア
ドレスが次のマイクロ命令アドレスとして使用される。
テスト結果は、ＭＳ６０４の動作原理を変えることなく
分岐／非分岐決定に関し反転しうることに注目すべきで
ある。即ち、分岐において正しいテスト結果が得られ、
かつ非分岐に偽の結果が得られることが可能である。
【０２５６】分岐で発生するテストが延長したマイクロ
命令サイクルを使用する限りにおいては、ＭＳ６０４の
動作速度の全体的な増加は通常の演算において発生する
命令のパーセントによつて左右される。このパーセント
が低ければ低いほど、演算速度を増加することによる利
点は大きい。したがつて、マイクロコードの設計者は経
験あるいは試験によつてテスト条件を選定し正偽を問わ
ず非分岐決定において発生する、テスト結果のパーセン
トを最小にするようマイクロ命令ルーチンを構成すべき
である。
【０２５７】ＭＳ６０４の構造とオペレーシヨンについ
て説明したので、ＣＰＵ−ＳＬＩ６０６の構造とオペレ
ーシヨンとについて次に下記する。
【０２５８】Ｃ．５．ＣＰＵシステムリンクインタフエ
ース（ＣＰＵ− ＳＬＩ）６０６（第７図、第８図
および第９図） 前述のように、システム１０２のあるエレメント、例え
ば、ＰＵ１０４，ＳＣＵ１０８、ＭＭ１０６およびＳＢ
Ｉ１１０は、ＳＣＵ１０８と、前記エレメントの内部オ
ペレーシヨンとの間でアクセスおよび通信を提供すべく
支援リンク（ＳＬ）バス１２０を介して相互に接続され
ている。このアクセスおよび通信は、以下の説明のよう
に、例えばマイクロコードの開始およびロードかつ診断
オペレーシヨンのように一般的に支援オペレーシヨンと
して分類されるものの実行を主として制御するために使
用される。例えばＣＰＵ−ＳＬＩ６０６はＣＰＵ１２２
とＳＬバス１２０との間のリンクであつて、したがつて
ＳＣＵ１０８とＣＰＵ１２２のエレメント、特にＣＰ６
０２とＭＳ６０４との間でリンクを提供する。
【０２５９】以下の説明はＣＰＵ−ＳＬＩ６０６による
例を中心としたものであるが、ＣＰＵ−ＳＬＩ６０６の
全体的な構造とオペレーシヨンとはシステム１０２の情
報処理エレメントの各々において提供されるシステムリ
ンクインタフエースを代表するものであることを想起す
べきである。即ち、例えばＭＣＵ１３２におけるシステ
ムリンクインタフエースは特定の情報処理エレメントの
特別のオペレーシヨンおよび制御要件に対して当該技術
分野の専門家には明らかなある種の適合を加えればＣＰ
Ｕ−ＳＬＩ６０６と類似である。
【０２６０】この点について、システム１０２の情報処
理エレメントは、それぞれが、情報の記憶手段、情報処
理手段と、前記情報記憶および処理手段との間で情報を
転送するバスと、ＭＳ６０４に類似のマイクロコード制
御「エンジン」を含む情報処理機能を含む点において類
似であることに注目すべきである。この点について、マ
イクロコード制御エンジンはマイクロルーチン、即ちマ
イクロ命令のシーケンスを記憶するメモリ手段と、マイ
クロコードメモリをアドレスする手段と、メモリとアド
レス手段とを接続するマイクロ命令バスを含む。
【０２６１】ＣＰ６０２とＭＳ６０４とを、それぞれ情
報処理機能および、ＲＦ６１６とＡＬＵ６０８がそれぞ
れ情報記憶および処理手段を提供するＣＰＵ１２２のマ
イクロコード制御エンジンとして上述してきた。別の例
において、ＭＥＭ１０６の機能は、データとプログラム
とを含む情報を記憶し、システム１０２のエレメント間
で情報を転送することである。したがつて、ＭＥＭ１０
６はＭＳ６０４に類似のマイクロコード制御エンジン、
ＭＵＳ１３０の形態の記憶手段、および情報処理手段、
即ち例えばＭＣＵ１３２のパリテイチエツク論理のよう
にデータ経路、レジスタおよび処理機能の形態でＭＵＳ
１３０とシステム１０２のエレメントの間で情報を転送
する手段とを含む。
【０２６２】以下、まずＣＰＵ−ＳＬＩ６０６の全体構
造とオペレーシヨンを説明し、次いでＳＬバス１２０、
該バスを通して通信される情報と命令およびこれらエレ
メントにより実行される支援オペレーシヨンを説明す
る。ＳＬバス１２０と支援オペレーシヨンの説明の方は
ＣＰＵ−ＳＬＩ６０６のエレメントの機能とオペレーシ
ヨンとを詳細に説明する。ＳＣＵ１０８は本実施例にお
いてはマサーチユセツツ州ローウエル（Ｌｏｗｅｌｌ，
ｍＡ）のワンダラボラトリース会社（ＷａｎｇＬａｂｏ
ｒａｔｏｒｉｅｓ，Ｉｎｃ．）製のプロフエツシヨナル
コンピユータである、市販されているマイクロプロセツ
サをベースとしたコンピユータであり、その構造および
演算ならびに本目的への適用については以下の説明を読
めば当該技術分野の専門家には十分理解されるので、Ｓ
ＣＵ１０８の構造とオペレーシヨンについては詳細に説
明しない。
【０２６３】第８図を参照すれば、ＣＰＵ−ＳＬＩ６０
６のブロツク線図が示されている。以下ＣＰＵ−ＳＬＩ
６０６構造をまず説明し、次いでＣＰＵ−ＳＬＩ６０６
の可能な演算についてのあるもの、およびＣＰＵ−ＳＬ
Ｉを通るデータ経路の可能な用途のあるものについて説
明する。前述のように、前記エレメントの特殊な機能や
オペレーシヨンについてはＳＬバス１２０と支援命令演
算の以下の説明において詳しく説明する。
【０２６４】第８図に示すように、ＣＰＵ−ＳＬＩ６０
６は１６ビツトのＣＰＵ支援リンクの内部（ＧＳＩ）バ
ス６６６を含み、該バスは支援パケツトデータレジスタ
（ＳＰＤＰ）６６８を介してＳＬバス１２０に双方向的
に接続され、制御およびデータ情報がＳＬＩバス１２０
とＣＳＩバス６６６との間で通信できるようにする。以
下に説明するように、ＳＰＤＲ６６８は１６ビツトのレ
ジスタであつて、該レジスタはＣＳＩバス６６６への並
列の１６ビツトの入力／出力側と、ＳＬバス１２０のデ
ータバス部分への１個のビツト幅の直列の入力／出力接
続とを有する。即ち、情報はＳＰＤＲ６６８とＳＣＵ１
０８の間で連続した形で導かれ、かつＳＰＤＲ６６８と
ＣＳＩバス６６６との間では１６ビツトの並列の形態で
導かれる。
【０２６５】ＣＳＩバス６６６の方は前述のように、３
２ビツトの双方向性マイクロステート レジスタ／トラ
ンシーバ（ＭＳＲＸ）６７０を介してＣＰ６０２のＡＰ
バス６１２に双方向的に接続されている。第６Ｂ図に示
すように、ＭＳＲＸ６７０は、ＡＰバス６１２への３２
ビツトの並列のインタフエースと、ＣＳＩ６６６への１
６ビツトインタフエースを有し、そのため情報は、ＭＳ
ＲＸ６７０の３２ビツトの高位および低位の１６ビツト
の「ワード」の形態でＣＳＩ６６６とＭＳＲＸ６７０と
の間で転送される。
【０２６６】ＣＳＩ６６６はさらにＭＳ６０４のある点
と相互に接続されている。第７図および第８図とに示す
ように、ＣＳＩ６６６はマイクロ命令アドレスパツフア
（ＭＩＡＢ）６７２を介してＭＩＡバス６４２から接続
されている。また前述のように、ＣＳＩバス６６６は双
方向性リンクによつてさらにＭＣＳ６４０のデータ入力
／出力側に接続され、かつＭＩＡＣ６６４とＳＲＲ６５
６のアドレス入力側に接続されている。
【０２６７】ＣＰＵ−ＳＬＩ６０６はさらに、入力側が
ＣＳＩバス６６６に、出力側がＣＳＩバス６６６に接続
された、１６ビツトの汎用支援命令レジスタ（ＳＣＲ）
６７４を含む。ＳＣＲ６７４は、ＣＳＩバス６６６に現
われる命令、アドレスまたはデータを記憶しＣＳＩバス
６６６へ供給するために使用できる。この場合以下説明
するように、ＳＣＲ６７４は支援オペレーシヨンの実行
において、ＣＰＵ−ＳＬＩ６６６およびＭＳ６０４の動
作を制御する情報を記憶するために使用される。この点
に関し、第７図および第８図に示すように、ＳＣＲ６７
４はＣＴＤＧ６５８へ制御信号出力を供給する。
【０２６８】最後に、ＣＰＵ−ＳＬＩ６０６は支援リン
ク制御装置（ＳＬＣ）６７６として指示するマイクロ制
御「エンジン」を含み、該ＳＬＣ６７６は以下説明する
ようにＳＬバス１２０の個々の支援リンク制御ラインに
接続され、かつＣＰＵ−ＳＬＩ６０６とＭＢ６０４へ支
援リンクインタフエース制御（ＳＬＩＣ）の制御出力を
供給する。ＳＬＣ６７６は基本的に、以下説明する支援
オペレーシヨンを実行する上でＣＰＵ−ＳＬＩ６０６と
ＭＳ６０４とを制御するに必要なマイクロルーチンと関
連の論理とを含む。ＣＰＵ−ＳＬＩ６０６の演算と支援
オペレーシヨンについての以下の説明を読めばＳＬＣ６
７６の設計と構造については当該技術分野の専門家には
明らかであるので、ＳＬＣ６７４については詳細には説
明しない。
【０２６９】ＣＰＵ−ＳＬＩ６０６の構造について説明
したので、ＣＰＵ−ＳＬＩ６０６の可能な演算のあるも
の、およびＣＰＵ−ＳＬＩ６０６を通る情報のある可能
な用途については次に説明する。
【０２７０】まず、ＳＰＤＲ６６８、ＣＳＩバス６６６
およびＭＳＲＸ６７０を通るＳＬバス１２０からＡＰバ
ス６１２までのリンクを検討すれば、この経路は例えば
ＣＰ６０２の診断オペレーシヨンに用いることができ
る。即ち、この軌道はＳＬバス１２０、したがつてＳＣ
Ｕ１０８と、ＣＰ６０２の内部データおよびマイクロス
テートとの間で汎用アクセスを提供する。
【０２７１】ＣＳＩバス６６６と、ＭＣＳ６４０のデー
タ入力／出力との間の双方向性経路は、マイクロルーチ
ンが通つてＭＣＳ６４０へ書込まれる経路である。ま
た、この経路は診断のためにマイクロルーチンがそれぞ
れＳＰＤＲ６６８とＭＳＲＸ６７０とを介してＭＣＳ６
４０からＳＬバス１２０あるいはＣＰ６０２へ読取るこ
とができるようにする。ＭＣＳ６４０のデータ入力／出
力側からＭＳＲＸ６７０を通る経路はまた、ＭＩＧＲの
ＭＩＲ出力側とＡＰバス６１２との間の経路に代替する
経路を提供することによつてマイクロ命令フイールドを
ＣＰ６０２へ読取ることができる。
【０２７２】ＣＳＩバスからＳＲＲ６５６のアドレス入
力側、したがつてＭＩＡバス６４２への経路はＣＳＩバ
ス６６６とＭＣＳ６４０との間の前述した入力／出力経
路と協働して使用しＭＣＳ６４０へアドレス入力を提供
しＭＣＳ６４０マイクロルーチンを書込み、かつＭＣＳ
６４０からマイクロルーチンを読取ることができる。マ
イクロ命令アドレスは、ＳＰＤＲ６６８を通してＳＬバ
ス１２０から、あるいはＭＳＲＸ６７０を通してＣＰ６
０２からこの経路を通して提供しうる。この点に関し
て、ＭＩＡＢ６７を通してＭＩＡバス６４２からＣＳＩ
６６６までのアドレス経路は、ＭＣＳ６４０のデータ入
力／出力側からＣＳＩバス６６６までの経路と共にマイ
クロルーチンをモニタするために使用しうる。即ち、Ｍ
ＩＡバス６４２に現われるマイクロ命令アドレスと、Ｍ
ＣＳ６４０から読取られる対応したマイクロ命令とはＳ
Ｌバス１２０あるいはＣＰ６０２に読取ることができ
る。
【０２７３】最後に前述のように、ＭＩＡＣ６６４には
ＣＳＩ６６６から接続されたアドレス入力側が設けられ
ている。選定されたマイクロ命令アドレスは例えばＳＣ
Ｒ６７４に記憶され、ＣＳＩバス６６６とこのリンクを
介してＭＩＡＣ６６４に供給しうる。このアドレス入力
は例えば、ＸＭＩＡ６６２の出力側でＭＩＡバス６４２
に現われるマイクロ命令アドレスと比較しうる。ＭＩＡ
Ｃ６６４は次いで、現在のマイクロ命令アドレスが記憶
されたマイクロ命令アドレスと比較され例えば選定可能
なマイクロ命令アドレスにおいてトリツプ点を提供する
とＣＴＤＧ６５８に出力を発生させる。この機能は、マ
イクロ命令ルーチンを通して順次ステツピングしたり、
あるいは選定したマイクロ命令においてＭＳ６０４の動
作を停上させるために使用しうる。
【０２７４】ＣＰＵ−ＳＬＩ６０６の基本構造とオペレ
ーシヨンについて説明したので、支援オペレーシヨンを
実行するＣＰＵ−ＳＬＩ６０６、ＳＬバス１２０および
ＭＳ６０４の機能とオペレーシヨンとについて次に説明
する。第９図を参照すれば、ＳＬバス１２０と、該バス
を通して通信される情報および命令とを示す線図が示さ
れている。第９図の上部に示すように、ＳＬバス１２０
は単−のビツトの一連の目標／命令／データ（ＴＣＤ）
バス６７８から構成され、該バスはＳＣＵ１０８とシス
テム１０２の情報処理エレメントならびに複数の個々の
制御ラインの間で支援オペレーシヨン命令と情報とを通
信するために使用される。
【０２７５】個々の制御ラインは、支援オペレーシヨン
の実行を導く命令をＳＣＵ１０８から処理エレメントへ
伝送し、前記オペレーシヨンのあるものを実行すること
から発生する情報を処理エレメントからＳＣＵ１０８へ
伝送することを含み、ＳＣＵ１０８とシステム１０２の
情報処理エレメントとの演算を調整する信号を通信する
ために使用される。個々の制御ラインは例えば割込要求
（ＩＲ）ライン６８０、支援制御ユニツトリセント（Ｓ
ＣＵＲ）ライン６８２、支援命令確認（ＳＣＡ）ライン
６８４、支援リンククロツク（ＳＬＣ）ライン６８６、
支援データ伝送（ＴＳＤ）ライン６８８および支援命令
（ＸＳＬ）実行ライン６９０とを含む。
【０２７６】前述のように、ＴＣＤバス６７８はＳＣＵ
１０８とシステム１０２の情報処理エレメントとの間で
支援制御データおよび命令を通信するために使用され
る、この情報は３２ビツトの目標／命令／データ（ＴＣ
Ｄ）ワードの形で通信される。前述のように、ＴＣＤバ
ス６７８は１ビツト幅の一連のバスで、ＳＲＤＲ６６８
は１６ビツトのレジスタである。そのためＴＣＤワード
は、それぞれ１６ビツトの２個の一連の伝送としてＳＣ
Ｕ１０８とＳＰＤＲ６６８との間で通信される。以下に
説明するように、ＴＣＤワードは２個の１６ビツトのセ
クシヨンに編成され、各セクシヨンが関連情報を含む。
【０２７７】第９図の中間部分を参照すれば、ＴＣＤワ
ードのフオーマツトが線図で示されている。指示のよう
に、ＴＣＤワードの最初の１６ビツトのセクシヨンは演
算を実施する予定のシステムプロセツサのエレメント
と、実施すべき演算とを確認するフイールドを含む。例
えば、ＴＣＳワードの最初の１０ビツトは１個以上の目
標識別（ＴＩ）フイールドを含むことができ、各ＴＩフ
ーイールドは特定のＴＣＤワードの予定受取先を識別す
る情報を含む。例えば、ビツト８−１０は３ビツトのフ
イールドの中央処理ユニツト、即ちＰＵ１０４の識別フ
イ−ルドを構成する。このフイールドはシステム１０２
が８個のＰＵＳ１０４まで構成できるようにし、ＳＣＵ
１０８がシステム１０２の多数のＣＰＵ構成におけるＣ
ＰＵＳのいずれかを個々に選定し、かつ該ＣＰＵと通信
できるようにする。
【０２７８】本実施例においては、実施すべき演算を識
別する最初の１６ビツトのセクシヨンのフイールドは５
ビツトの支援命令（ＳＣ）フイールドから構成される。
前述のように、ＳＣフイールドはＴＩフイールドにより
識別さねるシステム１０２の受取りエレメントにより実
施される特定の支援オペレーシヨンを識別する支援命令
コードを含む。本実施例においては、ＣＰＵ１２２に関
連する支援命令コード（ＳＣＳ）は以下を含む；
【０２７９】ＳＣ００−ＳＰＤＲ６６８例えばＳＣＵ１
０８へＭＣＳ６４０の書込み可能部分から１６ビツトの
マイクロコードを読取る；特定の１６ビツトはＳＣ００
により識別される ＳＣ０１−ＭＳＲＸ６７０からＳＰＤＲ６６８の低位１
６ビツトへ１６ビツトを読取る； ＳＣ０２−ＭＳＢＸ６７０からＳＰＤＲ６１８の高位１
６ビツトを読取る； ＳＣ０３−ＭＣＳ６４０からＣＳＩバス６６６へ、書込
み可能制御記憶装置の８４ビツト（１マイクロ命令）を
読取る；読取りアドレスはＳＲＲ６５６の中味により規
定される； ＳＣ０４−ＳＣＲ６７４の中味をＳＰＤＲ６６８へ読取
る； ＳＣ０５−現在のマイクロ命令アドレスをＭＳＲＸ６７
０へ読取る； ＳＣ０６−ＳＲＲ６５６の中味により規定されるマイク
ロ命令メモリの位置せＳＰＤＲ６６８へ読取る； ＳＣ０７−予備 ＳＣ０８−ＳＰＤＲ６６８からのマイクロ命令の１６ビ
ツトをＭＣＳ６４０の書込み可能部分へ書込む；位置は
現在のマイクロ命令アドレスとＳＣＲ６７４の中味によ
り規定される部分とによつて規定される； ＳＣ０９−ＳＰＤＲ６６８からＭＳＲＸ６７０へ低位１
６ビツトをロードする； ＳＣ０Ａ−ＳＰＤＲ６６８からＭＳＲＹ６７０へ高位１
６ビツトをロードする； ＳＣ０Ｂ−ＣＳＩ６６６からＭＣＳ６４０の書込み可能
部分へ８４ビツト（１マイクロ命令）をロードする；ア
ドレスはＳＲＲ６５６の中味により規定される； ＳＣ０Ｃ−ＳＰＤＲ６６８からＳＰＲ６５６をロードす
る ＳＤ０Ｄ−ＳＰＤＲ６６８からＭＩＡＣ６６４をロード
する； ＳＣ０Ｅ−ＳＰＤＲ６６８からＳＣＲ６７４をロードす
る ＳＣ０Ｆ−ＳＰＤＲ６６８からマイクロ命令メモリをロ
ードする；アドレスはＳＲＢ６５６の中味により規定さ
れる； ＳＣ１０−ＣＰ６０２をリセツトする； ＳＣ１１−ＭＣＳ６４０の書込み可能部分を入力として
ＭＩＧＢ６４４へ選定する； ＳＣ１２−支援命令機能トラツプオペレーシヨンを実行
する； ＳＣ１３−一時に１ステツプ（−マイクロ命令ステツ
プ）マイクロ命令を実行する； ＳＣ１４−一時に１ステツプ（１マイクロ命令ステツ
プ）マイクロ命令を実行する； ＳＣ１５−予備 ＳＣ１６−予備および ＳＣ１７−予備
【０２８０】注）：ＳＣ１８，ＳＣ１９，ＳＣ１Ａ、Ｓ
Ｃ１Ｂ、ＳＣ１Ｃ、ＳＣ１Ｄ、ＳＣ１ＥおよびＳＣ１Ｆ
は本実施例のシステムにおいては、予備であるか、ＭＣ
Ｕ１３２に使用されるかＳＢＩ１１０の支援命令演算あ
るいは浮動小数点ユニツト（ＦＰＵ）支援命令演算用に
用いられる。
【０２８１】最終的に、ＴＣＤワードの第２の１６ビツ
トのセクシヨンは、例えば前述のようにデータあるいは
マイクロ命令を通信、あるいは１６ビツトの支援命令レ
ジスタ（ＳＣＲ）ワードを通信するために使用しうる情
報フイールドを構成する。支援命令ならびにその結果の
演算についての前記説明に示すように、ＳＣＲワードは
ＳＣＢ６７４に位置し、現在の支援オペレーシヨンある
いは実行すべき演算に関する情報を含む。
【０２８２】本実施例におけるＳＣＲワードフイールド
は以下を含む：
【０２８３】ＩＲＴＲ−情報転送源あるいは行き先とな
るべきＣＰＵ１２２の内部レジスタを識別するポインタ
を含む３ビツトフイールド；例えばレジスタの中味はＳ
ＣＵ１０８に読取りあるいはＳＣＵ１０８により書込ま
れる。 ＥＭＩＣ−ＭＩＡＣ６６４の演算を可能とする１ビツト
のフイールド； ＥＣＳＰ−ＭＣＳ６４０の中味に関してパリテイ演算を
可能にする１ビツトのフイールド； ＣＭＤＭ−処理エレメント即ちＣＰＵ１２２が命令モー
ド、即ちＳＣＵ１０８に制御されていることを示す１ビ
ツトのフイールド；このビツトは前述のように、ＳＬＣ
６７６にある支援オペレーシヨンへＭＳ６４０のマイク
ロルーチンからＣＰＵ１２２の制御を転送するデイスパ
ツチ除外入力としてＣＴＤＧ６５８に供給される；ＣＭ
ＤＭがセツトされると、ＣＴＤＧ６５８へのＣＭＤＭビ
ツト入力はＭＳ６０４がデイスパツチ例外ループへ入る
ようにし、そこでＣＰＵ−ＳＬＩ６０６により供給され
るマイクロ命令アドレスにより識別されるマイクロ命令
あるいはマイクロルーチンを待機し、かつ実施する。 ＥＭＩＳ−一回のマイクロ命令ステップの演算を可能に
する１ビツトのフイールド、および ＩＮＴＲ−ＳＣＵ１０８への割込み要求がペンデイング
であることを示す１ビツトのフイールド。
【０２８４】ＴＣＤおよびＳＣＲワードの構造および情
報について説明したのでＳＬバス１２０の個々の制御信
号の機能および演算について次に説明する。
【０２８５】前述のように、ＳＬバス１２０と支援オペ
レーシヨンの個々の制御ラインと信号とは以下を含む：
【０２８６】ＩＮＴＲ−割込み要求−ＳＬバス１２０に
取付けられた処理エレメントにより発生し、該エレメン
トがサービス即ちＳＣＵ１０８による支援演算を要求し
ていることを示す割込み要求； ＳＣＵＲ−支援制御ユニツトリセツト−ＳＣＵ１０８に
より発生し、ＳＬバス１２０から接続された全てのユニ
ツトによりモニタされる；ＳＣＵ１０８により表明され
ると全てのプロセツサエレメントをリセツト状態に保持
する； ＳＬＣＡ−支援リンク命令確認−ＴＣＤワードの受取り
先により発生し、エレメントがＸＳＬＣ命令を受取つた
ことを確認する； ＳＬＣＫ−支援リンククロツク−ＳＣＵ１０８により発
生し、ＳＬバス１２０から接続された全てのエレメント
により使用されエレメントとＳＣＵ１０８との間の通信
および演算を調整する；例えば、ＴＣＤワードのビツト
をＳＰＤＲ６６８へ、あるいはそこからクロツクするた
めに使用される； ＴＳＬＤ−伝送支援リンクデータ−ＳＣＵ１０８により
発生しＳＬバス１２０から接続された全ての装置が情
報、例えばＴＣＤワードをＴＣＣバス１２０から受取る
ことができるように、する；表明されたＴＳＬＤはＳＣ
Ｕ１０８が情報を全てのエレメントに伝送していること
を示す；および ＸＳＬＣ−実行支援リンク命令−ＳＣＵ１０８により表
明され、ＳＬバス１２０から接続された全てのエレメン
トによりモニタされる；ＳＣＵ１０８により表明され、
ＴＣＳワードのターゲツトの受取り先がそのＳＣＢ６７
４において命令を実行することを示す。
【０２８７】ＣＰＵ−ＳＬＩ６０６とＳＬバス１２０の
構造と演算を説明したので、支援オペレーシヨンのある
ものについて次に説明する。
【０２８８】システムの初期状態設定についてまず検討
する。まずシステムには何らマイクロコードあるいはプ
ログラムは介在していない。したがつて、システムの最
初の仕事はシステムマイクロコードをＭＳ６０４にロー
ドし、例えばＣＰＵ１２２、ＡＧＵ１２４およびＡＴＵ
／Ｃ１２６のようなシステムの各種のエレメントの初期
状態を設定し、システムテストを行い最初のプログラム
をロードし開始することである。これらの演算はＳＬバ
ス１２０を介して演算しているＳＣＵ１０８により制御
され、かつ３ステツプで実施される；即ちＳＣＵ１０８
がシステムを制御し初期状態設定支援オペレーシヨンを
実行する命令モードを開始すること、システムのブーテ
イング、即ちマイクロコードをロードすることおよびプ
ログラム実行を可能とすることである。
【０２８９】最初のステツプ、即ち命令モードの開始に
おいては、ＳＣＵ１０８はある種の自己テストおよび初
期設定開始操作を実行し、ＰＵ１０４が論理回路へのパ
ワーにより初期状態に設定される。次いで、ＳＣＵ１０
８は支援オペレーシヨンを行い、非マスク可能割込み
（ＮＭＩ）デイスパツチ例外ハンドラをＭＣＳ６４０の
書込み可能部分へロードし、そのためＳＣＵ１０８が命
令モードのＮＭＩデイスパツチ例外、ＣＭＤＭを表明す
ると、ＭＳ６０４がＮＭＩハンドラマイクロルーチンへ
分岐する。
【０２９０】次いで、ＳＣＵ１０８はＣＭＤＭ、即ちＳ
ＣＲ６７４でＳＣＲワードでの命令モードデイスパツチ
例外ビツトをセツトし、論理へのパワーにより先にセツ
トされていたＳＣＵＲをクリヤする。これらの演算の方
はＣＰＵ１２２のデイスパツチロジツク、即ち、ＡＧＵ
１２４とＣＴＤＧ６５８とを動作させ始め、該論理はプ
ログラムの最初のマイクロ命令を実行させ始めようとす
る。しかしながら、ＣＭＤＭが表明されずみであると、
システムはＭＳ６０４を命令モードのデイスパツチ例外
サービスループに残留させるようにして命令モードに留
つている。ＣＰＵ１２２が命令モードのデイスパツチ例
外サービスループにある間、ＳＣＵ１０８は全ての診断
ルーチンを行うことができ、これらのルーチンの終りに
おいて、ＡＧＵ１２４およびＡＴＵ／Ｃ１２６を含むＣ
ＰＵ１２２を直接の物理的アドレシング状態に置きＣＰ
Ｕ１２２とＭＭ１０６との間の直接経路を開放する。
【０２９１】第２のステツプにおいて、システムはブー
トする、即ちマイクロコードがロードされる。この演算
を行うには、ＳＣＵ１０８はマイクロ命令ロードルーチ
ンをＭＣＳ６４０の書込み可能部分に装填し、「ブート
コード」ルーチンをシステムバス即ちＳＢ１１４を介し
てＭＭ１０６に書込み、ＳＣＵ１０８が次いでマイクロ
命令ロードルーチンの実行を開始させ、該ルーチンの方
はブートロードルーチンをＭＣＳ６４０にロードし、ブ
ートロードルーチンが実行を開始する。
【０２９２】この時点において、システムは演算マイク
ロコードの制御を受けるが、ＭＭ１０６にプログラム、
即ちマイクロ命令がロードされるまで命令モードデイス
パツチ例外サービスループに留つている。さらに、ＳＣ
Ｕ１０８はＡＧＵ１２４とＡＴＵ／Ｃ１２６とを開始さ
せてマイクロ命令を実行できるようにする。一旦、これ
が達成され、ＭＭ１０６にマイクロ命令がロードされる
と、ＳＣＵ１０８はＣＭＤＭをリセツトあるいはクリヤ
する。ＳＣＢ６７４においてＣＭＤＭをクリヤすること
により既知の開始アドレスに位置する第１のマイクロ命
令へのデイスパツチを可能とし、通常の動作モードでシ
ステムを始動させる。
【０２９３】ＳＣＵ１０８を通してのシステム１０２の
初期状態設定および支援オペレーシヨンについて説明し
たので、基本的な支援演算命令のあるものについて次に
説明する。
【０２９４】まず、支援オペレーシヨンが、ＭＣＳ６４
０へ、かつそこからのマイクロ命令のロードおよび読取
り機能を提供する。この演算は例えば診断オペレーシヨ
ンにおいて、あるいは前述のようにＣＰＵ１２２の始動
において実施でき、ＭＣＳ６４０が、ＣＭＤＭによつて
表明される命令モードへ強制することを要求する。
【０２９５】ＭＵＳ６４０の書込みを実行する演算の基
本的順序は以下から構成される：
【０２９６】ＳＲＲ６５６に書込むべきＭＣＳ６４０の
アドレスをロードすること。これは、ＴＣＤワードの１
６ビツトの情報フイールドでアドレスを書込み、かつロ
ードＳＲＲ６５６の命令コードを発行することによつて
達成され、およびＭＣＳ６４０に書込むべきデータを、
１６ビツトのセクシヨンでデータを含む一連のＴＣＤワ
ードとロードＷＣＳＸ命令コードとを通してＳＣＵ１０
８からＭＣＳ６４０へ動かすことである。
【０２９７】ＭＣＳ６４０の読取りを行う演算の基本的
シーケンスは以下から構成される；
【０２９８】読取るべきＭＣＳ６４０のアドレスを、ア
ドレスを含むＴＣＤワードとロードＳＲＭＲ命令コード
とを介してＳＲＲ６５６にロードすること、およびこれ
も１６ビツトセクションで読取りＷＣＳＸ命令コードと
データとを含むＴＣＳワードのシーケンスを通してＭＣ
Ｓ６４０からＳＣＵ１０８へデータを読取ること。
【０２９９】次に、支援オペレーシヨンは、マイクロ命
令を１回のステツプで実行できる能力を含むものとして
前述した。この操作は「パネルモード」即ちＳＣＵ１０
８からの直接的なステツプバイステツプ制御により行わ
れるか、あるいは「プログラムモード」、即ち一時に１
個のマイクロ命令のマイクロルーチンを実行することに
より実行しうる。
【０３００】前述のように、ＣＰＵ１２２もＣＭＤＭを
セツテイングすることにより命令モードへ強制される必
要があり、かつＭＣＳ６４０は少なくともＮＭＩハンド
ラを含む必要がある。その場合、パネルモードのマイク
ロ命令の１回のステツプによる実行は以下の演算シーケ
ンスにより達成しうる；
【０３０１】ＭＣＳ６４０の書込み可能入力／出力レジ
スタを実行すべきマイクロ命令でロードし、およびマイ
クロ命令を含むレジスタをＭＩＧＲ６４４への入力源と
して選定することである。
【０３０２】ＭＩＧＲ６４４への入力源としてＭＣＳ６
４０レジスタを選足する命令が実行されるや、ＭＩＧＲ
６４４は１個のマイクロ命令でジヤムされ、そのためマ
イクロ命令が以前実行されていたか否かには無関係に実
行される。したがつて、マイクロ命令を１回のステツプ
で実行するためには、１ステツプされたマイクロ命令の
分岐フイールドはコード化されてＮＭＩハンドラへ戻る
必要がある。最後のマイクロ命令をその分岐フイールド
を介してＮＭＩハンドラへステツプすることにより全体
のマイクロルーチンを前記のように実行することができ
る。次いで、マイクロルーチンの１ステツプによる実施
に伴つて命令モードのＮＭＩビツトＣＭＤＭをセツト
し、かつＥＭＩＳおよびＥＭＩＣをセツトさせＮＩＡＣ
６４４が全てのマイクロ命令アドレスに対して比較でき
るようにする。このためＣＰＵ１２２が実行される各マ
イクロ命令に対して割込むようにする。割込みに対する
トラツプは、ＸＭＩＡ６６２に含まれたマイクロ命令ア
ドレスであると指定された現在のマイクロ命令を実際に
実行している間に発生することを注目すべきである。
【０３０３】この演算の間、ＳＣＵ１０８が割込まれ、
かつＳＰＤＢ６６８を読取つて、割込みの原因は一回ス
テツプの演算の結果によることを検出する。この演算が
可能とされている限り、ＣＰＵ１２２は次のマイクロ命
令に対する割込みを発生させる。即ち、ＣＰＵ１２２は
ＭＩＡＣ６６４のトラツプルーチンを１ステツプで実行
しており、トラツプルーチンはＣＰＵ１２２が命令モー
ドにあることをモニタする。ＳＣＵ１０８が命令モード
を表明し続ける限り、トラツプルーチンはそれ自体でル
ーピングを継続する。一旦ＳＣＵ１０８が命令モードを
クリヤすると、トラツプルーチンはトラツプの戻りを実
行し、該トラツプ戻りはトラツプマイクロ命令アドレス
をスタツクから「ポツプ（ｐｏｐ）」させ、実行すべき
マイクロ命令を指示する。
【０３０４】別の例において、支援オペレーシヨンは１
個のマイクロ命令を実行する機能を含むと前述した。こ
のオペレーシヨンはＣＰＵ１２２を命令モードに強制
し、１ステツプのマイクロ命令の命令コードを発するこ
とにより達成される。ＣＭＤＭはＮＭＩデイスパツチ例
外を起し、デイスパツチ除外によりＣＰＵ１２２、即ち
ＭＳ６０４の動作を次のマイクロ命令の境界で中断させ
る。次いで、ＳＣＵ１０８は１回のマイクロ命令の命令
コードを発行し、この命令コードによりマイクロ命令の
１サイクル時間に対し命令モードＮＭＩビツトＣＭＤＭ
を有効に除外し、次のマイクロ命令の実行を可能とし、
次いでＣＭＤＭを再びセツトして次の追従するマイクロ
命令の実行を停上させる。
【０３０５】最後の例においては、支援オペレーシヨン
はＭＩＡＣ６６４を介してマイクロ命令のプレークポイ
ント・オペレーシヨンを提供する。再び、ＣＰＵ１２２
はＣＭＤＭの表明により命令モードとされ、ＭＩＡＣ６
６４は前述のようにロードＭＩＡＣ命令シーケンスを通
してロードされる。次いで、ＳＣＵ１０８はＣＭＤＭを
クリヤーすることにより命令モードからＣＰＵ１２２を
解放することができ、ＭＩＡＣ６６４に対して開始され
る。ＭＩＡＣ６６４の中味と比較するマイクロ命令が発
生すれば常に、ＭＩＡＣ６６４は、ダイナミツクトラツ
プによりＭＣ６４０をＭＩＡＣ６４０のトラツプハンド
ラへ強制する。このトラツプハンドラはＳＣＵ１０８を
割込み、ＳＣＵ１０８にプレークポイント状態を知らせ
る。
【０３０６】前述した発明は、その精神あるいは基本的
特徴から逸脱することなくさらに別の特別の形態で実施
しうる。したがつて、本実施例は全ての点において例示
的および非制限的であることを考えるべきで、本発明の
範囲は前述の説明でなく、特許請求の範囲によつて示さ
れるべきであり、特許請求の範囲の意義と、均等物の範
囲内に入る全ての変更は特許請求の範囲に包含すべきで
ある。
【図面の簡単な説明】
【図１】本発明を組込んだコンピユータシステムのブロ
ツク図である。
【図２】ある種の中央処理装置と主メモリ構造体とを線
図で示す図である。
【図３】ＡからＩまではある種のシステム命令構造を線
図で示す図である。
【図４】プログラム制御ワードを線図で示す図である。
【図５】Ａ、ＢおよびＣは仮想アドレスから物理的アド
レスへの変換を線図で示す図である。
【図６】ＣＰＵ１２２のブロツク線図である。
【図７】ＭＳ６０４のブロツク線図である。
【図８】ＣＰＵ−ＳＬＩ６６６のブロツク線図である。
【図９】ＳＬバス１２０の線図である。
【図１０】ＡＧＵ１２４のブロツク線図である。
【図１１】ＩＱ７０２とＩＬ７０４との線図である。
【図１２】ＡＴＵ／Ｃ１２６のブロツク線図である。
【図１３】命令およびデータの取出しを示す図である。
【符号の説明】
１０２…システム １０４…処理ユニツト １０６…主メモリ １０８…システム制御ユニツト １１０…システムバスインタフエース １１２…サテライト制御ユニツト １１４…システム
バス １１６…システムアドレス １１７…主メモリ制御バ
ス １１８…システムデータバス １２０…支援リンクバ
ス １２２…中央処理ユニツト １２４…アドレス ゼネレータユニツト １２６…アドレス変換ユニツト／キヤツシユ １２８…浮動小数点ユニツト １３０…メモリユニツ
ト １３２…メモリ制御ユニツト

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 命令及びオペランドを記憶するメモリ
    と、前記命令に応答して前記オペランドにオペレーショ
    ンを行うプロセッサとを含む情報処理システムにおけ
    る、前記命令及びオペランドを前記プロセッサに提供す
    る取り出し機構であって、 （Ａ）前記プロセッサのオペレーションに応答してプロ
    セッサクロック信号を発生するクロック発生装置であっ
    て、 前記プロセッサクロック信号の各サイクルは前記プロセ
    ッサの各オペレーションサイクルに対応し、前記プロセ
    ッサのオペレーションサイクルの開始時に現れる第１の
    エッジと、該オペレーションサイクルの間に現れる第２
    のエッジとを有する、 クロック発生装置と、 （Ｂ）アドレス発生装置であって、前記プロセッサのオ
    ペレーションに応答し、 （ａ）前記プロセッサがオペランドアドレスを必要とす
    るオペレーションを行うときに、前記プロセッサクロッ
    ク信号の第１のサイクルの第１のエッジでオペランドア
    ドレスを前記メモリに提供し、前記第１のエッジの後の
    固定の間隔で命令アドレスを前記メモリに提供し、 （ｂ）前記プロセッサがオペランドアドレスを必要とし
    ないオペレーションを行うときに、前記プロセッサクロ
    ック信号の第１のサイクルの第１のエッジで命令アドレ
    スを前記メモリに提供する、 アドレス発生装置と、 （Ｃ）前記プロセッサクロック信号の前記第１のサイク
    ルで前記アドレス発生装置によって前記オペランドアド
    レスが提供されたときに、前記プロセッサクロック信号
    の第２のサイクルの第１のエッジに応答して、前記メモ
    リから前記オペランドを受信するプロセッサオペランド
    入力と、 （Ｄ）命令入力であって、 （ａ）前記プロセッサクロック信号の前記第１のサイク
    ルで前記アドレス発生装置によって前記オペランドアド
    レスが提供されたときに、前記プロセッサクロック信号
    の第２のサイクルの第２のエッジに応答して、前記メモ
    リから命令を受信し、 （ｂ）前記プロセッサクロック信号の前記第１のサイク
    ルで前記アドレス発生装置によって前記オペランドアド
    レスが提供されなかったときに、前記プロセッサクロッ
    ク信号の第１のサイクルの第２のエッジに応答して、前
    記メモリから命令を受信する、 命令入力と、 （Ｅ）前記命令入力から接続された命令待ち行列であっ
    て、 （ａ）前記プロセッサクロック信号の前記第１のサイク
    ルで前記アドレス発生装置によって前記オペランドアド
    レスが提供されたときに、前記プロセッサクロック信号
    の第３のサイクルの第１のエッジに応答して、前記命令
    入力から命令を受信し、 （ｂ）前記プロセッサクロック信号の前記第１のサイク
    ルで前記アドレス発生装置によって前記オペランドアド
    レスが提供されなかったときに、前記プロセッサクロッ
    ク信号の第２のサイクルの第１のエッジに応答して、前
    記命令入力から命令を受信する、 命令待ち行列と、 （Ｆ）前記命令待ち行列から接続され、前記命令待ち行
    列から前記プロセッサへ命令をディスパッチするディス
    パッチ装置であって、前記プロセッサはその命令のオペ
    レーションコードフィールドに応答して対応するオペレ
    ーションを開始する、ディスパッチ装置と、 を備え、 前記アドレス発生装置は、 命令のオペレーションコードフィールドに提供されたデ
    ータに応答して、前記命令に対応する論理命令アドレス
    を提供し、 前記命令のオペランドリファレンスフィールドに提供さ
    れたデータに応答して、前記命令によって要求されたオ
    ペランドに対応する論理オペランドアドレスを提供し、 前記論理命令アドレスに応答して対応する命令アドレス
    を生成し、それを前記メモリに提供し、 前記論理オペランドアドレスに応答して対応するオペラ
    ンドアドレスを生成し、それを前記メモリに提供する、 取り出し機構。
  2. 【請求項２】 請求項１に記載の取り出し機構におい
    て、 前記プロセッサは特定の命令に応答してオペランド書き
    込みオペレーションを行い、 前記アドレス手段は前記プロセッサのオペランド書き込
    みオペレーションに応答し、前記プロセッサクロック信
    号の前記第１のエッジでオペランド書き込みアドレスを
    提供し、 前記プロセッサは、書き込みオペレーションに応答し、
    前記プロセッサクロック信号の前記第１のエッジの後の
    決められた間隔において前記メモリに書き込まれるべき
    オペランドを提供し、 前記メモリは、前記オペランド書き込みアドレスに応答
    し、前記プロセッサクロック信号の次に発生する前記第
    １のエッジで前記オペランドを受信する、前記取り出し
    機構。
  3. 【請求項３】 請求項１に記載の取り出し機構におい
    て、 論理的な次の命令アドレス又は論理的な次のオペランド
    アドレスは、 プロセスの前記論理的アドレススペースの領域を表す情
    報のためのページ番号フィールドと、 前記ページ番号フィールドによって識別される前記諭理
    的アドレスの領域内の１バイトの情報の位置を表す情報
    のためのバイトインデックスフィールドとを備え、 次の命令アドレス又は次のオペランドアドレスは、 前記メモリの前記アドレススペースの領域を識別する情
    報のためのフレーム番号フィールドと、 前記フレーム番号フィールドによって識別される前記メ
    モリのアドレススペースの前記領域内の１バイトの情報
    の位置を識別する情報のためのバイトインデックスフィ
    ールドと、を備え、 次の命令アドレス又は次のオペランドアドレスの最初の
    表示の前記ページ番号フィールド及びバイトインデック
    スフィールドは、対応する次の命令アドレス又は次のオ
    ペランドアドレスの前記フレーム番号フィールド及びバ
    イトインデックスフィールドに、それぞれ、対応する、
    前記取り出し機構。
  4. 【請求項４】 請求項３に記載の取り出し機構におい
    て、 前記次の命令と次のオペランドのレジスタ手段は、それ
    ぞれが、フレーム番号領域及びバイトインデックス領域
    に構成され、 前記次の命令と次のオペランドのレジスタ手段のそれぞ
    れの前記フレーム番号領域及びバイトインデックス領域
    は別個に書き込み可能な入力を有し、 前記アドレス変換手段は、 前記論理的な次の命令及び次のオペランドのアドレスに
    応答し、対応する次の命令及び次のオペランドのアドレ
    スを記憶し且つ提供する、アドレス変換記憶手段であっ
    て、 前記アドレス変換記憶手段のアドレス出力は、前記次の
    命令と次のオペランドのレジスタ手段の前記書き込みフ
    レーム番号と書き込みバイトインデックスの入力にそれ
    ぞれ接続されたフレーム番号フィールド出力とバイトイ
    ンデックスフィールド出力とに構成される、アドレス変
    換記憶手段と、 前記プロセッサの前記論理的アドレス出力の前記バイト
    インデックスフィールド出力から且つ前記次の命令と次
    のオペランドのレジスタ手段の前記書き込みバイトイン
    デックス入力へ接続され、直接にバイトインデックスフ
    ィールドを前記次の命令と次のオペランドのレジスタ手
    段に書き込む、バイトインデックスバイパス手段と、を
    含む、前記取り出し機構。
JP7228454A 1985-05-06 1995-07-10 命令及びオペランドをプロセッサに提供する取り出し機構 Expired - Lifetime JP2638581B2 (ja)

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