JPS59502159A - 仮想マシンデ−タプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 仮想マシンデータプロセッサ 技術的分野 不発８８は、データプロセッサに関するものであシ２％に仮想マシン環境を支援 するデータプロセッサに関する。

背景孜術 テジタルデータ処理システムは典型的な場合には特徴的な論理アドレス空間を有 するデータプロセッサ、物理アドレス空間内で直接にアクセスできる限られた容 量の一部メモリ、１つ又は複数の周辺制御装置の援助がある場合にのみアクセス できるはるかに大きい容量の二次メモリ、および多数の通例の入力／出力デバイ スのうちの任意のテバイスを含む。特に大きな論理アドレス空間を有するデータ プロセッサを含むシステムにおいては、ユーザは彼の応用例がきわめてタイム・ クリティカル（ｔｉｍｔｃｒｉｔｉｃａｌ）　であるので同等量の比較的高価な 一部メモリを備えることが正当化されるという決定を下してもよい。

しかし、ユーザはそれよシもしばしばはるかに大きな容量の比較的安価な二次メ モリを備えるためにこれらの資データのスワツピング部分がプロセッサによって 必要とされた場合にそれらの部分に伴う時間的不才１」を受け入れる。一般に、 スワツピング動作の効率は才能のあるプログラマがアプリケーションプログラム を一連の相互に関係はめるかある程度自律的なオーバレイに賢明に区分化するこ とにかかつている。そのような経験のあるプログラマを発見又は開発するという 問題をある程度解決し大きな区分化されたプロ、ダラムを完成させるのに不米か かる費用をめる程度少なくするために、各アプリケーションプログラムが対応す る物理アドレス空間か現在プ〒、ダラムに割当てられているか又は−次メモリに 実際に存在するかに関係なくプロセッサの全馳理アドレス空間に直接的アクセス を有ずするようにみぜかけることができるスーパバイザプログラムが開発された 。そのような１仮想メモリ”スーパバイサブログラムは典型的にはプログラムに 割当てられた物理アドレス空間の部分の境界の外側で現在実行しつつあるプログ ラムによってアクセスを検出するため連想メモリマツビングツ・−ドウエアに依 存する。そのような１誤り　（ｆａｕｌｔｓ）　”に応答して、プロセッサ′仮 想”アラセスを認識し、もし適当な場合には必要とされるプログラムコード／デ ータを二次メモリから一部メモリにロードするスーパバイサブログラムの誤シ取 扱い部分へ分岐する前に伺らかの必要な状態（Ｓｔαｔｅ）情報を記憶する。所 望するならば、スーノク／＜イザはプログラムコード／データの一部を一部メモ リから二次メモリに移動させて新しいコード／データのだめの余地を作ることか でさる。代表的な場合には次にスーパバイザプログラムは、誤り（ｌａｕｔｔ） か起きた時にプロセッサが実行しつつあった特定の命令”４Ｍひ実行する。どれ ほど多くの情報がスタックオフ（ｓｔａｃｋ　ｏｆｆ）　され外ければ、ならな いかということや、プロセッサが″誤った”命令を再実行する準備をするために スーパバイサブログラムによって用いられる’ｆ）５４構（ｍｅｃｈａｎｉｓｍ ）　’Ｄ、マシンによって異った。

一部の設計では、プロセッサはあたかも割込みが起きたかのように糎々のユーザ レジスタ、命令レジスタ、プログラムカウンタおよび現在の状態情報の内容を記 憶するたけであった。スーパバイザプログラム、は必要ならばプログラムカウン タを“バックアップ”してプロセッサがどんな命令を実行しつつあるかを発見し ４次に誤った命令が最初に開始された場合にはできるだけプロセッサの状態に近 づけるためにレジスタおよび状態ヒツトを再構成しなければならなかった。プロ セッサ命令セットが比較的に規則的で予測しうるものであるシステムにおいてさ えも、スーパパイザブ・ログラムにかかる負担は非常に大きなものであった。更 に複雑なシステムでは、このアプローチは実施不可能なことがしばしばあった。

ソフトウェアにかかる負担が耐えられないほどになった時に、命令実行シーケン スの各ステップの完了を１７−り”することによって命令実行シーケンスを追跡 するために追加のハードウニ°アが付加された。誤りが起きると、マーク情報が レジスタおよび状態情報とともにスタツク芒れた。スーパバイザプログラムはな お誤りか起きた時にどの命令をプロセッサか実行しつつあるかを決足し、その後 でハードウェアに対してその命令を再ひ実行するように命令しなければならなか った。しかし、スーパバイサブログラムは“古い”マーク情報をハードウェアに 供給できた。ハードウニアカ実行シーケンスの各ステップを進み、その進行をい つものようにするにつれて。

追加制薊回路は′現在の”マーク情報と・古い”マーク情報とを比較する。特定 のステップが誤りが起きる前にすでに実行されたことを制御回路が決定すると、 制御回路はそのステップの結果のみを抑制し２次に実行シーケンスが続行できる ようにする。ひとたび“現在の”マーク情報と１古い”マーク情報とか一致しプ ロセッサが誤りの起きたステップに達したことを示すと、制御回路は実行シーケ ンスのその後のステップの実際の実行を干渉するのをやめた。この方法により、 誤った命令を再び開始する負担はソフトウェアとハードウェアに分配された。

勿論、誤ろた命令の再開を試みる前にその＃シの根底にある原因をはつきりさせ ることは依然としてスーパバイサブログラムの責任であった。

仮想メモリの使用を単一プロセッサシステムに制限する仮想メモリ概念本来の制 約はない。事実１つのプロセッサが出会った誤シか並列プロセッサへの割込みを 発生させる多重プロセッサシステムが提案ぢｎている。割込みに応答して後者の プロセッサはもう一方のプロセッサの誤シの原因となった問題をはつきシさせよ うと試みる。

一方、誤ったプロセッサはその誤シが解決さ九るのを待ちつつけているにすぎな い。その誤９がもう一方のプロセッサによってう１く解決されると、誤ったプロ セッサはアクセス誤りが起きたことも知らすに目らの道を進む。

誤りをはつきシさせる仕事を行うプロセッサのスーパバイザプログラムは、誤っ たプロセッサによって実行されている命令に関する情報を必要としないという点 に注目すべきである。しかしそのスーパバイザプログラムは誤った論理アドレス の明細に対するアクセス、および誤シに出会ったプログラムのアドレス空間につ いてのある程度の情報を持たなければならない。そのような情報は各の情報は＃ シが起きた時に利用できる。少なくとも２つのプロセッサおよび追加ラッチおよ び割込み発生ノ・−ドウエアを必要とするはＡ・に、この仮想メモリ技術は誤っ たプロセッサをもう一方のプロセッサがその畝りを訂正するまで待恢させ、＝謬 りを解決している間に二重のプロセッサを結びつける。

多重処理システムにおいては、そのシステムの任意のプロセッサが実行を待って いる任意のプログラムを実行できることが一般に望ましい。このことは割込み又 は時分割による制約の故に一時的に中断されているプログラムの相・開を含ひ。

いくつかのプロセッサが同じ命令セットを肩する限シにおいては、そのような配 列を妨けるハードウェアの市す豹はない。この技鞘か拡張されて命令の実行過程 における誤り状態によって中断されているプログラムの実行の再開を含むように なった場合に問題が起きる。そのようなＣＰ断されたプログラムの実行を適切に ′Ｐ＋Ｈするために、そのことを試みようとするプロセッサはそのプログラムを 最初に実行しつつあったプロセッサと同一シーケンスにある同一命令セットを実 行しなければならない。さも々いと誤った命令が適切に光子するという保証はな い。各プロセッサのスーパバイザはそのような非互俣性（ｉｎｃｏｍｐａｔｉｂ ｉｌｉｔｉｅｓ）を検出しようと試みることはできるが、その同じスーパバイザ プログラムは同時にいくつかのプロセッサについて実行中であるかもしれず、従 ってプロセッサ特性に関する情報についてはメモリを基礎にした資源データベー スの保全性に依存し力ければならない。そのようなソフトウェア制御システムに おいては、誤ったプログラムの非互換性プロセッサ再開が検出されずに行われる というかなりの危険が依然として存在する。

仮想マシン環境においては、データプロセッサは真のおよび存在し、ないシステ ム資源の両方に対するユーザプログラムアクセスを叉後できんけれはならない。

一般的に云って、仮想メモリデータプロセッサはユーザプログラムの論理アドレ ス空間内におけるデータ／昔令へのアクセスの大部分を支援するためにそのよう なシステムに使用できる。しかし、そのようなプロセッサは存在し方いシステム 資源へのアクセスを支援することはできない。

従って、スーパバイザはそのようなオし用できない資源へのアクセスを阻止し、 システム内で実際に第１］用できる１侠５のめる資ｍ’ａ−用いてアクセスをシ ミュレートスルニすきなかった。次に、スーパバイザは、誤った命令に対して存 在しない資源へのアクセスが１５ｙ、功したように思わせた。

発明の少約 従って２本発明の目的は、誤りの原因が解決されつつある間は誤った命令が中断 されその後誤りに出合ったアクセスの開始時に再開される仮想マシン環境を支援 できるデータプロセッサを提供することである。

不発明のもう１つの目的は、誤シの原因が解決されつつありその誤ったアクセス が実行されている間は誤った命令が中断されその後誤ったアクセスが底功したか のように誤った命令が再開される仮想マシンデータプロセッサを提供することで ある。

本発明のこれらの、およびその他の目的は。

データプロセッサの外部にるる資源へのアクセスを与える外部アクセス＋段と。

外部アクセス手段を介して動源へのアクセスを必要とする少なくとも１つの命令 のデータプロセッサによる実行を制御する命令実行制御手段と。

アクセス誤９が検出された時点における命令実行制御手段の状態を示す情報を記 憶し、アクセス誤９が発生した後に記憶された状態情報を用いて命令実行制御手 段の状態を初元するアクセス誤り回後手段とを有するデータプロセッサにおいて 達成される。本発明において、データプロセッサは、アクセス誤シ回復手段が命 令実行制御手段が命令の実行を再開できるようにした場合に、しかしアクセスが 再実行されるべきであることを示す再実行信号にのみ応答して外部アクセス手段 が誤ったアクセスを再実行できるようにするアクセス再実行制御手段を含む。

１面の簡単な説明 第１図は１本発明の仮想メモリデータプロセッサを有する仮想メモリデータ処理 システムのブロック図である。

第２図は、第１図の仮想メモリデータプロセッサのブロック図でるる。

第３図に、第２図の仮想メモリデータプロセッサの実行装置（ユニツ°ト）のブ ロック図でめる。

第４図に、第３図の実行装置（ユニット）の高セクションのブロック図である。

婬５−μ、第３１１の実行装置（ユニット）の低セクションのブロック図でるる 。

第６３に、第３図の実行装置（ユニット）のデータセクションのブロック図であ る。

氏７図に、第２凶の仮想メモリデータプロセッサのフィールド翻訳装置（ユニッ ト）とそこにあるその他の機能装置との関係を示すブロック図である。

発明の詳細な説明 第１図に示しであるのは、仮想メモリデータプロセッサ（ＶＭＤＰ）１２によシ 発行された論理アドレス（ＬＡＤＤＲ）　カ物理バス（ＰＢＵＳ）　１６上の出 力に対する対応する物理アドレス（ＰＡＤＤＲ）にメモリ管理装置（ユニット） 　（ＭａｒＵ）１４によってマツプされる仮想データ処理システムである。同時 に、アクセスを制御するためにＶＭＤＰ１２によって与えらｔした樵々の論理ア クセス制御信号（ＬＣＮＴＬ　）は、　ＭＭＵ１４の制シの下で震央子装置（ｎ ｔｏｔｉｉｆｉｇｒ　ｕｎｉｔ）　１８によって過当に計時された？Ｉ埋アクセ ス番、シ＠勺（ＰＣＮＴＬ　）に張−候される。

特定′＃、咄の物理アドレス（ＰＡＤＤＲ）に比、谷して、メモリ２０　μエラ ー検出および訂正回路（ｚｎＡｃ）　２２と協動してＰＢＵＳ　１６上の物理ア クセス市伽信号（ＰＣＮＴＬ　）と同期してＶＭＤＰ　１２とデータ（ＤＡＴＡ ）　を女侠する。データにエラーか恒出さｎると、ＥＤＡＣ２２ｒＣエラーの柚 知に応じてバスエラーを信号で知らゼる〃・、又はＶＭＤＰ１２に対して交換を 再試行（ＲＥＴＲＹ）するように要求する。

別の％Ｊ址子アドレス応答して大答量記悌装置インタフェース２４μｙＤＭＰ　 １２と励県してデータを大宕酋記憶装置２６へ、又に大容輩記憶装置２６刀−ら 転送する。もしエラーが転送中に起きると、インタフェース２４ｉｒ、バスエラ ー　（ＢＥｒｔＲ）　を信号で知らせる〃１．又ｒｒ、適当な吊台には再試行（ ＲＥＴＲＹ）を要求してもよい。

更に別の物理アドレスに応答して、直接メモリアクセス制御装置（ＤＭＡＣ）　 ２８はＶＡ（ＤＰ１２　からデータを受けとシデータ転送オペレーションを定義 する。そのオペレーションを行うために解放されるとＤＭＡＣ２Ｂは適当なＰ　 ＣＮＴ　Ｌ緑を用いてＶＭＤＰ１２に対してバスの匍ｊ御を放棄するように定期 的に女釆する。バスのｔＴ制御が与えられるとＤＭＡＣ２８はメモリ２０円で、 又はメモリ２０　と太答量記憶装置２６との間でデータブロックを転送する。そ のような転迭期山」干にＥＤＡＣ２２又は太容童記憶装置インタフェース２４に よってエラーが検出されると、ＤＭＡＣ２８はＥＥＲＲが信号で知らｎたか又は ＲＥＴＲＹ　’Ｘ）−信号で知らされたかによって転送を打切るρ≧又に褥試行 するっＭＭＵ１４が特定の処理アドレス（ＬＡＤＤＲ）を対応する物理アドレス （ＰＡＤＤＲ）にマツプすることができない場合にはＭ４％４Ｕ１４ｕアクセス 良シ（ＦＡＵＬＴ）を信号で知らぞる。ＭＭＵ１４に対するチェックとして、ま た同じ（ＤＭＡＣ２８に対するチェックとして、ウオッチドックタイマ３０を伽 え。

もし物理テバイスが物理アクセス制御信号（ＰＣＮＴＬ　）に関えして適当な時 雨１円に物理アドレス（ＰＡＤＤＲ）に応答しなけｎにバスエラー（ＢＥＲＲ） を信号で知らせてもよい。

データアクセスバスサイクルの期間中にＲＥＴＲＹが要求さｎると、オアケート ３２３よひ３４はそれぞれＩ’ＭＤＰ１２のＢＥＥｆｌおよびＩＩＡＬＴ　＜停 止）入力を起動さゼる。ＶＭＤＰバヌサイクルの期間中のそのＢＥＥＲ入力およ びＨＡＬＴ入力の両方の同時起動に足、谷してＶＭＤＰ　１２は現在のバスサイ クルを打切Ｊ　、　ＲＥＴＲＹ信号が終了するとその、サイクルを再実行する。

所望するならば、ＶＭＤＰ１２のオペレーションはＨＡＬＴ信号の慎重な使用に よって外部的に制御してもよい。オアゲート６４ヲ介してのＨＡＬＴ入力のみの 起動に応答してＶＭＤＰ　Ｉ２は現在のバスサイクルの終了時に停止し、　ＨＡ ＬＴ信号の終了によってのみ万ベレーションを再開する。

プロセッサｔ、　ｈサイクルのＡＪｉ　ＮＩ中のそのＢＥＥＲ入力のみの起動に 応答して、ＶＭＤＰ１２は現在のバスサイクルを打切シ、状恕レジスタの内容を 内部に侠管し、スーパバイザ状轢に入シ、追跡状態がオンであればそれをオフに し、バスエラーベクトルナンバーを発生させる。次にＶＭＤＰ　１２はプロセッ サの現代の円部文脈（ｃｏルｔｅｘｔ’）を反映する情報フロックをメモリ２ｏ 　のスーパバイザスタックｖ域内にスタックし、ベクトルナンバーを用いてスー パバイザプログラムのエラー処理部へ分岐する。

この時点までｌ−Ｊ　ＶＭＤＰ　１２のオペレーションはモトローラ社のＭ０６ ８０００マイクロプロセッサのオペレーションと同一である。しかし、ＶＭＤＰ 　１２がＭＣ６８０００と異なる主な点は、ＢＥＩｔＦの町足（ａｓｓｅｒｔｉ ｏｎ）に応答してスタックされるτ九報の量である。ＭＣ６８ｏＯＯにょシスタ ックされる情報は保管された状態レジスタ、プログラムカウンタの現在の内容２ 通常は現在実行中の命令の第１語である命令レジスタの内容、打切られたバスサ イクルによってアクセスされつつあった論理アドレス、および打切られたバスサ イクルの特性、即ち読出／書込、命令／データおよび稜ｉｔコードからなる。上 記の情報に加えてＶＭＤＰ　１２は内部マシン状態についてはるかに多い情報を スタックするように作られている。例外ハンドラがエラーの解決に成功すると、 その最後の命令扛ＶＭＤＰ　１２の制御を打切られたプログラムに戻す。この命 令の実行中に、追加のスタックされた情報に枳紫嘔れＶＭＤＰ１２の迎白な部分 にロードされ、バスエラーか起きた時に存在した状態を俵元する。

アクセスが存在しない周辺り飯に対して試みられた場合のような一部の状況の下 では、スーパバイザに要求されたアクセスを行うが異なる資源を木−用すること を逆折してもよい。誤ったアクセスが成田であれば、スーパバイザにアクセスさ れた情報をスタックにおける適当な位置に記憶することができる。あたかも存在 しない周辺装置が実りにえ答したように誤った命令にみえるようにするために、 スーパバイザにスタックにフラグをセットしアクセス力・すでに行われたことを 示すことができる。誤った命令の実行を査開する直前にＶ、４（ＤＰ　１２はフ ラグをチェックすることができ、もしセット嘔れていればろたかもそのアクセス が１尾よく冗了したかのように命令実行を再開できる。従って、誤ったプログラ ムはアクセスされた資源が実際には存在しｔいことに気づかない。

ＶＭＤＰ１２の好ましいオペレーションをＶＭＤＰ　Ｉ２０マイクロプログラマ ブル実ｍ例の内部編地を示す第２図を参照して下記に説明する。ｉ’ＭＤＰ　１ ２０図示されている形に下記に引用するいくつかの米国特許に詳細に記述されて いるモトローラ社の＆Ｃ６８０ｏｏ　Ｋ非常によく似ているので。

共通のオペレーション上の局坑を＠鴫することにする。

ひとたびｖｈｔＤＰ１２のろｂアーキテクチャの一般的理解がえらｔｔｆｃ；ｅ らに、ＶＭＤＰ１２ｆＭＣ６８０００と区別してＩ／ＭＤＰ１２　が仮セメモリ を叉援てさるようにする８％な偏に鮫。

狗の重点をおくことにする。

ｖｍＤＰ　１２　ｉａ　ｙｃ６８０００と同殊にバイ１ラインマイクロプログラ ムドテータプロセツサである。パイプラインプロセッサにおいてに、谷曾令は典 型的には前の命令の実行〒に取出さｎ（、ｆｅｔｃｈ）、重比された命令の翻訳 （ｉ露ｔａｒｐｒｇ−ｔｘｔｉｏｎ　）に６１の命令が終る前に通當始する。マ イクロプログラムドデータプロセッサにおいてに、各命令は命令によって定番さ れた小さいいくつかのオペレーションを行う一連のマイクロ加令として実行され る。もしＥ１望するならは、ユーザ命令はマイクロ命令との従乱をさけるために マイクロ命令と考えてもよい。ＭＣ６ＢＧＯＯおよびＶｔＤＰ１２においては、 各マイクロ命令はマイクロ命令項圧付けおよび徴龍＝−ド発生を制御するマイク ロワード。

およびｂ罷装置間の情報の実際の経路指定およびＶＭＤＰ１２　円の特殊な５ロ ｒ装置の起動を側御する対応するナノワードヲ宮む。このことを心に留めておい て、典型的な命令実行ブイクルを下記に訛町する。

各命令の実行中の適当な時に、先ル（シ（ｐｒｅｆ４ｔｃｈ）マイクロ命令が実 行される。そのマイクロワード部ニマイクロＲＯ，％／３６からマイクロＲＯＭ 出力ラッテ３８　にロードされると９機能コードバッファ４０　が論理アドレス （ＬＡＤＤＲ）の蜘龍コード（ＦＣ）部を出力して命令サイクルを示すことカニ できるようにする。伸」埒にナノＲＯＭ４２がらナノＲＯＭ出力ラッチ４４にロ ードされると対応するナノワード鉱バス匍、＃装置４６に対して命令取出しバス サイクル・を行うように要ふし、大行装置４８に対して次の命令の第１語の成子 アドレスをアドレスバッファ５０に与えるように命令する。ＰＲＵＳ　１６の市 ・、仁を得るとバス側体Ｉ装置４６はアドレスバッファ５０　′ＰｂＭアドレス （ＬＡＤＤＲ）のアドレス都ヲ出力できるようにする。そのケ間もなくしてバス Ｗ１１ｉ　１！１１・装置４６は適当なデータストローフ（ＬＣＮＴＬ　１言号 の一占、）を与えてメモリ２０を起動さゼる。メモリ２ｏが蚤求された情報を与 えると、バスｆｔ＋＋＋’　伽ｉ　直４６は命令レジスタ捕鉤（ＩＲＣ）５２力 ニ次の命令の第１語をＰＲＵＳ１６がら入力できるようにするう現在の命令の実 行のその後のし点において、別のマイクロ命令か実行されて次の命令の躬１飴を ＩＲＣ５２がら命令レジスタ（ＩＲ）　５４に１迭し２次の語をメモリ２０から ＩＲＣ５２にロードする。１Ｒ５４の命令の株類に応じ工、ＩＲＣ５２の語は即 値データ、オペランドのアドレス又はその後の命令の第１語となる。命令セット およびそのマイクロ命令シーケンスの詳細は、１９８２年４月１３日付でグンタ ーらに発行された８マイクロプログラムドテータブロセツサ用２レベルｆｈｉ＋ 　Ｎ記ｔ＝ｉｔ−と題する米国％ｉ！Ｔ第４，３２５，１２１号に詳述されてい る。

次の命令の第１細かｌＲ５４にロードされるやいなやアドレス１テコーダ５６に その命令の−もｂの制釣フイールトの仮Ｓ′才区、丸し、ｌＲ５４におりる船足 の都令の鰍初のマイクロシーケンスにおける第１マイクロ脅令のマイクロアドレ スを決定する。同時に、違法命令デコーダ５８はｌＲ５４における命令形式の憔 五を開始する。その形式が正しくないこ、とか決定され゛ると、違法扁令テコー ダ５８は違法命令シーケンスの第１マイクロ館令のマイクロアドレスを与える。

プレ式エラーに応答して例外紋理６ｏはマルチプレクサ６２にアドレス１テコー ダ５６によって与えられたマイクロアドレスの代シに違法命令デコーダ５８によ って与えらｎたマイクロアドレスを使用させる。従って、現在実行中の命令の最 後のマイクロ命令が実行されると、そのマイクロワードんはマルチプレクサ６２ が適桶なアドレスをマイクロアドレスラッテ６４に与える、ことがでさるように し、−万そのナノワード部は命令レジスタデコーダ（ＩＲＤ）６６が次の命令の ν１語をｌＲ５４からロードできるようにする。選択されたマイクロアドレスが マイクロアドレスラッチ６４にロードされると、マイクロＲＯＭ５６はそれぞれ のマイクロワードをマイクロＲＯＭ出力ラッチ３８に出力し、ナノＲＯＭ　４２ は対応するナノワード會ナノＲＯＭ出力ラツテ４４に出力する。

一般的に云って、マイクロＲＯＭ出力ラッチ６８にロードされる各マイクロワー ドの一台分は実行される次のマイクロ命令のマイクロアドレスを指定する一力、 別の部分は代替のマイクロアドレスのうちのどｎρＦマルチプレクプ６２によっ て選択されマイクロアドレスラッテ６４に入力さＡ、２）刀・を決定する。一部 の衡合においてに、指定すした１ベレーシヨンｋ”Ａ戚するために２つ以上のマ イクロシーケンス刀・実行さｎなければならない。ｉＳ３］飯アドレス分か（ｒ ｓｓｏｌａｔｉ。りのようなタスクは一般に命令内の追加市、２ｉＩＸ、フィー ルド上用いて括足芒れる。これらの追加マイクロシーケンスに対する第１マイク ロ命令のマイクロアドレス！−２：ｌＲ５４に２ける姐伽濱報を用いてアドレス 先デコーダ６８　によって展開（ｄｇ＋＋５ｌｏ７＋）される。より簡単な形の 命令にふいては、第１マイクｑシーケンスは代表かじな４６合には色らがの準備 タスクを行い２次にマルチフレフサ６２カアドレスｈデコーダ６８のアドレス３ ｆｌＪ分によって展開芒れるような実際のオペレーションを行うマイクロシーケ ンスのマイクロアドレスを選択できるようにする。よシフ鈴な形の命令において は、第１マイクロシーケンスは第１準輔タスクを行い２次にマルチプレクサ６２ が゛アドレス穐デコーダ６８のアドレス部分によって展開さｎるような次の４備 マイクロシーケンスのマイクロアドレスを過択できるようにする。この追加準備 タスクが行われると１次に第２マイクロシーケンスはマルチプレクサ６２がアド レスちデコーダ゛６８のアドレス３部分によって展開されるような実際のオペレ ーションを行うマイクロシーケンスのマイクロアドレスラッチできるようにする 。いずれの場合にも、谷節今の最後のマイクロシーケンスの重体のマイクロ會ｊ 令はマルチプレクサ６２がアドレス１テコータ゛５６によって継關烙才し、るよ う々次や命令の第１マイクロ館令のマイクロアドレスを選択できるようにする。

この力性によって各命令の実行に過当なシーケンスのマイクロ命令を通じて進行 する。マイクロアドレスシーケンス辿択伝籠のより先金な説明は。

１９８２年７月２７日付でトレテンニックらに発行されたｌマイクロプログラム ドデータプロセッサ用命令しジスタシーケンステコーダ２と題する米ＩＦ、ｉ　 ’Ｉｆ許第４，３４２，０７８号に述べられている。

マイクロワードとは対照的に、ナノＲＯＭ出力ラッテ４４にロードざするナノワ ードは、レジスタ制御（高）７０およびレジスタ制御（低およびデータ）７２に 対して匍ｉ釧をおよは丁ことによって実行装置４８円のいくつかのレジスタ日へ の、そしてもし必貴ならばそＴＬらのレジスタ間におけるオペランドの経路指定 を間接的に制御するっ一郡の状況の下でに、ナノワードにフィールド翻訳ｉ＆７ ４がＩＲＤ６６の命令から特定のビットフィールドを抽田して実行装置４８　に 対して入力できるようにするうナノワードはまたＡＵ制＃７６あ−よびＡＬＵ制 御７８に制御音およぼすことによって実行１ｔ４８門の有効アドレス計算および 実際のオペランド耐真を間接的に制御する。適当な状況の下でにナノワードはＡ Ｌ（Ｊ−制御７８が実行装置４８による谷オペランド計舅−のに来生じる条件コ ードを粗悪レジスタＳＲに！恒でさるようにする。ΔＬＵ　市ｉｉ　ｈ　７８の 更に詳しい説明は、１９８２年１月１９日付でグンターらに発行された１テータ プロセツサ用ＡＬＵ　’ｉｔ？よひ栄件コード節１−装置″と題する本国特許第 ４，３１２，０３４号に述べられている。

第３図から判るように、ＶＭＤＰ１２の実行装置４８にＭＣ６８０００の実行装 置と同様にそｎぞれアドレスおよびデータバス８０　＞よぴ８２のそれぞれのセ グメントにＪＪＥ的にエヒできる高セクション４８Ａ、低セクシヨン４８Ｅおよ びデータセクション４８Ｃを含む。実行装置４８は米−将許第４，２９６，４６ ９−ｆＥｊに記述されているＭＣ６８０［１０の実行装置ときわめてよく似てい るので、共通の扮舵装誼についてはごく簡単に説明するだけにしておいて、その 彼にＶＤＭＰ１２がＦｉ、想メモリを支援でさるようにする新たな素子について よシ詳しく説明することにする。

第４図に示すように、関セクション４８Ａは６２と、ットアドレスオベランドの 最上位１６ビツトを記憶するための１セツト９つの高アドレスレジスタＡＯＨ− Ａ７’Ｈ，３２ビツトテータ万ペランドの最上位１６　ビットを記憶するための １セツト８つの高データレジスタＤＯＨ−Ｄ７Ｈ，−Ｆ！！ｆ扁アドレスレジス タＡＴＩｆ　、一時高データレジスタＤＴＨ、アドレスおよびデータバス８０お よび８２の高セクションに与えらｎたオペランドについて具備計算を行うための 演算”ｆｃ　置ｆｊ６　ＡＵＨ、１６ビツトオペランドについて６２　ビットオ ベレーションを巧匪にするための行＋ｆ孤張回路８４．およびプログラムカウン タＰＣＢおよびアドレス出力バッファＡＯＥＨの最上位１６ビツトから王として ｉＡ取される。第５図に示すように、低セクション４８Ｂ　ｕ　５２　ヒツトア ドレスオペランドの最下位１６　ビットを記憶するための１セツト９つの世、ア ドレスレジスタＡＯＬ−Ａ７’Ｌ、アドレスおよびデータバス８０および８２の 低セクションに与えら′ｎ友オペランドに関する算術計算を行うための演算装置 低ＡＵＬ　、　多ル、レジスタ移艮オペレーションに用いられる優先ｒｌｊｉ位 エンコーダレジスタＰＥＲ，およびプログラムカウンタＰＣＬおよびアドレス出 力バッファＡＯＢＬの最下位１６ビツト〃・ら主として昏厄される。第５図はｌ たフィールドみ、ｊ訳装置７４のＦＴＵ　レジスタ部とアドレスおよびデータバ ス８０お・よひ８２の低セツションとの関係を示す。第６図に示すように、デー タセクション４８Ｃは６２　ヒツトデータオペランドの最下位１６　ビットでも よい１６　ビットオペランドを記憶するための１セツト８つの低データレジスタ ＤＯＬ−Ｄ７Ｌ、１６ビツトオベランドマークを発生さゼるデコーダレジスタＤ ＣＲ，アドレスおよびデータバス８０および８２のデータセクションに与えられ るオペランドに関する算術および論理演算を行うための演算および論理装置ＡＬ Ｕ、　ＡＬＵバッファレジスタ、４ＬＵＥ、マルチワードシフト万ベレーション 丸のＡＬＵ拡張レジスタ、および多重化データ入力および出力バッファＤＢＩＮ およびＤＯＥρ・ら王として１＝：Ｈ’９　ｒＬ−る。

これｌでのところはＶＭＤＰ１２を、ｖＣ６８０００と共通なハードウェア％徴 の点から肌明してきた。ｐ′Δ！ＤＩｉ１２にまたＭＣ６８０００にヤや似た力 泳でエラー条件に比・各する。ＭＭＵ１４は誤シ（ＦＡＵＬＴ）信号を宛主芒ぜ てアドレスエラーを１ｇ号で知らせるか、その他の向辺装飽回路にＥＥＲＡ信号 ｋｍしてバスエラーを報告する。いずれの場合にも。

Ｖ；ＭＤＰ１２はオアケート６２ケ介してＢＥＥＲも号を受信する。ＥＥＲＩ？ 　信号に応答してバス心制御製飯４６はエラーをか（外−理６０に知らせ１次に 誤シバスサイクルを規則正しく廐了さぞる。次にｆ’＋　／Ａ、ｍ％　ｆＭ　６ ０にマルチプレクサ６２ニハス＝　ラ、−％Ｊ　外ハンドラマイクロシーケンス のマイクロアドレスを与えてマイクロアドレスラッチ６４に入れさせる。この時 点において、ＭＣ６８ＧＯＯは例外論理６０に工って与χらｒ−タマイクロアド レスをマイクロアドレスラッテ６４にロードするだけでめシ、　ｆｔｔｉ制御は 仙１外ハンドラマイクロシーケンスに移って下記の情報をスタックアウト（−１ ａｃｋ　ｏａｔ）　する◇ ＳＷＥ　％殊システム状態語バス□ ＡＯ＃１アクセスアドレス高 ＡＯＢＬアクセスアドレス低 ＩＲＤ　館令レジスタデコード ＳＲ状態レジスタ ＰＣＥ　プログラムカウンタ筒 ＰＣＬ　プログラムカウンタ低 この情報は垣常にエラーの原因を次足するのに十分であるが、この官報にエラー か解決烙ｒした俊に現在の状態が儀九でさるようにするには不十分でるる。従っ て。

１’ＭＤＰ　１２　Ｄ　？ｊ’りｔハンドラマイクロシーケンスのマイクロアド レスをロートする前に、その９２仕の伝慝にンする迫力０情報全門名９に株魁す る。このことを連成するために。

ＶＭＤＰ　１２に必☆な状辺：悄ちを３Ｎ硲するためいく口かの迫力ｉｊレジヌ タを有してお）、いくつ力の追加アクセス経路が一部の現存のレジスタに与えら れるっ例えば、第２図に示すように、Ｆ′ＭＤＰ１２は誤シが赳、＠た町にマイ クロアドレスヶマイクロアドレスラツナに記憶するためマイクロアドレス括犯ラ ッテ８６　を有する。フィールド翻訳装置７４円には昇化７区に示すように千手 殊セ、慇詣円Ｅ　（ＳＳＷＺ）レジスタＢ　Ｂ　＜、ｔ、’：ｊｉえら北ていて 下記を保管する；ＰＲ（’ｐ−：：外赫、理６０〃−ら）トラップ特権ｖＩ外ラ ッチＴＲ（ｉ”ｉ外嗣理６０から）トラツブトレースＶ」タトラツテＴＰ　（Ｓ Ｒｉ−ラ）トレースベンディングラッチＬＰ　ループモードラッチ（新しいビッ ト）１１Ｘ　（ＡＬＵから）みえないＸ状態ヒツトＡＲｘ　（ＰＥＲから）優先 ｒｌＤ位エンコーダ比カレジスタセレクタ ＴＶＮ　（例外舖蛙６０から）トラップベクトルナンバーランチ 兄に、　／、ｒＣ６８０００にふ・いてにＥｉ’ｌＪ　Ｅ　比／　’に込ＣＲ， ｉ’＋９’　、）　＞よひＦＣ絶ったアクセスに対するＪｃＴ５！症＝・−ドの みをｔ４ｅ宮したフィールド郵訳装置７４Ｖ３の特殊状態語バス（−’；ＷＥ） レジスタ９０に今度に下記を保管する。

ＩＦ　１ツノでｏＡ４ビットＮｌ；ｔｃ　（ＪＲＣ八−の加令増員し）ＤＦナノ ＲＯＭビットＮＤＢ　／　ＣＤＢ　ＩｔＶへのデータ取出し）Ｌｉ２　欽出−変 更−頁込サイクル ＢＤ　ナノＲＯＭビットｓｔｏｇ　（ＤａＢからの、又にＤＢｈＶへの尚バイト 払込） ＢＹ　バイト／ワード転送 ひとたひこの退加彷辺：τｈ婦〃・ラッチでれると、ＶＭＤＰ１２ハ例外−理６ ０によって与えらｒｔ二マイクロアドレスをマイクロアドレスラッテ６４にシー ドし、シ１外ノ＼ンドラマイクロシーケンヌの実行を開始する。ｙ、ｗｖＰ１２ のｖ＋＋　％ハンドラマイクロシーケンスにおいて最初のマイクロ命令は男性装 置４８に２けるアドレス計算ｈ゛よひ出力細路をクリアしなげれはならないので 、Ｚタンクアドレスに安全に計算されＭＭＵ１４に寿えら几る。従って、父性装 置４８にはいくつかの追７＋７ルジスタ炉俯えらｆしていて椀在めるアドレス、 データおよび開俵情報を記憶し、第４図に示して必る筒セクション４８Ａには６ つの仮想アドレス−峙ｆｅｌＨレシスｌ　Ｐ　Ａ　Ｔ　’！　Ｂ　−Ｖ　ＡＴ　 ６Ｈカ侃えらｉていてＡＵＩＩの出力およびＡＯＢＨにおけるアドレスの抽残を 促遠し、第５図に示してりる低セクション４８ＢＫは５つの仮想アドレス一時世 レジスタＶＡＴ１Ｌ　−ＶＡＴ６Ｌ　が餉えらγしていてＡＵＬの出力およびＡ ＯＢＬにおりるアドレスの捕獲を可能にし、第６区に示してるるデータセクショ ン４８Ｃには２つの仮想チータ一時レジスタＶＤＴ１４ＤＴが覚えられていて節 岨情報をＦＴＵに肥ｔＵ　Ｌデータ金ＤＯＢにＢ［冒する。実行装置４８をクリ アした佐に、セ１．タχハンドラはスタックアドレスを計興し、下肥の１δ−を スタックする。

ＳＲ状紛レジスタ ＰＣＢ　プログラムカウンタ高 ＰＣＬ　グログンムカウンタ低 ＶＯＲスタックフレーム形式↓・よびベクトル号＝７セツト５５　Ｗ’Ｂ特殊シ ステム状態語バス ＡＯＥＢ　アクセスアドレス高 ＡＯＢｌ、アクセスアドレス低 ｊ）ＯＲデータ出力バツファ ＤＩＢ　データ人力バッファ ＪＲＣ館令しジスタ抽獲 ＭＡＬ　マイクロアドレス捕獲ラッチ ＡｔＵＢ　ＡＬＵＥ　ｆ）内容 ＦＴＵ　フィールド翻訳矢龜レジスタ ＡＴＩＩ　アドレス−詩画 ＡＬＵ　ＡＬＵ出力ラツテ ＡＴＬ　アドレス一時世 Ａｔ／ＨＡＵラッテ高 ＪＵＬ　Ａｌｔラッチ低 ＤＣＲＬテニータラッテ Ｐｋ、ＥＬ　ＰＥＲ出力レジしタ ＳＳｗ工栃殊ゲ塾語ろｉβ ＪＲ命令レジスフ ＤＴＨチーター峙高 ＤＴＬ　データ一時低 ＩＲＤ　命令レジスタテコード ＡＬＵＥ　１ＬＵＥレジスタ 次ニγ・２外ハンドラマイクロシーケンスζスーパバイサブログラム甲のエラー ｌ仏ルーテンの方向にＶＣ３ｊかう。スタックさγシタ状迎情廠を用いてスーパ バイザプログラムに岨夛の原因を級足でき、もしｈ当ならば問題の硲足（１ｉｘ ）２試みること〃二できる。９・ｊえは、郊応するも刊↓アドレスを持たない７ 　Ａアドレスへのアクセスは、プログラム／データのプログラムを太按景Ｌ　惚 ”Ａ　匝２６からメモリ２０　にロードすることを＃３才するに丁ざないことが ある。勿ふゴその他の処理を誤ったプログラムの再開前に行ってもよい。

中断さγしたプログラムへ市１・伽を戻すためにｌ　＆Ｃ６８０００およびＶＭ ＤＰ１２の両刀のスーパバイサブログシムは例外からの復帰（ＲＴＢ）命令を実 行する。＆Ｃ６８０００においてにこの命令に、七のザ・１外カニ館惰視界で起 きたね類のものでａつだ一合にの−Ｊｊ−夾ｌｆＴδｎる。促って、この命令に 対テるマイクロシーケンスはスタック刀、ら状衷゛レジスタＳＲ２よびプログラ ムカウンタＰｃＥ−ＰＣＬ　ｔ　Ｐ−乙・ロードし。

次にそのアドレスが７０グラム刀ウンタにある命令に市・制御を送シ靭るた灯で るる。ＶＭＤＰ　１２においてにこの命令にｌた命令の矢行甲に兵型的に起きる アクセス誤シ９・らの似帰にも用いられる。従って、このマイクロシーケンスの 初ルｊのマイクロ命令にスタックからＶＯＲｉｌａを取出しスタックフレーム形 式を決定テる。短い形式〃・示されると、マイクロシーケンスＤＡｉＣ６８００ ０におけるように進行する。他力、長い水式が示でｒしると、いくつかの他の語 がスタック〃・ら取比さｎて全フレームがメモリにおいて使用でさることを保証 する。フレーム形式が短くも長くもないと、　ｉ’ＭＤＰ　１２にスタックフレ ームがＴ％ｌ違っているか、又は互Ｔ５＋、性のない型のプロセッサによって発 生させられたものと仮定して、制徊ヲスタックフレーム形式エラー９１外ハンド ラマイクロシーケンスに送る。この段階ニオいて別の％ｊ）が発生してスタック フレームの一部がメモリ２０から恢然にヌワップさｒしたことを示すと、同じア クセス１ｐ処坦手ｂｔがスタックの鉄シを恢索するのに用いらｔＬる。

状態悄＠１をスタツフアるマイクロシーケンスの期間甲に、マイクロアドレス両 独ラッテ８６に言まれるマイクロアドレスに第７区１に示すようにＥＣバスの一 乱ヲ介してＦＴＵ　Ｋね合’ｇ　ｔＬ　４０回時に、は正妥桶注恢丘装置（Ｊｌ ／υｙａｌｉｄａｔｏｒ）　９２　Ｄ　ＶＭＤＰ１２　（’３に含１れるマイク ロコードのバージョンを独特の７５法で詠別するコードｆＢｃバスのオー用爬ｎ 巳な舊２分に一７刀ａ　（ｉｍｐｒｅｓｓ）する。この組合せ耐に七の恢実行装 置４８のデータセクション４８ＣのＤＯＢに転送ぢｎデータバッファ９４ヲ介し てメモリ２０に出力さＩＬる。命令紅萩マイクロシーケンスの妥当牡伍食秩階の 四に、　ＭＡＬ語はスタック刀・ら取出さｆし、実行装置４８のデータセクショ ン４ｓｃｖこおけるＩＲＣ５２とＩ）ＢＩＮの両方にロードさγしる。ＭＡＬに ＤＢＩＮからＦＴＵ、に転送され、ＥＣバスにボ２合される。次に改正妥当注恢 五宸直９２はＭＡＬのバージョンナンバ一部分とＶｆ＜バージョンナンバーとを 比Ｃする。それらのバージョンナンバー力・胛Ｊじてな１才しに、改正妥活性伎 喧装膚９２はブランチ計言ｔモ装龜９６に慴号全出して市！Ｊ飢をスタックフレ ーム形式例外ノ・ンドラマイクロシーケンスに転送する。芒もなけれに改正妥当 託恢’Ｊｃｋ直９２　ＢマイクロシーケンスカニＭ、ｕのマイクロアドレス部分 をアドレス４ラツチ９８にロードできるようにするに丁き′ない。

ひとたびスタックフレームが妥肖であることか決定さｎると、マイクロシーケン スはクリティカル段階に入９゜この段階に２いてほい〃・なるｆｊ、、、シも二 重ミシと考えられ２ＶＭＤＩＭ２に夕％に的にリセットされるまで処理をやのる 。

この反階の同じ、スタックの１π報の外！ｌｌζ取出さｎて。

もとの泣直又にいくっ刀−の−６寸レジスタにゼテひロートさｌしる。ｈえば、 マイクロアドレス湘獲ラッテ８６　によって剥４Ｍ　−（！　ｉ’したマイクロ アドレスラッテ６４の門谷ハアドレス４ラッチ９８　にロードさｎる。し刀・し 、敲俊のスタックアクセスのνこにのみ、ＡＵｕ−ＡＵＬおよびＳＲの円餐〃ニ ー吋レジスタかラレ元妊γしる。この詰合ｒｂ　ｋ”ｙマイクロシーケンスの最 後のマイクロ缶令ｉ　ＡＯＢＨ，ＡＯＥＬ、　ＦＴＵおよυＤＯＢの内容をし元 し、バス゛セロか、鋏り、４６に信号を出して５５；ＦＢ９０にある付ｊ報を用 いて誤ったバスサイクルを再し、シ、マルテフレクプ６２に対してアドレス４ラ ツチ９８のマイクロアドレスに２択するように恢）する。

灯ｌしい形に２いては、５ＳＷＢ　９０の央実行ヒツトＲＲ′！ｆ″柾立するこ とによって命令軽ｉマイクロシーケンスの最後のマイクロ命令によって与えられ る再開信号に応答する。スーパバイザかスタックにおけるＲＲヒツトをセットし てないと、バス１健Ｊ装置４６は５ＳＩＦＢ９Ｇ内のその他の情報の制御 次にそのサイクルか首尾よく完了した時を例外酩理６０に信号で知らせる。他方 ，スーパバイザがＲＲビヒツをセットすると，バス１餌・装置４６はバスサイク ルを再実行せずに，サイクルが完了したことを９：」外輪理６０に信号で知らせ るに丁さない。サイクル完了信号に応答して。

９＋４外４ｂ　６０　ｒｍｍマルチフレフサ為子アドレス４ラツチマイクロアト レスをマイクロアドレスラッチ６４に出力できるようにする。次に誤った節今ほ ろだかもムシか起さなかった刀・のようにＶＭＤＰ１２のｆｉ］・ｊりｊを古島 する。

ＶＭＰＤ１２ほ’．ｅ　＊　、４（Ｃ６８０ｔｌＯと違って埃在災行甲のユーザ ツーログラム刀・スーパバイザｕＭで夫行宇であるという埋寛全つくり吊子こと かできるっこのことは，状態レジスタに２σるスーバハイザ／ユーサビット全ア クセスするすべての詰合ヲ行伝６丘令にすることによって行われる。

鼓って，スーパバイＶ／ユーブビットを外史又は抗田す緘み〃；ユーザプログラ ムによって行わＣると，制修ハ必ず自」的にスーパバイザに戻る。次に，スーパ バイザ（ｒｚ　５Ｂの適当に多一更さ１したイメージを草俯しそれをユーザプロ グラムに我子ことかでさる．、次に，具のＳＲ刀）ら絶縁てれているユーザプロ グラムはそれがスーパバイザでめる刀ユのように思わせることができる。真のス ーパバイザの叉板金うけてこの２，一仁ノスーババイサにその他のユーザプログ ラムの実行を市，ｆノできる。ユーザプログラムから真の，および存在しない貨 ωへのアクセスを１稜１するこの舵力に，兵のユーザでわれ，多像スーパバイザ であれ。

ユーザがＶ，イＤＰ１２を用いて仮想マシン壌境をつくシ出すことかできるよう にする。

Ｆ’ＩＣ，３ 国際調査報告 ＼

Claims (1)

【特許請求の範囲】
1. １．データプロセッサの外部にある資源へのアクセスを与える外部アクセス手段 と。 前記外部アクセス手段に結合され、前記外部アクセス手段を介して前記資源への アクセスを必要とする少なく（ｉ１ｊ＋する命令実行制御手段と。 前記外部アクセス手段および前記命令実行制御手段にｍ１合され、アクセス誤り が検出された時点における前記焔令火打艶御手段の状態を示す情報を記憶し、ｎ （１記アクセス誤υが訂正された後に前記の記憶された状態情報を用いて前記命 令実行制御手段の状態を復元するアクセス誤！１１回復手段とを含むデータプロ セッサにおいて。 前記外部アクセス手段および前りロアクセス誤り回復手段に結合され、前記アク セス誤シ回復手段が前記命令実行制御手段が前記１つの命令の実行を再開できる ようにした場合に、しかし前記アクセスが再実行されるべきであることを示す再 実行信号のみに応答して前記外部アクセス手段が前記の誤ったアクセスを再実行 できるようにするアクセス善果行制御手段、を具えるデータプロセッサ。 ２、前記アクセスＰ−実行手段は前記の記憶された状態情報にるる飢記再実行信 号に応答する′＠記論求の範囲第１項のデータプロセッサ。 ６、前記命令実行制御手段および前記アクセス誤シ回復手段に結合され、前記命 令実行制御１手段か選択された命令シーケンスの前記データプロセッサによる実 行全制御でさるようにし、前記アクセス１９回後手段が前記状態情報を記憶した 後に検出されたアクセス誤りを訂正する例外処理手段を更に含む前記詑末の範囲 第１項のデータプロセッサ。 ４、前記例外処理手段はまた前記誤りを訂正した後に前記の誤ったアクセスを完 了し、その結果を前記の記憶された状態情報と一緒に記憶し１次に前記再実行信 号を前記アクセス再果行制御手段に与えて前記アクセスが再実行されるへきでは 彦いことな示す前記請求の範囲第３項のデータプロセッサ。 ５、アクセス誤りを検出すると前記データプロセッサの状態を示す情報を記憶す るステップと。 前記誤りが訂正され水抜に前記の記憶された状態情報ヲＪｉイテ前記データプロ セッサの状態を復元するステップと。 前記データプロセッサが前記の１つの命令の実行を再開したμ合に、しかし前記 アクセスが再実行されるべきであるということを示す貴実行信号のみに応答して 前記の誤ったアクセスを再実行するステップとを含む。 削ｉｃデータプロセッサによる命令の実行中にシステム資源へのデータプロセッ サによる誤ったアクセスから回復する方法。 ６、前記の記憶された状態情報における前記再実行信号を与えるステップを更に 含む前記請求の範囲第５項の方法。 ７、前記データプロセッサが選択された命令シーケンスを実行できるようにし、 前記状態清報が記憶された後に検出されたアクセス誤シを訂正するステップを更 に含む前記「ｈ求の範囲第５項の方法。 ８、前記の選択された命令シーケンスは前記誤シを訂正した後に前記の誤ったア クセスを完了し、その箱果と前６口の記憶された状態情報とを一緒に記憶し２次 に前記再実行信号を前記アクセス再火打制徊手段に与えて前記アクセ゛スが再実 行されるべきではないことを示す前記請求の範囲第５項のデータプロセッサ。