KR101620676B1 - 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트 - Google Patents

분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트 Download PDF

Info

Publication number
KR101620676B1
KR101620676B1 KR1020137027842A KR20137027842A KR101620676B1 KR 101620676 B1 KR101620676 B1 KR 101620676B1 KR 1020137027842 A KR1020137027842 A KR 1020137027842A KR 20137027842 A KR20137027842 A KR 20137027842A KR 101620676 B1 KR101620676 B1 KR 101620676B1
Authority
KR
South Korea
Prior art keywords
register file
core
execution
processor
resources
Prior art date
Application number
KR1020137027842A
Other languages
English (en)
Other versions
KR20140018946A (ko
Inventor
모하마드 압달라
Original Assignee
소프트 머신즈, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소프트 머신즈, 인크. filed Critical 소프트 머신즈, 인크.
Publication of KR20140018946A publication Critical patent/KR20140018946A/ko
Application granted granted Critical
Publication of KR101620676B1 publication Critical patent/KR101620676B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5061—Partitioning or combining of resources
    • G06F9/5077—Logical partitioning of resources; Management or configuration of virtualized resources
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30123—Organisation of register space, e.g. banked or distributed register file according to context, e.g. thread buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5011—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals
    • G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
    • G06F9/505—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals considering the load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/28—Using a specific disk cache architecture
    • G06F2212/282—Partitioned cache

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

프로세서의 복수의 레지스터 파일 세그먼트를 이용하여 명령어를 실행하는 시스템이 개시된다. 시스템은 입력 명령어 시퀀스를 수신하는 글로벌 프론트 엔드 스케줄러를 포함하고, 글로벌 프론트 엔드 스케줄러는 입력 명령어 시퀀스를 복수의 명령어 코드 블록으로 분할하고 코드 블록의 명령어들 간의 상호의존성을 기술하는 복수의 승계 벡터를 생성한다. 시스템은 글로벌 프론트 엔드 스케줄러에 의해 할당된 코드 블록을 수신하도록 결합된 프로세서의 복수의 가상 코어를 더 포함하고, 각 가상 코어는 복수의 분할가능한 엔진의 자원들의 각 부분집합을 포함하고, 코드 블록은 가상 코어 모드에 따라 그리고 각 승계 벡터에 따라 분할가능한 엔진을 이용하여 실행된다. 분할가능한 엔진에 복수의 레지스터 파일 세그먼트가 결합되어 데이터 저장을 제공한다.

Description

분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트{REGISTER FILE SEGMENTS FOR SUPPORTING CODE BLOCK EXECUTION BY USING VIRTUAL CORES INSTANTIATED BY PARTITIONABLE ENGINES}
관련 출원에 대한 상호 참조
본 출원은 2011년 3월 25일 모하메드 에이. 압달라(Mohammad A. Abdallah)에 의해 "REGISTER FILE SEGMENTS FOR SUPPORTING CODE BLOCK EXECUTION BY USING VIRTUAL CORES INSTANTIATED BY PARTITIONABLE ENGINES"이라는 명칭으로 출원되어 동시 계류 중이고 공동으로 양도된 미국 가특허 출원 제61/467,939호의 우선권을 주장하며, 이 가특허 출원은 본 명세서에서 그 전체가 참조 문헌으로 인용된다.
본 출원은 2007년 4월 12일 모하메드 에이. 압달라(Mohammad A. Abdallah)에 의해 "APPARATUS AND METHOD FOR PROCESSING AN INSTRUCTION MATRIX SPECIFYING PARALLEL IN DEPENDENT OPERATIONS"이라는 명칭으로 출원되어 동시 계류 중이고 공동으로 양도된 미국 특허 출원 제2009/0113170호와 관련되며, 이 특허 출원은 본 명세서에서 그 전체가 참조 문헌으로 인용된다.
본 출원은 2007년 11월 14일 모하메드 에이. 압달라(Mohammad A. Abdallah)에 의해 "APPARATUS AND METHOD FOR PROCESSING COMPLEX INSTRUCTION FORMATS IN A MULTITHREADED ARCHITECTURE SUPPORTING VARIOUS CONTEXT SWITCH MODES AND VIRTUALIZATION SCHEMES"이라는 명칭으로 출원되어 동시 계류 중이고 공동으로 양도된 미국 특허 출원 제2010/0161948호와 관련되며, 이 특허 출원은 본 명세서에서 그 전체가 참조 문헌으로 인용된다.
본 발명은 일반적으로 디지털 컴퓨터 시스템에 관한 것으로, 특히, 명령어 시퀀스(instruction sequence)를 포함하는 명령어를 선택하는 시스템 및 방법에 관한 것이다.
프로세서는 의존적이거나 완전히 독립적인 다중 작업을 처리하는 것이 요구된다. 이러한 프로세서의 내부 상태는 일반적으로 매 특정 프로그램 실행 순간마다 다른 값을 유지할 수 있는 레지스터로 이루어진다. 매 프로그램 실행 순간마다, 내부 상태 이미지를 프로세서의 아키텍처 상태라고 한다.
다른 기능(function)(예를 들면, 다른 스레드(thread), 프로세스 또는 프로그램)을 실행하기 위해 코드 실행이 전환되면, 내부 레지스터를 이용하여 새로운 기능이 그의 새로운 상태를 구축할 수 있도록 기계/프로세서의 상태가 저장되어야 한다. 새로운 기능이 중단되면, 그의 상태는 폐기될 수 있고 이전 상황(context)의 상태가 복원되고 실행이 재개된다. 이러한 전환 프로세스는 상황 전환(context switch)이라고 하며 일반적으로 특히 많은 수의(예를 들면, 64, 128, 256개) 레지스터 및/또는 비순차적(out of order) 실행을 채용하는 현대의 아키텍처의 경우 수십 또는 수백 사이클을 포함한다.
스레드 인지(thread-aware) 하드웨어 아키텍처에서는, 하드웨어가 제한된 수의 하드웨어 지원 스레드의 다중 상황 상태를 지원하는 것이 통상적이다. 이 경우, 하드웨어는 각 지원 스레드마다 모든 아키텍처 상태 요소를 이중화(duplicate)한다. 이는 새로운 스레드를 실행할 때 상황 전환의 필요성을 제거한다. 그러나, 이는 여전히 여러 단점, 즉 하드웨어에서 지원하는 각 추가 스레드마다 모든 아키텍처 상태 요소(즉, 레지스터)를 이중화하는 면적, 전력 및 복잡성을 갖는다. 또한, 만일 소프트웨어 스레드의 수가 명시적으로 지원되는 하드웨어 스레드의 수를 초과하면, 여전히 상황 전환이 수행되어야 한다.
이러한 문제는 병렬성(parallelism)이 많은 수의 스레드를 요구하는 미세 입도 단위(fine granularity basis)를 필요로 하기 때문에 보편화되고 있다. 상황 상태 하드웨어 저장을 이중화하는 하드웨어 스레드 인지 아키텍처는 스레드되지 않은(non-threaded) 소프트웨어 코드에 도움이 되지 못하고 단지 스레드된 소프트웨어에 대한 상황 전환 횟수만 줄여준다. 그러나, 그러한 스레드는 일반적으로 조립자(coarse grain) 병렬성을 위해 구축되어, 결과적으로 개시 및 동기화를 위해 소프트웨어 오버헤드를 가중시켜, 효율적인 스레딩 개시/자동 생성없이, 기능 호출(calls) 및 루프 병렬 실행과 같은 미립자(fine grain) 병렬성을 남긴다. 설명된 그러한 오버헤드는 비명시적이고/쉽게 병렬화되고/스레드된(threaded) 소프트웨어 코드용 최신식 컴파일러 또는 사용자 병렬성 기술을 이용한 그러한 코드의 자동 병렬화의 어려움을 수반한다.
일 실시예에서, 본 발명은 프로세서의 복수의 레지스터 파일 세그먼트(register file segments)를 이용하여 명령어(instructions)를 실행하는 시스템으로 구현된다. 시스템은 입력 명령어 시퀀스(incoming instruction sequence)를 수신하는 글로벌 프론트 엔드 스케줄러(global front end scheduler)를 포함하고, 글로벌 프론트 엔드 스케줄러는 입력 명령어 시퀀스를 복수의 명령어 코드 블록(code blocks)으로 분할하고 코드 블록의 명령어들 간의 상호의존성(interdependencies)을 기술하는 복수의 승계 벡터(inheritance vectors)를 생성한다. 시스템은 글로벌 프론트 엔드 스케줄러에 의해 할당된 코드 블록을 수신하도록 결합된 프로세서의 복수의 가상 코어를 더 포함하고, 각 가상 코어는 복수의 분할가능한 엔진(partitionable engines)의 자원들의 각 부분집합(a respective subset of resources)을 포함하고, 코드 블록은 가상 코어 모드에 따라 그리고 각 승계 벡터에 따라 분할가능한 엔진을 이용하여 실행된다. 분할가능한 엔진에 복수의 레지스터 파일 세그먼트가 결합되어 데이터 저장을 제공한다.
본 발명의 다른 실시예는 공통 스케줄러, 공통 레지스터 파일 및 공통 메모리 서브시스템을 이용하여 프로세서의 복수의 분할가능한 엔진의 프래그먼트된(fragmented) 어드레스 공간을 구현한다. 분할가능한 엔진은 복수의 가상 코어를 구현하는데 이용될 수 있다. 프래그먼테이션(fragmentation)은 추가의 가상 코어가 명령어 시퀀스를 협력하여 실행하게 하여 마이크로프로세서 성능의 스케일링을 가능하게 한다. 프래그먼테이션 계층은 각 캐시 계층(예를 들면, L1 캐시, L2 캐시, 및 공통 레지스터 파일)에 걸쳐 동일할 수 있다. 프래그먼테이션 계층은 어드레스 비트를 이용하여 어드레스 공간을 프래그먼트들로 분할할 수 있으며, 이 경우 어드레스 비트는 프래그먼트들이 캐시 라인 경계(cache line boundaries) 이상에 있고 페이지 경계(page boundaries) 미만에 있도록 이용된다. 각 프래그먼트는 저장을 위해 다중 포트 뱅크 구조(multiport bank structure)를 이용하도록 구성될 수 있다.
전술한 바는 본 발명의 개요이므로, 필요에 의해 상세 내용을 간략화하고, 일반화하고 생략하여, 결과적으로 당업자는 전술한 개요가 단지 예시적인 것에 불과하고 어떤 식으로든 한정되는 것으로 의도되지 않음을 인식할 것이다. 청구항에 의해서만 정의되는 본 발명의 다른 양태, 본 발명의 특징, 및 이점은 후술하는 비제한적인 상세한 설명을 통해 명백해질 것이다.
본 발명은 같은 참조 부호가 유사한 구성 요소를 지칭하는 첨부 도면에서 예를 들어 제한없이 예시된다.
도 1a는 글로벌 프론트 엔드에서 코드 블록 및 승계 벡터를 생성하여 이들의 각 분할가능한 엔진에서 코드 시퀀스의 실행을 지원하는 방식의 개요를 도시한다.
도 1b는 본 발명의 일 실시예에 따른 다중 코어 프로세서의 세그먼트된 스케줄러 및 레지스터 파일, 글로벌 상호접속부 및 프래그먼트된 메모리 서브시스템을 포함하여 분할가능한 엔진 및 이들의 구성 요소의 개요도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 스케줄러 흐름도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 상호접속부를 갖는, 오퍼랜드 및 결과를 저장하는 세그먼트된 레지스터 파일을 도시하는 예시적인 하드웨어 회로도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 글로벌 프론트 엔드 페치 & 스케줄러를 도시하는 도면을 도시한다.
도 5는 본 발명의 일 실시예에 따른 많은 가상 코어에 걸친 명령어 분산의 대안의 구현예를 도시한다.
도 6은 본 발명의 일 실시예에 따른 대응하는 복수의 레지스터 파일 및 오퍼랜드 & 결과 버퍼를 갖는 복수의 레지스터 세그먼트를 도시한다.
도 7은 본 발명의 일 실시예에 따른 다중 코어 프로세서의 프래그먼트된 메모리 서브시스템의 좀 더 구체적인 도면을 도시한다.
도 8은 본 발명의 일 실시예에 따라 어드레스 생성에 의해 어드레스 비트를 얼마나 이용하여 프래그먼트들을 열거할 수 있는지를 묘사하는 도면을 도시한다.
도 9는 본 발명의 실시예에 의해 로드 및 저장을 어떻게 처리하는지에 대한 도면을 도시한다.
도 10은 본 발명의 일 실시예에 따라 프래그먼트들을 두 개 이상의 영역으로 분리할 수 있는 방식을 도시한다.
도 11은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 논리 코어에 대응하는 물리 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 12는 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 논리 코어에 대응하는 소프트 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 13은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 가상 코어를 단일 논리 코어에 대응하는 소프트 코어로 구성하는 프로세서의 동작 모드를 도시한다.
도 14는 본 발명의 일 실시예에 따라 논리 코어 및 가상 코어 기능을 지원하는데 이용되는 프래그먼트 세그먼테이션의 예시적인 구현예를 도시한다.
도 15는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 16은 본 발명의 대안의 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 17은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 18은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 19는 본 발명의 일 실시예에 따라 물리 대 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러(common partition schedulers)를 도시한다.
도 20은 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 대안의 구현예를 도시한다.
도 21은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 22는 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 23은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인의 도면을 도시한다.
비록 본 발명이 일 실시예와 관련하여 설명되었지만, 본 발명은 본 명세서에서 기술된 특정 형태로 한정되는 것으로 의도되지 않는다. 반대로, 본 발명은 첨부의 특허청구범위에 규정된 바와 같은 본 발명의 범주 내에 적절히 속할 수 있는 그러한 대안예, 변형예, 및 등가물을 망라하는 것으로 의도된다.
이하의 상세한 설명에서는, 구체적인 방법 순서, 구조, 구성 요소, 및 접속과 같은 많은 구체적인 세부 내용이 기술되었다. 그러나, 이러한 구체적인 세부 내용 및 다른 구체적인 세부 내용은 본 발명의 실시예를 실시하는데 이용되지 않아도 된다는 것을 알아야 한다. 다른 경우에, 본 설명을 불필요하게 불명확하게 하지 않도록 하기 위해 공지의 구조, 구성 요소, 또는 접속은 생략되거나, 특별히 구체적으로 설명되지 않았다.
본 명세서 내에서, "일 실시예" 또는 "실시예"라는 언급은 이러한 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미하는 것으로 의도된다. 본 명세서 내 여러 곳에서 "일 실시예에서"라는 문구의 출현은 반드시 모두가 같은 실시예를 말하는 것은 아니고, 다른 실시예의 상호 배타적인 별개의 또는 대안의 실시예도 아니다. 또한, 다른 실시예가 아닌 일부 실시예에서 드러날 수 있는 다양한 특징이 설명된다. 마찬가지로, 다른 실시예가 아닌 일부 실시예의 요건일 수 있는 여러 요건이 설명된다.
다음의 상세한 설명 중 일부분은 컴퓨터 메모리 내에서 데이터 비트에 대한 절차, 단계, 논리 블록, 처리, 및 다른 기호적 동작 표현과 관련하여 제시된다. 이러한 설명 및 표현은 데이터 처리 기술에 숙련된 자에 의해 이들의 작업 결과를 본 기술 분야에 숙련된 자들에게 가장 효과적으로 전달하기 위해 사용되는 수단이다. 본 명세서에서, 절차, 컴퓨터 실행 단계, 논리 블록, 프로세스 등은 일반적으로 원하는 결과에 이르는 단계 또는 명령어의 자체 일관적(self-consistent) 시퀀스로 표현된다. 이러한 단계는 물리량의 물리적 조작을 필요로 한다. 일반적으로, 반드시는 아니지만, 이러한 양은 컴퓨터 판독가능한 저장 매체의 전기 또는 자기 신호의 형태를 취하고 컴퓨터 시스템에서 저장되고, 전송되고, 결합되고, 비교되고, 그렇지 않고 조작될 수 있다. 주로 보편적인 사용의 이유로, 때때로 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 또는 번호 등으로 언급하는 것이 편리한 것으로 입증되었다.
그러나, 이러한 용어 및 유사 용어는 모두 적절한 물리량과 연관되고 단지 이러한 양에 적용된 편리한 표시라는 것을 유념하여야 한다. 이하의 설명에서 명백하듯이 특별히 달리 언급하지 않는 한, 본 발명 전체에서 "처리하는" 또는 "액세스하는" 또는 "기록하는" 또는 "저장하는" 또는 "복제하는" 등과 같은 용어를 이용하는 설명은 컴퓨터 시스템의 레지스터 및 메모리 및 다른 컴퓨터 판독가능한 매체 내에서 물리(전자)량으로 표현된 데이터를 조작하여 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장, 전송 또는 디스플레이 장치 내에서 물리량으로 유사하게 표현된 다른 데이터로 변환하는 컴퓨터 시스템, 또는 유사 전자 컴퓨팅 장치의 동작 및 프로세스를 말한다.
본 발명의 실시예는 공통 글로벌 프론트 엔드 스케줄러(common global front end scheduler), 복수의 세그먼트된(segmented) 레지스터 파일, 및 메모리 서브시스템을 이용하여 다중 코어 프로세서의 다중 코어의 프래그먼트된(fragmented) 어드레스 공간을 구현한다. 일 실시예에서, 프래그먼테이션(fragmentation)은 추가의 가상 코어(virtual cores)(예를 들면, 소프트 코어(soft cores))가 하나 이상의 스레드(threads)를 포함하는 명령어 시퀀스(instruction sequences)를 협력하여 실행하게 하여 마이크로프로세서 성능의 스케일링을 가능하게 한다. 프래그먼테이션 계층(fragmentation hierarchy)은 각 캐시(cache) 계층(예를 들면, L1 캐시, L2 캐시, 및 공통 레지스터 파일) 전체에 걸쳐 동일하다. 프래그먼테이션 계층은 어드레스 비트를 이용하여 어드레스 공간을 프래그먼트들로 분할하고, 이 경우 어드레스 비트는 프래그먼트들이 캐시 라인 경계(cache line boundaries) 이상이고 페이지 경계(page boundaries) 미만에 해당하는 비트들에 의해 식별되도록 이용된다. 각 프래그먼트는 저장을 위해 다중 포트 뱅크 구조(multiport bank structure)를 이용하도록 구성된다. 본 발명의 실시예에 대해서는 이하의 도 1a 및 도 1b에서 더 설명된다.
도 1a는 본 발명의 일 실시예에 따른 프로세서의 개요도를 도시한다. 도 1a에 도시된 바와 같이, 프로세서는 글로벌 프론트 엔드 페치(fetch) 및 스케줄러(scheduler)(10) 및 복수의 분할가능한 엔진(partitionable engines)(11-14)을 포함한다.
도 1a는 글로벌 프론트 엔드에서 코드 블록(code blocks) 및 승계 벡터(inheritance vectors)를 생성하여 이들 각각의 분할가능한 엔진에서 코드 시퀀스(code sequences)의 실행을 지원하는 방식의 개요를 도시한다. 각 코드 시퀀스(20-23)는 특정한 가상 코어 실행 모드에 따라 동일한 논리 코어(logical core)/스레드(thread)에 속하거나 서로 다른 논리 코어/스레드에 속할 수 있다. 글로벌 프론트 엔드 페치 및 스케줄러는 코드 시퀀스(20-23)를 처리하여 코드 블록 및 승계 벡터를 생성할 것이다. 이들 코드 블록 및 승계 벡터는 도시된 바와 같이 특정한 분할가능한 엔진(11-14)에 할당된다.
분할가능한 엔진은 선택된 모드에 따라 가상 코어를 구현한다. 분할가능한 엔진은 세그먼트, 프래그먼트 및 복수의 실행 유닛을 포함한다. 분할가능한 엔진 내의 자원들은 다중 모드를 갖는 가상 코어를 구현하는데 이용될 수 있다. 가상 코어 모드에 의해 제공되는 바와 같은, 하나의 소프트 코어, 또는 많은 소프트 코어는 하나의 논리 코어/스레드를 지원하도록 구현될 수 있다. 도 1a의 실시예에서, 선택된 모드에 따라, 가상 코어는 하나의 논리 코어/스레드 또는 네 개의 논리 코어/스레드를 지원할 수 있다. 가상 코어가 네 개의 논리 코어/스레드를 지원하는 실시예에서, 각 가상 코어의 자원들은 각 분할가능한 엔진에 걸쳐 분산된다. 가상 코어가 하나의 논리 코어/스레드를 지원하는 실시예에서, 모든 엔진의 자원은 그 코어/스레드에 전용(dedicated)된다. 이러한 엔진들은 각 엔진이 각 가상 코어를 포함하는 자원들의 부분집합(a subset of the resources)을 제공하도록 분할된다. 다시 말하면, 가상 코어는 각 엔진(11-14)의 자원들의 부분집합을 포함할 것이다. 이러한 프로세스를 용이하게 하기 위해, 글로벌 상호접속(interconnection) 구조(30)에 의해 각 엔진(11-14)의 자원들 간의 통신이 제공된다. 대안으로, 엔진(11-14)은 엔진(11-14)의 자원이 전용 코어/스레드의 실행을 지원하는데 전용된 물리 모드를 구현하는데 이용될 수 있다. 이러한 방식으로, 엔진에 의해 구현된 소프트 코어는 각 엔진에 걸쳐 분산된 자원을 갖는 가상 코어를 포함한다. 가상 코어 실행 모드에 대해서는 후술하는 이하의 도면에서 더 설명된다.
통상의 코어 구현에서, 단지 하나의 코어/엔진 내의 자원들은 오직 하나의 논리 스레드/코어에만 할당된다는 점을 주목해야 한다. 이와 대조적으로, 본 발명의 실시예에서, 어떤 엔진/코어의 자원들은, 다른 엔진/코어 분할과 전체적으로, 하나의 논리 스레드/코어에 할당되는 가상 코어를 인스턴스화하도록 분할될 수 있다. 또한, 본 발명의 실시예는 동일한 엔진이 많은 전용 코어/스레드, 많은 동적으로 할당된 코어/스레드를 지원하도록 분할될 수 있는 다중 가상 실행 모드를 구현할 수 있거나, 모든 엔진의 모든 자원은 단일 코어/스레드의 실행을 지원하는 실시예를 구현할 수 있다. 이러한 실시예에 대해서는 이하의 설명에서 더 설명된다.
도 1b는 본 발명의 일 실시예에 따른 다중 코어 프로세서의 세그먼트된 스케줄러 및 레지스터 파일, 글로벌 상호접속부(interconnects) 및 프래그먼트된 메모리 서브시스템을 포함하여 분할가능한 엔진 및 이들의 구성 요소의 개요도를 도시한다. 도 1에 도시된 바와 같이, 네 개의 프래그먼트(101-104)가 도시되어 있다. 프래그먼테이션 계층은 각 캐시 계층(예를 들면, L1 캐시, L2 캐시, 및 로드 저장 버퍼(load store buffer))에 걸쳐 동일하다. 각 L1 캐시, 각 L2 캐시 및 각 로드 저장 버퍼 간에는 메모리 글로벌 상호접속부(110a)를 통해 데이터가 교환될 수 있다.
메모리 글로벌 상호접속부는 복수의 코어(예를 들면, 어드레스 연산 및 실행 유닛(121-124))가 프래그먼트된 캐시 계층(예를 들면, L1 캐시, 로드 저장 버퍼 및 L2 캐시)에 언제든지 저장될 수 있는 데이터를 액세스하게 하는 라우팅 매트릭스(routing matrix)를 포함한다. 도 1은 또한 각 프래그먼트(101-104)를 어드레스 연산 및 실행 유닛(121-124)에 의해 메모리 글로벌 상호접속부(110a)를 통해 액세스할 수 있는 방식을 도시한다.
실행 글로벌 상호접속부(110b)는 마찬가지로 복수의 코어(예를 들면, 어드레스 연산 및 실행 유닛(121-124))가 세그먼트된 레지스터 파일 중 어떤 곳에 저장될 수 있는 데이터를 액세스하게 하는 라우팅 매트릭스를 포함한다. 따라서, 코어는 프래그먼트 중 어떤 곳에 저장된 데이터 및 세그먼트 중 어떤 곳에 저장된 데이터를 메모리 글로벌 상호접속부(110a) 또는 실행 글로벌 상호접속부(110b)를 통해 액세스할 수 있다. 또한, 일 실시예에서는, 각각의 공통 분할 페치 및 스케줄러 사이에도 다른 글로벌 상호접속부가 존재한다는 것을 주목해야 한다. 이에 대해서는 각각의 공통 분할 페치 및 스케줄러 사이에서 이들을 접속하는 수평 화살표로 도시되어 있다.
도 1b는 또한 기계 전체의 도면을 갖고, 레지스터 파일 세그먼트 및 프래그먼트된 메모리 서브시스템의 이용을 관리하는 글로벌 프론트 엔드 페치 & 스케줄러(150)를 도시한다. 어드레스 생성은 프래그먼트 정의의 기초를 포함한다. 글로벌 프론트 엔드 페치 & 스케줄러는 명령어 시퀀스를 각 세그먼트의 분할 스케줄러에 할당하여 기능한다. 다음에, 공통 분할 스케줄러는 어드레스 연산 및 실행 유닛(121-124)에서 실행을 위해 그 명령어 시퀀스를 디스패치한다.
일 실시예에서, 공통 분할 페치 및 스케줄러의 기능은 글로벌 프론트 엔드 스케줄러(150)에 통합될 수 있음을 주목해야 한다. 이러한 실시예에서, 세그먼트들은 각각의 공통 분할 페치 및 스케줄러를 포함하지 않을 것이며, 이들 간의 상호접속은 필요하지 않을 것이다.
또한, 도 1a에 도시된 분할가능한 엔진들은 계층적 방식으로 네스티드될 수 있음을 주목해야 한다. 이러한 실시예에서, 제1 레벨의 분할가능한 엔진은 로컬 프론트 엔드 페치 및 스케줄러 및 그에 접속된 다중 2차 분할가능한 엔진을 포함할 것이다.
도 2는 본 발명의 일 실시예에 따른 스케줄러 흐름도를 도시한다. 도 2에 도시된 바와 같이, 추론 스레드 버킷 포인터(Speculative Thread Bucket-pointers), 버킷 소스 및 목적지 목록(destination lists)을 포함하는 버킷 버퍼가 도시되어 있다. 스케줄러 및 실행 버킷은 레지스터 계층 및 레지스터 캐시의 가능성을 포함하여 버킷 디스패치 선택기 및 가상 레지스터 매치(match) 및 판독(read)을 포함한다. 백 엔드(Back end)는 실행된 버킷을 로그하고(logged) 회수(retirement) 전에 예외 순서화(exception ordering)를 실행하는 곳이다. 레지스터 계층/캐시는 또한 이들이 비추론적이고 아키텍처 상태를 갱신할 수 있을 때까지 실행된 버킷 결과의 중간 저장소로도 기능한다. 하기에서는 실행된 버킷을 로그하는 프론트 엔드, 디스패치 단계 및 백 엔드의 한가지 가능한 구현이 개시된다.
도 2는 긴밀하게 결합된 소수의 스레드를 관리하는 버킷 버퍼로부터 다중 버킷 버퍼 및 스레드를 관리하는 하드웨어 회로로 스케일링하는 개념의 방식을 도시한다. 덜 긴밀하게 상호작용할 수 있는 더 많은 수의 스레드를 처리하도록 확장될 수 있는 그러한 회로는 글로벌 프론트 엔드(예를 들면, 도 1에 도시된 글로벌 프론트 엔드 스케줄러(150))로 기술된다.
본 프로세스는 새로운 스레드 매트릭스/버킷/블록을 페치하여 시작하고, 이어서 새로운 스레드 버킷은 버킷 버퍼의 빈(vacant) 버킷 슬롯에 할당된다. 스레드 할당 포인터 어레이(852)의 각 스레드 할당 포인터는 스레드가 물리적으로 그의 명령어 블록/버킷을 그 내부에 위치시키는 것이 허용되도록 하는 버킷 간격으로 구성된다. 그 스레드 각각은 버킷을 그의 인접 공간의 대응 간격 내 버킷 버퍼 어레이에 라운드 로빈(round-robin) 방식으로 계속 할당한다. 각 스레드 공간 내의 버킷/블록에는 새로운 버킷/블록이 할당된 때마다 증분되는 새로운 번호(852)가 할당된다. 버킷(850) 내 각 유효 소스마다, 각 버킷의 유효 소스는 이 소스가 이 버킷 내 명령어에 대해 필요로 된다는 것을 나타내는 유효 판독 비트 "Rv"를 갖는다. 동일 규정에 의해, 이 버킷 내 명령어에 의해 재기록될 각 목적지 레지스터는 그 버킷에 설정된 유효 비트 "Wv"를 갖고 이는 목적지 승계 벡터(853)에 하나의 필드를 갖는다. 새로운 버킷을 버킷 버퍼에 페치할 때, 그 레지스터는 목적지 승계 벡터를 스레드 버킷 할당 포인터(852)가 가리키는 이전에 할당된 버킷에서 승계한다(inherit). 승계 벡터는 이전에 할당된 버킷에서 복사되고 이것은 그 버킷 명령어에 의해 갱신되는 레지스터에 대응하는 유효 목적지 필드에 오버라이트(overwrite)한다. 유효 목적지는 현재 버킷 번호로 표시되는 반면, 무효 목적지는 버킷 내 대응하는 승계 벡터에서 복사된다. 다음에, 그의 포인터를 증분하여 새로 페치된 버킷에 대한 스레드 버킷 포인터가 갱신된다(이는 그의 간격 내에서 랩 어라운드(wrap around)된다).
버킷 디스패치 및 실행 단계에서, 어떤 예외 처리없이 버킷이 실행될 때마다, (버킷 번호를 포함하는) 버킷 실행 플래그(854)가 설정되고, 버킷 버퍼를 통해 브로드캐스트되고(broadcasted), 그 버킷 번호를 갖는 소스를 소스로 갖는 각 버킷 내에서 래치되고/모니터된다. 또한, 버킷 번호를 따라 가상 레지스터 위치에 대한 정보와 같은 다른 관련 정보를 전송하는 것이 가능하다. 소스 버킷의 모든 실행 플래그가 버킷 내에 설정된 경우, 그 버킷 준비(ready) 비트(855)가 설정되고 그 버킷은 디스패치되고 실행될 준비가 되어 있다. 버킷이 어떤 예외도 없이 실행되고 아키텍처 상태를 프로그램의 시퀀스 순서로 갱신할 준비가 되면, 그 버킷을 회수하고(retire) 회수 스레드 포인터(857)는 어레이에서 다음 버킷으로 증분된다. 회수된 버킷 위치는 새로운 버킷에 할당될 수 있다.
그러한 긴밀하게 관련된 스레드는 모두 매트릭스/버킷/블록 버퍼 내에 공존할 수 있고, 각 스레드는 그 스레드에 속하는 연속적인 버킷 간격을 차지할 것이다. 그 스레드의 할당 포인터는 새로운 명령어 버킷을 페치하고 이들을 설명된 라운드 로빈 방식으로 스레드 간격 내에 할당하는 라운드 로빈 방식으로 이러한 버킷 간격 내로 이동한다. 이러한 간격을 구획(sectioning)함에 따라, 전체 버킷 버퍼는 서로 다르거나 동일한 버킷 간격 길이를 갖고 동적으로 분할된다.
본 명세서에서는 명령어 버킷뿐만 아니라 스레드를 위한 승계 벡터 개념이 도입된다. 각 명령어 매트릭스/블록/버킷은 아키텍처 레지스터들 중 특정 레지스터에 기록한다. 할당 단계에서 새로운 각 버킷은 스레드 및 그 자신의 버킷 번호를 기록하는 승계 벡터를 레지스터 필드가 갱신되지 않은 것에 기록하지 않게 하는 이 벡터로 갱신한다. 이러한 버킷 승계 벡터 B_iv(856)는 각 버킷에서 다음 버킷으로 프로그램 순서로 전송된다. 도 2에서, 각 매트릭스는 그 매트릭스의 명령어가 그러한 레지스터에 기록되는 경우 자신의 번호를 아키텍처 목적지 레지스터에 기록하고, 그렇지 않으면 그 값을 그 스레드의 이전 버킷의 B_iv에서 승계한다.
도 3은 본 발명의 일 실시예에 따른 상호접속부를 갖는, 오퍼랜드(operands) 및 결과(results)를 저장하는 세그먼트된 레지스터 파일을 도시하는 예시적인 하드웨어 회로도를 도시한다. 도 3은 실행 글로벌 상호접속부를 통해 복수의 실행 유닛에 결합된 오퍼랜드 결과 버퍼를 도시한다.
도 4는 본 발명의 일 실시예에 따른 글로벌 프론트 엔드 스케줄러를 도시하는 도면을 도시한다. 글로벌 프론트 엔드 스케줄러는 덜 긴밀한 상호작용을 가질 수 있는 더 많은 수의 스레드를 처리하도록 구성된다(예를 들면, 도 1에 도시된 글로벌 프론트 엔드 스케줄러(150)). 이 도면은 하나의 논리 코어로부터의 명령어 시퀀스가 많은 가상 코어에 걸쳐 어떻게 분산되는지를 도시한다. 이러한 프로세스는 해당 기계에 존재하는 각 논리 코어마다 반복될 것이다. 도 4의 "엔진"은 가상 코어의 구성 요소를 포함하며, 여기서 레지스터 파일은 레지스터 파일 레벨의 가상 코어 간 통신의 특징을 보여주기 위해 명시적으로 도시되어 있음을 주목해야 한다.
예를 들면, 도 4에 도시된 바와 같이, 글로벌 프론트 엔드 스케줄러는 스레드 헤더(902)를 처리할 수 있지만, 멀리 떨어져 있는 스레드에 걸친 의존성(dependency) 체크를 실행하기 위해 그 스레드 내에서 실제 명령어를 처리할 필요가 없다. 스레드의 헤더 및 그의 버킷의 서브 헤더는 단지 그 스레드 및 버킷이 기록하는 아키텍처 레지스터(그 명령어의 목적지 레지스터)에 대한 정보만을 포함한다. 그 헤더에 실제 명령어 또는 그 명령어의 소스를 포함시킬 필요가 없다. 실제로, 그 목적지 레지스터 또는 비트 벡터를 목록화(list)하면 충분하고, 이 경우 명령어 목적지에 해당하는 각 레지스터마다 각 개별 비트가 설정된다. 헤더는 물리적으로 그러한 명령어의 헤더로 설정될 필요가 없고, 이는 명령어 정보의 나머지와 함께 저장되거나 저장되지 않을 수 있는 스레드 내 명령어의 목적지 레지스터의 어떤 포맷화된 패킷 또는 콤팩트한 표현일 수 있다.
이러한 글로벌 프론트 엔드는 단지 스레드/블록의 헤더를 프로그램 순서로 페치하고 동적 스레드 및/또는 버킷 승계 벡터(901)(Tiv 및/또는 Biv)를 생성한다. 새로운 스레드가 할당될 때마다, 도시된 바와 같이 오래된 필드를 유지하여 현재 스레드 버킷이 기록되거나 갱신되지 않도록 그 승계 벡터가 전송된다(903). 그러한 승계 벡터는 많은 수의 엔진/코어 또는 프로세서(904)에 분산되고 그 각각은 (각 버킷마다 의존성 벡터에 의해 생성되는 실제 명령어를 페치 및 저장하는) 로컬 프론트 엔드 및 페치 유닛 및 로컬 매트릭스/블록/버킷 버퍼를 로컬 레지스터 파일(905)과 함께 포함할 수 있다. 다음에, 로컬 프론트 엔드는 실제 명령어를 페치하고 글로벌 프론트 엔드에서 얻은 승계 벡터의 정보를 이용하여 실행을 위해 그러한 엔진에 유입되는 명령어의 명령어 소스에 대한 의존성 정보를 채운다. 도 4는 글로벌 프론트 엔드 구현예와 단지 명령어에 대한 간결한 정보만을 이용하여 승계 벡터를 여러 엔진(904)(예를 들면, 단지 그러한 명령어가 기록되는 레지스터)에 유포하는 방식을 예시한다. 헤더에 설정하는데 도움이 되는 다른 정보는 해당 스레드 내 또는 그 스레드에 걸친 제어 경로의 변화에 대한 정보이다. 글로벌 분기(branch) 예측기는 그 스레드에 걸친 제어 흐름을 예측하는데 이용될 수 있고, 그에 따라 이러한 헤더는 분기 목적지 및 오프셋(offsets)을 포함할 수 있다. 제어 흐름을 결정하는 분기 예측기 외에, 하드웨어/컴파일러는 분기의 2개의 제어 경로에 걸친 독립 스레드를 디스패치하기로 결정할 수 있다. 이러한 경우, 나중에 승계 벡터를 이용하여 그들 2개 경로의 실행을 통합할 수 있다. 도 4는 또한 새로운 스레드의 헤더가 글로벌 프론트 엔드에 의해 페치된 경우의 전송 프로세스를 도시한다. 예를 들면, 스레드 2(906)는 전송된 대응하는 승계 벡터(901)를 레지스터(1, 2, 3, 4, 6, 0 및 7)가 T2 레이블(labels)로 갱신되어 얻은 벡터(910)로 갱신할 것이다. 910에서 레지스터 5는 T2 버킷에 의해 기록되지 않고 따라서 그의 레이블은 이전 승계 벡터에서 승계되었다는 점을 주목해야 한다.
한가지 흥미로운 관찰은 레지스터 파일이 코어/엔진들 사이에서 상호 통신(cross communication)을 허용한다는 점이다. 스레드의 명령어 버킷이 로컬 버킷 버퍼에 페치되고 할당되는 한 크로스 엔진에서 필요한 레지스터의 (액세스 지연(latency)을 줄이기 위해) 조기(early) 요청을 신청할 수 있다. 그 때, 아마도 실행을 위해 실제 명령어가 디스패치되기 훨씬 전에 크로스(cross) 엔진 스레드 레퍼런스(engine threads references)를 발행할 수 있도록 소스 의존성 정보가 채워진다. 어떤 경우에도, 명령어는 상호 참조된 소스가 전송되어 도달할 때까지 디스패치되지 않을 것이다. 이러한 상호 참조된 소스는 로컬 다중 스레드된 레지스터 파일 또는 레지스터 캐시에 저장될 수 있다. 비록 이러한 상호 참조된 소스가 로드 저장 버퍼와 유사한 버퍼에 저장될 수 있지만, 메모리 로드 대신에 레지스터 로드로서 로드 저장 버퍼 물리적 저장 및 의존성 체크 기구를 재사용할 수 있다. 엔진/코어에 걸쳐 레지스터 파일을 접속하는데에는 링(ring) 토폴로지 또는 크로스 바(cross bar) 토폴리지 또는 메시 라우트(mesh routed) 상호접속부일 수 있는 많은 토폴로지가 이용될 수 있다.
이하의 설명은 레지스터 파일 세그먼테이션이 엔진 내와 또한 엔진들에 걸쳐 어떻게 이용될 수 있는지를 예시할 수 있다. 버킷이 디스패치된 경우, 그 소스는 둘 다로(동시에 또는 순차적으로) 레지스터 파일 및 레지스터 캐시로 송신된다. 만일 레지스터 파일이 물리적으로 통합되고 스레딩(threading) 지원을 직접 받는 경우, 오퍼랜드는 대응하는 스레드 레지스터 섹션에서 직접 판독된다. 만일 레지스터 파일이 태그를 이용하는 물리적으로 세그먼트된 레지스터 파일을 포함하여 가상 레지스터인 경우, 가상 레지스터 판독의 일환으로 태그 매치(tag match)가 수행되어야 한다. 만일 태그가 매치하면, 세그먼트된 레지스터 파일에서 판독이 일어난다.
소프트웨어 스레드, 하드웨어 생성 스레드, VLIW 실행, SIMD & MIMD 실행뿐만 아니라 비순차적 슈퍼 스칼라(out-of-order super-scalar) 실행의 에뮬레이션을 지원하는 레지스터 아키텍처가 개시된다. 비록 그 레지스터 구조는 물리적으로 세그먼트되지만, 통합된 아키텍처 자원처럼 보인다. 이와 같은 세그먼트된 레지스터는 레지스터 계층 및 레지스터 캐시뿐만 아니라 레지스터 태그를 저장하고 체크하는 기구를 포함할 수 있는 가상 레지스터 파일의 일부이다. 태그 액세스는 의존성 승계 벡터를 활용하는 위치 기반 방식을 이용하는 경우 제거될 수 있다. 이러한 방식은 실행된 버킷 번호가 디스패치 단계 중에 브로드캐스트된 경우 후속 명령어의 모든 소스가 이들의 소스 버킷을 바로 디스패치된/실행된 버킷과 비교하여 그 소스를 위해 준비된 플래그를 설정하는 CAM(content addressable match, 콘텐츠 어드레스가능 매치)를 수행하도록 동작한다. 여기서, 모호성 해결을 위해, 레지스터 번호와 함께 버킷이 실행된 곳의 물리적 위치도 전파될 수 있다.
예를 들면, 각각이 16개의 레지스터를 포함하는 4개의 레지스터 파일 세그먼트가 존재하는 구현예를 고려해보자. 예를 들면, 버킷 #x를 섹션 2로 디스패치할 때, 버킷 번호 x가 버킷 버퍼로 브로드캐스트되고 또한 세그먼트 2의 그의 모든 레지스터를 기록한 버킷 x에 대한 의존성을 갖는 모든 소스가 기록하도록 그와 함께 세그먼트 #2도 브로드캐스트된다. 명령어를 디스패치할 시간이 되면, 그 명령어는 동일한 레지스터 번호가 다른 세그먼트에 존재하더라도 이들의 레지스터를 어떤 다른 세그먼트가 아닌 세그먼트 2에서 판독할 필요가 있다고 인식한다. 이는 또한 태그의 사용을 피하기 위해 레지스터 캐시에도 적용된다. 스레드 정보 외에 승계 벡터가 이 레지스터에 기록하는 명령어 버킷을 어느 엔진에서 할당하였는지를 지정할 수 있는 글로벌 프론트 엔드에 이러한 개념을 확대할 수 있다.
도 5는 본 발명의 일 실시예에 따른 많은 가상 코어에 걸친 명령어 분산에 대한 대안의 구현예를 도시한다. 도 5는 승계 벡터 인코드 세그먼트를 가상 코어에 분산하여 기능하는 런타임 최적화기 스케줄러(550)를 도시한다. 일 실시예에서, 최적화기는 많은 명령어 코드 블록을 고찰하고 모든 코드 블록에 걸쳐 명령어를 재스케줄하여 코드 세그먼트 및 승계 벡터를 생성한다. 최적화기의 목적은 각 가상 코어에서 코드 세그먼트의 중복 실행의 실행 효율을 극대화하는 것일 것이다.
도 6은 본 발명의 일 실시예에 따른 대응하는 복수의 레지스터 파일 및 오퍼랜드 결과 버퍼를 갖는 복수의 레지스터 세그먼트를 도시한다. 도 6에 도시된 바와 같이, 실행 글로벌 상호접속부는 각 레지스터 세그먼트를 복수의 어드레스 연산 및 실행 유닛에 접속한다.
도 6에서 레지스터 세그먼트는 컴파일러/프로그래머에 의해 함께 그룹화되어 MIMD 슈퍼 명령어 매트릭스를 형성하거나, 4개의 하드웨어 섹션 각각에서 개별 스레드가 동시에 실행되는 스레드 모드에서 각 매트릭스가 독립적으로 실행될 수 있는 3개의 실행 모드 중 하나를 구현하는데 이용될 수 있다. 가능한 마지막 실행 모드는 하드웨어 의존성 체크를 이용하여 단일 스레드에서 4개의 서로 다른 명령어 매트릭스를 동적으로 실행하여 4개의 서로 다른 하드웨어 섹션에서 동시에 실행하는 그러한 서로 다른 매트릭스 사이에서 어떤 의존성도 존재하지 않도록 하는 능력이다.
도 6에서 레지스터 파일은 실행 모드에 따라 다르게 구성될 수 있다. 일 모드에서, 레지스터 파일은 4개의 섹션의 MIMD 폭으로 작용하는 MIMD 섹션 레지스터 파일로 또는 이들이 각각 개별 스레드로 기능하는 4개의 개별 레지스터 파일로 기능하는 것으로 보인다. 레지스터 파일은 또한 4개의 섹션이 특정 섹션에서 어떤 레지스터에 기록된 데이터가 다른 섹션의 모든 유닛에 의해 액세스가능한 하나의 통합된 레지스터 파일인 동적 실행 모드를 지원할 수 있다. 그러한 모드 사이의 전환은 개별 스레드 베이스라인 명령어 매트릭스와 MIMD 슈퍼 명령어 매트릭스 스레드 사이에서 서로 다른 실행 모드가 교대할 수 있기 때문이 끊김이 없을 수 있다.
다중 스레드(multithread) 실행 모드에서, 각 레지스터 파일 및 스레드를 실행하는 그의 실행 유닛은 전적으로 다른 레지스터 파일 및 이들의 스레드와 독립적이다. 이는 자신의 레지스터 상태를 갖는 각 스레드와 유사하다. 그러나, 그들 스레드 사이의 의존성은 지정될 수 있다. 스레드에 속하는 각 매트릭스는 그 스레드의 레지스터 파일의 실행 유닛에서 실행될 것이다. 만일 단지 하나의 스레드 또는 스레드되지 않은(non-threaded) 단일 프로그램이 하드웨어에서 실행되는 경우, 그 단일 스레드/프로그램에 속하는 병렬 매트릭스가 다른 섹션의 레지스터에 기록된 결과를 액세스할 수 있게 하기 위해 다음의 방법이 이용된다. 이를 위한 방법은 4개의 레지스터 파일 섹션 중 어느 하나에 대한 어떤 매트릭스 기록 결과가 다른 레지스터 파일 섹션의 그들 레지스터의 복사본을 생성하게 함으로써 이루어진다. 물리적으로, 이는 각 섹션의 기록 포트를 나머지 섹션으로 확장하여 수행된다. 그러나, 이는 각 메모리 셀이 단지 하나의 섹션에서 필요한 기록 포트의 4배를 갖는 효율적인 레지스터 파일을 구축할 수 없기 때문에 스케일링가능하지 않다. 그러한 단일 스레드 레지스터 브로드캐스트 확장에 영향을 받지 않도록 레지스터 파일을 구축하는 기구를 제시한다.
본 발명의 실시예에 사용된 바와 같은 레지스터 세그먼트에 관한 추가 양태는 2007년 11월 14일 모하멘드 에이. 압달라(Mohammad A. Abdallah)에 의해 "APPARATUS AND METHOD FOR PROCESSING COMPLEX INSTRUCTION FORMATS IN A MULTITHREADED ARCHITECTURE SUPPORTING VARIOUS CONTEXT SWITCH MODES AND VIRTUALIZATION SCHEMES"이라는 명칭으로 출원된 미국 특허 출원 제2010/0161948호에서 볼 수 있다.
도 7은 본 발명의 일 실시예에 따른 다중 코어 프로세서의 프래그먼트된 메모리 서브시스템의 좀 더 구체적인 도면을 도시한다. 도 7은 일반적인 스레드 간 및/또는 로드 및 저장 간의 동기화 방식의 종합적 방식 및 구현예를 도시한다. 이 방식은 로드/저장 아키텍처에 걸쳐 및/또는 메모리 레퍼런스(references) 및/또는 스레드의 메모리 액세스에 걸쳐 메모리 레퍼런스의 동기화 및 명확화를 위한 바람직한 방법을 기술한다. 도 7에서는, 레지스터 파일(어드레스 및 또는 데이터 레지스터), 실행 유닛, 어드레스 연산 유닛의 다중 세그먼트, 및 레벨 1 캐시 및/또는 로드 저장 버퍼 및 레벨 2 캐시 및 어드레스 레지스터 상호접속부(1200) 및 어드레스 연산 유닛 상호접속부(1201)의 프래그먼트들을 도시한다. 그러한 프래그먼트된 구성 요소는 그의 중앙집중화된 자원을 여러 엔진으로 프래그먼트하고 분산시켜 하나의 코어/프로세서 내에 구축될 수 있거나 또는 이들은 다중 코어/다중 프로세서 구성에서 서로 다른 코어/프로세서의 구성 요소로 구축될 수 있다. 도면에는 그 프래그먼트들(1211) 중 하나가 프래그먼트 번호 1로 도시되어 있고, 프래그먼트는 큰 번호로(일반적으로 도면에 도시된 바와 같은 N개의 프래그먼트로) 스케일링될 수 있다.
이 기구는 또한 그 엔진/코어/프로세서들 간에서 메모리 아키텍처의 일관성(coherency) 방식으로도 기능한다. 이 방식은 하나의 프래그먼트/코어/프로세서의 어드레스 연산 유닛들 중 하나의 어드레스 연산 유닛의 어드레스 요청에 의해 시작한다. 예를 들면, 어드레스가 프래그먼트 1(1211)에 의해 요청되었다고 가정하자. 이 방식은 자신의 프로그래먼트에 속하는 어드레스 레지스터를 이용하고 및 또는 어드레스 상호접속 버스(1200)를 이용하여 다른 프래그먼트에 걸친 레지스터로부터 그의 어드레스를 얻고 산출할 수 있다. 어드레스를 산출한 후, 이 방식은 캐시 및 메모리에 액세스하는데 이용되는 32비트 어드레스 또는 64비트 어드레스의 레퍼런스 어드레스를 생성한다. 이 어드레스는 일반적으로 태그 필드 및 집합 및 라인 필드로 프래그먼트된다. 이러한 특정 프래그먼트/엔진/코어는 그 어드레스를 그의 로드 저장 버퍼 및/또는 L1 및/또는 L2 어드레스 어레이(1202)에 저장할 것이고, 동시에 이는 압축 기술을 이용하여 (어드레스의 원래 태그 필드보다 적은 수의 비트를 갖는) 태그의 압축 버전을 생성할 것이다.
또한, 서로 다른 프래그먼트/엔진/코어/프로세서는 설정된 필드 또는 설정된 필드의 부분집합을 인덱스로 이용하여 어드레스가 어느 프래그먼트/코어/프로세서에서 유지되는지를 식별할 것이다. 이와 같은 어드레스 설정된 필드 비트에 의한 프래그먼트의 인덱싱은 그 어드레스에 해당하는 메모리 데이터가 또 다른 또는 다른 다중 프래그먼트/엔진/코어/프로세서에 존속할 수 있더라도 특정 프래그먼트/코어/엔진에서 그 어드레스의 소유의 배타성을 보장한다. 각 프래그먼트에서 어드레스 CAM/태그 어레이(1202/1206)가 데이터 어레이(1207)와 결합된 것으로 도시되어 있지만, 이들은 단지 배치 및 레이아웃에 물리적으로 근접하여 또는 심지어 그 둘이 특정 엔진/코어/프로세서에 속하지만, 어드레스 어레이에 유지되는 어드레스와 하나의 프래그먼트 내의 데이터 어레이의 데이터 사이에 어떤 관계도 없다는 사실만으로 결합될 수 있다.
도 8은 본 발명의 일 실시예에 따른 어드레스 생성에 의해 어드레스 비트를 얼마나 이용하여 프래그먼트를 열거할 수 있는지를 도시하는 도면을 도시한다. 본 실시예에서, 프래그먼트는 도 8에 도시된 바와 같이 페이지 경계 이상에 있고 캐시 라인 경계 미만에 있는 어드레스 비트에 의해 규정된다. 본 발명은 유리하게 페이지 경계 이상을 유지하여 가상 어드레스에서 물리적 어드레스로 변환하는 동안 TLB 누락의 발생을 피한다. 본 프로세스는 하드웨어 캐시 계층 내에 정확히 맞는 완벽한 캐시 라인을 갖기 위해 캐시 라인 경계 미만을 유지한다. 예를 들면, 64 바이트의 캐시 라인을 이용하는 시스템에서, 프래그먼트 경계는 마지막 6개 어드레스 비트를 피할 것이다. 이와 비교하여, 32 바이트 캐시 라인을 이용하는 시스템에서, 프래그먼트 경계는 마지막 5개 비트를 피할 것이다. 일단 규정되면, 프래그먼트 계층은 프로세서의 모든 캐시 계층에 걸쳐 동일하다.
도 9는 본 발명의 실시예에 의해 로드 및 저장을 어떻게 처리하는지에 대한 도면을 도시한다. 도 9에 도시된 바와 같이, 각 프래그먼트는 그의 로드 저장 버퍼 및 저장 회수 버퍼와 연관된다. 어떤 주어진 프래그먼트의 경우, 그 프래그먼트 또는 다른 프래그먼트와 연관된 어드레스 범위를 지정하는 로드 및 저장은 처리를 위해 그 프래그먼트의 로드 저장 버퍼로 송신된다. 이들은 코어가 명령어를 비순차적으로 실행함에 따라 비순차적으로 도달할 수 있음을 주목해야 한다. 각 코어 내에서, 그 코어는 자신의 레지스터 파일뿐만 아니라 다른 코어의 레지스터 파일 각각에 액세스할 수 있다.
본 발명의 실시예는 분산형 로드 저장 순서화 시스템을 구현한다. 이 시스템은 다중 프래그먼트에 걸쳐 분산된다. 프래그먼트 내에서, 그 프래그먼트에 의해 로컬 데이터 의존성 체킹이 수행된다. 이는 프래그먼트가 단지 그 특정 프래그먼트의 저장 회수 버퍼 내에서만 로드하고 저장하기 때문이다. 이는 다른 프래그먼트를 고찰하여 데이터 일관성을 유지해야할 필요성을 제한한다. 이러한 방식으로, 프래그먼트 내에서 데이터 의존성은 국부적으로 실행된다.
데이터 일관성에 대해, 저장 디스패치 게이트는 엄격한 프로그램 내 순서 메모리 일관성 규칙에 따라 저장 회수를 실행한다. 저장은 로드 저장 버퍼에 비순차적으로 도달한다. 로드 역시 로드 저장 버퍼에 비순차적으로 도달한다. 동시에, 비순차적 로드 및 저장은 처리를 위해 저장 회수 버퍼로 전송된다. 비록 저장이 소정의 프래그먼트 내에서 순서대로 회수되지만, 이들이 저장 디스패치 게이트로 진행함에 따라 이들은 다중 프래그먼트로부터 비순차적일 수 있음에 유의한다. 저장 디스패치 게이트는 저장이 저장 회수 버퍼에 걸쳐 비순차적으로 상주할 수 있더라도, 그리고 버퍼가 다른 버퍼의 저장에 대해 저장을 저장 디스패치 게이트로 비순차적으로 전송할 수 있더라도, 디스패치 케이트는 이들이 프래그먼트 메모리로 엄격히 순서대로 전송되도록 보장하는 정책을 실행한다. 이는 저장 디스패치 게이트가 저장 회수에 대한 전역 뷰(global view)를 갖고, 또한 단지 저장을 모든 프래그먼트에 걸쳐, 예를 들면, 전역에 순서대로 메모리의 전역 가시측(visible side)에 남기게 하기 때문이다. 이러한 방식으로, 저장 디스패치 게이트는 글로벌 관측자로 기능하여 모든 프래그먼트에 걸쳐 저장을 결국 메모리로 순서대로 확실하게 되돌아가게 한다.
도 10은 본 발명의 일 실시예에 따라 프래그먼트를 두 개 이상의 영역으로 분리할 수 있는 방식을 도시한다. 도 10은 단일 프래그먼트를 다중 영역으로 분리할 수 있는 방식을 도시한다. 영역 분리는 어드레스 생성 처리를 통해 구현될 수 있다. 영역 분리는 로드 저장 체크가 프래그먼트 내에서 수행되어야 하는 방식을 변화시키는데, 그 이유는 이 경우 이들은 프래그먼트 전체에 걸쳐 이루어지는 것과 상반되게 단지 영역별로만 수행되어야 하기 때문이다. 영역 분리는 또한 단일 포트가 서로 다른 영역별로 액세스되는 다중 포트 메모리와 같이 단일 포트 메모리가 동작할 수 있게 하는 이점이 있다.
도 11은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 분할가능한 엔진의 하드웨어 자원을 논리 코어처럼 기능시키는데 이용하는 프로세서의 동작 모드를 도시한다. 본 실시예에서, 가상 코어의 엔진의 하드웨어 자원은 물리 코어로 구성된다. 도 11의 모드에서, 각 물리 코어는 논리 코어로 기능하도록 구성된다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프래그램가능성에 달려 있다.
도 12는 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 소프트 코어를 논리 코어처럼 기능시키는데 이용하는 프로세서의 동작 모드를 도시한다. 본 실시예에서, 가상 코어의 분할가능한 엔진은 복수의 소프트 코어를 지원할 것이다. 도 12의 모드에서, 각 소프트 코어는 논리 코어로 기능하도록 구성된다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프래그램가능성에 달려 있다.
도 13은 본 발명의 일 실시예에 따라 애플리케이션을 실행할 때 소프트 코어를 단일 논리 코어처럼 기능시키는데 이용하는 프로세서의 동작 모드를 도시한다. 도 13의 모드에서, 각 소프트 코어는 단일 논리 코어로 기능하도록 구성된다. 이러한 구현예에서, 단일 스레드된 애플리케이션은 높은 단일 스레드된 성능을 성취하기 위해 협력하여 실행되는 가상 코어 사이에서 분할되고 할당되는 그의 명령어 시퀀스를 갖는다. 이러한 방식으로, 단일 스레드된 성능은 부가적인 소프트 코어의 추가에 따라 스케일링될 수 있다.
프로세서의 동작 모드를 선택할 때 많은 방법이 이용될 수 있다. 많은 수의 엔진(예를 들면, 8개 엔진, 12개 엔진 등)을 구비한 프로세서의 경우, 많은 소프트 코어는 단일 논리 코어로 기능하도록 구성될 수 있고, 반면에 나머지 코어는 다른 모드에서 동작할 수 있다. 이러한 특성에 따라 지능형 자원 분할은 최대의 하드웨어 이용 및/또는 최소 낭비의 소비 전력을 보장할 수 있다. 예를 들면, 일 실시예에서, 코어(예를 들면, 소프트 또는 논리)는 실행하는 애플리케이션의 종류에 따라 스레드 단위별로 할당될 수 있다.
도 14는 본 발명의 일 실시예에 따라 논리 코어 및 가상 코어 기능을 지원하는데 이용되는 프래그먼트 세그먼테이션의 예시적인 구현예를 도시한다. 전술한 바와 같이, 프래그먼트 세그먼테이션은 전술한 바와 같이 프로세서가 서로 다른 가상 코어 실행 모드를 지원하도록 구성되게 한다.
글로벌 상호접속부는 코어의 스레드가 포트(1401) 중 어느 것에도 액세스하게 해준다. 본 명세서에서 사용된 바와 같은 "스레드"라는 용어는 서로 다른 논리 코어로부터의 명령어 시퀀스, 동일한 논리 코어로부터의 명령어 시퀀스, 또는 이 둘의 어떤 조합의 표현을 지칭한다는 것을 주목해야 한다.
스레드가 포트(1401) 중 하나를 이용하여 로드 저장 버퍼에 액세스하는 방식은 도시된 바와 같이 중재기(arbiters)의 정책에 따라 조정가능하다. 따라서, 포트(1401) 중 어느 하나를 이용하는 스레드는 포트(1402)를 통해 로드 저장 버퍼에 더 많거나 더 적게 액세스할 수 있다. 할당 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다.
로드 저장 버퍼는 포트에 걸쳐 분산된 복수의 엔트리(entries)를 갖도록 구성된다. 로드 저장 버퍼에의 액세스는 중재기에 의해 제어된다. 이러한 방식으로, 중재기는 로드 저장 버퍼 내의 엔트리를 서로 다른 스레드에 동적으로 할당할 수 있다.
도 14는 또한 로드 저장 버퍼와 L1 캐시 사이의 포트의 중재기를 도시한다. 따라서, 전술한 로드 저장 버퍼와 같이, 프트(1403) 중 어느 하나를 이용하는 스레드는 포트(1404)를 통해 L1 캐시에 더 많거나 더 적게 액세스할 수 있다. 할당 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다.
L1 캐시는 포트에 걸쳐 분산된 복수의 경로를 갖도록 구성된다. L1 캐시에의 액세스는 중재기에 의해 제어된다. 이러한 방식으로, 중재기는 L1 캐시 내의 엔트리를 서로 다른 스레드에 동적으로 할당할 수 있다.
일 실시예에서, 중재기는 기능을 추적하는데 이용되는 복수의 카운터(1460) 및 제한 기능을 제공하는 복수의 임계 한계 레지스터(1450)로 기능하도록 구성된다. 제한 기능은 소정 스레드의 최대 자원 할당 백분율을 지정한다. 추적 기능은 어떤 소정 시간에 소정 스레드에 할당된 실제 자원을 추적한다. 이러한 추적 및 제한 기능은 로드 저장 버퍼, L1 캐시, L2 캐시 또는 글로벌 상호접속부에 대한 스레드별 엔트리, 경로(ways), 또는 포트의 수의 할당에 영향을 미친다. 예를 들면, 각 스레드마다 할당된 로드 저장 버퍼의 총 엔트리 수는 가변 임계치를 대조하여 동적으로 체크될 수 있다. 이 가변 임계치는 소정 스레드의 순방향 진행(forward progress)에 따라 갱신될 수 있다. 예를 들면, 일 실시예에서, 저속(slowed down)(예를 들면, 큰 번호 또는 L2 누락(misses) 등) 스레드는 저속 순방향 진행을 하는 것으로 정량화되고, 따라서 엔트리 임계치, 경로 임계치 및 포트 임계치를 포함하여 이들 각각의 자원 할당 임계치는 낮아진다.
도 14는 또한 공유 L2 캐시를 도시한다. 본 실시예에서, 공유 L2 캐시는 L1 캐시에서 비롯된 액세스 간의 어떤 중재없이 고정된 포트 배치를 갖는다. 프로세서에서 실행하는 스레드는 모두 L2 캐시에의 액세스 및 L2 캐시의 자원을 공유할 것이다.
도 15는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 15에는 일례의 논리 코어 및 그와 프로세서의 자원의 관계가 음영으로 도시되어 있다. 도 11의 동작 모드, 즉 애플리케이션을 실행할 때 물리 코어가 논리 코어처럼 기능하는데 이용되는 많은 물리 코어 대 많은 논리 코어 모드에서, 각 논리 코어는 로드 저장 버퍼 및 L1 캐시가 고정 자원 비율을 갖도록 구성될 것이다. 포트는 각 스레드 또는 코어에 특정하게 할당될 수 있다. 로드 저장 버퍼 내의 엔트리는 스레드 또는 코어별로 특정하게 예비(reserve)될 수 있다. L1 캐시 내의 경로(ways)는 스레드 또는 코어별로 특정하게 예비될 수 있다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프로그램가능성에 달려 있다. 이는 각 프래그먼트의 저장 버퍼 및 L1 캐시의 할당된 포트 및 할당된 부분을 갖는 하나의 논리 코어로 도시되어 있다. 이러한 방식으로, 논리 코어는 각 프래그먼트의 자원의 고정 할당된 슬라이스를 포함한다.
일 실시예에서, 많은 물리 코어 대 많은 논리 코어 모드에서, 각 프래그먼트에 액세스하는 포트(예를 들면, 포트(1401))의 수에 따라 네 개의 프래그먼트가 분할될 수 있다. 예를 들면, 프래그먼트 당 6개의 포트가 존재하는 실시예에서, 각 프래그먼트의 자원, 따라서 각 분할부의 자원은 엔진일 것이고, 4개의 프래그먼트에 걸친 6개의 물리 코어 및 4개의 분할 이중(double) 엔진을 지원하는 방식으로 분할될 수 있다. 각 분할부에는 자신의 포트가 할당될 수 있다. 유사하게, 로드 저장 버퍼 및 L1 캐시의 자원에는 6개의 물리 코어를 지원하는 방식으로 할당될 것이다. 예를 들면, 로드 저장 버퍼가 48개의 엔트리를 갖는 실시예에서, 4개의 물리 코어가 구현된 모드를 지원하기 위해 물리 코어 당 12개의 엔트리가 존재하도록 48개의 엔트리가 할당될 수 있거나, 또는 이들은 6개의 물리 코어가 구현된 물리 코어 당 8개의 엔트리가 존재하도록 할당될 수 있다.
도 16은 본 발명의 대안의 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 15에서와 같이, 도 16에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 11의 동작 모드, 즉 많은 물리 코어 대 많은 논리 코어 모드에서, 전체 분할 테이블 엔진은 단일 논리 코어의 실행을 지원하는데 전용된다. 이는 도 16에서 음영으로 도시되어 있다. 물리적 자원은 애플리케이션을 실행할 때 논리 코어처럼 기능하는데 이용되는 엔진이다.
도 17은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 17에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 12의 동작 모드, 즉 애플리케이션을 실행할 때 가상 코어가 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 많은 논리 모드에서, 로드 저장 버퍼의 자원 할당의 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드 또는 코어의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다. 유사하게, L1 캐시의 자원 할당의 크기 및 할당 관리 방식은 중재기에 의해 제어된다. 중재기는 특정 스레드 또는 코어의 요구에 따라 포트에의 액세스를 동적으로 할당할 수 있다. 따라서, 어떤 소정의 인스턴스에서 논리 스레드/코어(예를 들면, 음영부분)는 서로 다른 중재기 및 서로 다른 포트를 이용할 수 있다.
이러한 방식으로, 로드 저장 버퍼의 자원에의 액세스 및 L1 캐시의 자원에의 액세스는 정책에 더 기반할 수 있고 순방향 진행을 하는 개별 스레드 또는 코어의 필요성에 더 기반할 수 있다. 이는 각 프래그먼트의 저장 버퍼 및 L1 캐시의 동적으로 할당된 포트 및 동적으로 할당된 부분을 갖는 하나의 논리 코어로 도시되어 있다. 이러한 방식으로, 논리 코어는 각 프래그먼트의 자원의 비고정된 동적으로 할당된 슬라이스를 포함한다.
도 18은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 프래그먼트 메모리를 도시한다.
도 13의 동작 모드, 즉 애플리케이션을 실행할 때 소프트 코어가 단일 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 하나의 논리 코어 모드에서, 각 소프트 코어는 다른 소프트 코어와 협력하여 단일 논리 코어로 기능하도록 구성된다. 단일 스레드 또는 코어는 로드 저장 버퍼의 모든 자원 및 L1 캐시의 모든 자원을 갖는다. 이러한 구현예에서, 단일 스레드된 애플리케이션은 높은 단일 스레드된 성능을 성취하기 위해 협력하여 실행되는 소프트 코어들 사이에 분할되고 할당된 그의 명령어 시퀀스를 갖는다. 이러한 방식으로, 단일 스레드된 성능은 부가적인 소프트 코어의 추가에 따라 스케일링될 수 있다. 이에 대해서는 도 18에 도시되어 있으며, 이 도면에서 일례의 논리 코어 및 이와 프로세서 자원의 관계는 프로세서의 모든 자원에서 음영으로 도시되어 있다.
도 19는 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 19에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 11의 동작 모드, 즉 애플리케이션을 실행할 때 물리 코어가 논리 코어처럼 기능하는데 이용되는 많은 물리 코어 대 많은 논리 코어 모드에서, 각 논리 코어는 어드레스 연산 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 고정 자원 비율을 갖도록 구성될 것이다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프로그램가능성에 달려 있다. 이는 할당된 어드레스 연산 및 실행 유닛, 할당된 스레드된 레지스터 파일 및 할당된 공통 분할 스케줄러를 갖는 하나의 논리 코어로 도시되어 있다. 이러한 방식으로, 논리 코어는 고정 할당된 세그먼트를 포함한다. 그러나, 일 실시예에서, 이러한 동작 모드에서, 어드레스 연산 및 실행 유닛은 여전히 공유될 수 있다(예를 들면, 이는 각 어드레스 연산 및 실행 유닛이 음영되지 않을 것임을 의미한다).
도 20은 본 발명의 일 실시예에 따라 많은 물리 대 많은 논리 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 대안의 구현예를 도시한다.
도 20에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 그러나, 도 20의 실시예에서, 물리 코어의 자원은 각 세그먼트 및 각 분할가능한 엔진에 걸쳐 분산된다. 이는 각 세그먼트에 걸쳐 어드레스 연산 및 실행 유닛의 할당된 부분, 스레드된 레지스터 파일의 할당된 부분 및 공통 분할 스케줄러의 할당된 부분을 갖는 하나의 논리 코어로 도시되어 있다. 또한, 도 20은 하나의 논리 코어가 어떻게 각 어드레스 연산 실행 유닛의 자원의 할당된 부분이 되는지를 도시한다. 이러한 방식으로, 논리 코어는 각 세그먼트의 고정 할당된 부분을 포함한다.
도 21은 본 발명의 일 실시예에 따라 많은 소프트 코어 대 많은 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 21에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 12의 동작 모드, 즉 애플리케이션을 실행할 때 소프트 코어가 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 많은 논리 코어 모드에서, 각 논리 코어는 어드레스 연산 유닛, 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러의 동적 할당된 부분 중 어느 하나에 공유 액세스하도록 구성될 것이다. 다중 스레드된 애플리케이션 및 다중 스레드된 기능은 애플리케이션의 소프트웨어의 스레드된 프로그램가능성에 달려 있다.
도 22는 본 발명의 일 실시예에 따라 많은 소프트 코어 대 하나의 논리 코어 모드를 구현하는 네 개의 예시적인 프래그먼트 프로세서의 어드레스 연산 및 실행 유닛, 레지스터 파일, 및 공통 분할 스케줄러를 도시한다.
도 22에는 일례의 논리 코어 및 이와 프로세서 자원의 관계가 음영으로 도시되어 있다. 도 13의 동작 모드, 즉 애플리케이션을 실행할 때 소프트 코어가 단일 논리 코어처럼 기능하는데 이용되는 많은 소프트 코어 대 하나의 논리 코어 모드에서, 각 논리 코어는 모든 어드레스 연산 유닛, 및 모든 오퍼랜드/결과 버퍼, 스레드된 레지스터 파일, 및 공통 분할 스케줄러에 공유 액세스하도록 구성될 것이다. 이러한 구현예에서, 단일 스레드된 애플리케이션은 단일 스레드된 성능을 높이기 위해 협력하여 실행되는 가상 코어 사이에 분할되고 할당된 그의 명령어 시퀀스를 갖는다. 이러한 방식으로, 단일 스레드된 성능은 부가적인 소프트 코어의 추가에 따라 스케일링될 수 있다.
도 23은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인(2300)의 도면을 도시한다. 마이크로프로세서 파이프라인(2300)은 전술한 바와 같은 실행을 포함하는 명령어를 식별하고 추출하는 프로세스의 기능을 구현하는 페치 모듈(2301)을 포함한다. 도 23의 실시예에서, 페치 모듈에 뒤이어 디코드 모듈(2302), 할당 모듈(2303), 디스패치 모듈(2304), 실행 모듈(2305) 및 회수 모듈(2306)이 제공된다. 마이크로프로세서 파이프라인(2300)은 단지 전술한 본 발명의 실시예의 기능을 구현하는 파이프라인의 일례에 불과하다는 것을 주목해야 한다. 당업자는 전술한 디코드 모듈의 기능을 포함하는 다른 마이크로프로세서 파이프라인도 구현될 수 있다는 것을 인식할 것이다.
전술한 설명은 설명 목적상 구체적인 실시예를 참조하여 설명되었다. 그러나, 앞에서 예시된 설명은 모든 것을 망라하거나 본 발명을 개시된 바로 그 형태로 한정하는 것으로 의도되지 않는다. 전술한 가르침에 비추어 많은 변형 및 변경도 가능하다. 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선정되어 설명되었으므로, 당업자는 본 발명 및 고려된 특정 용도에 적합할 수 있는 다양한 변형을 갖는 다양한 실시예를 가장 잘 활용할 수 있다.

Claims (24)

  1. 프로세서의 복수의 레지스터 파일 세그먼트(register file segments)를 이용하여 명령어들(instructions)을 실행하는 시스템으로서,
    입력 명령어 시퀀스(incoming instruction sequence)를 수신하는 글로벌 프론트 엔드 스케줄러(global front end scheduler) - 상기 글로벌 프론트 엔드 스케줄러는 상기 입력 명령어 시퀀스를 복수의 명령어들의 코드 블록(code blocks)으로 분할하고 상기 코드 블록들의 명령어들 간의 상호의존성(interdependencies)을 기술하는 복수의 승계 벡터(inheritance vectors)를 생성함 -;
    상기 글로벌 프론트 엔드 스케줄러에 의해 할당된 코드 블록들을 수신하도록 결합된 상기 프로세서의 복수의 가상 코어 - 각 가상 코어는 복수의 분할가능한 엔진(partitionable engines)의 자원들의 각 부분집합(a respective subset of resources)을 포함하고, 각 분할가능한 엔진의 자원들은 다른 분할가능한 엔진들의 분할된 자원들로 가상 코어를 인스턴스화하도록 분할되도록 동작가능하며, 상기 복수의 분할가능한 엔진의 각각의 분할가능한 엔진의 자원들 간의 통신은 글로벌 상호접속 구조에 의해 지원되고, 상기 코드 블록들은 가상 코어 모드에 따라 그리고 상기 각 승계 벡터들에 따라 상기 분할가능한 엔진들을 이용하여 실행됨 - ; 및
    상기 분할가능한 엔진에 결합되어 데이터 저장을 제공하는 복수의 레지스터 파일 세그먼트 - 상기 글로벌 상호접속 구조는 상기 복수의 레지스터 파일 세그먼트의 각각의 레지스터 파일 세그먼트를 상기 복수의 분할가능한 엔진의 각각의 분할가능한 엔진에 연결시킴 -
    를 포함하는 시스템.
  2. 제1항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 각 레지스터 파일 세그먼트의 물리적 자원들의 부분집합을 할당하여 논리 코어(logical core)의 단일 논리 스레드(logical thread)의 실행을 지원하는 실행 모드를 구현하는 시스템.
  3. 제2항에 있어서, 각 레지스터 파일 세그먼트는 복수의 논리 코어의 일부를 구현하는 시스템.
  4. 제1항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 조정가능한 임계치에 따라 각 레지스터 파일 세그먼트의 물리적 자원을 동적으로 할당하여 단일 논리 코어의 단일 논리 스레드의 실행을 지원하는 실행 모드를 구현하는 시스템.
  5. 제4항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 복수의 논리 코어의 일부를 구현하는 시스템.
  6. 제1항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 각 레지스터 파일 세그먼트의 물리적 자원들의 집합을 할당하여 단일 논리 스레드의 실행을 지원하는 실행 모드를 구현하는 시스템.
  7. 제1항에 있어서, 각 레지스터 파일 세그먼트는 공통 분할 스케줄러(common partition scheduler), 오퍼랜드(operand) 및 결과 버퍼(result buffer), 및 스레드된(threaded) 레지스터 파일을 더 포함하는 시스템.
  8. 제1항에 있어서, 상기 글로벌 상호접속 구조는, 상기 복수의 분할가능한 엔진이 상기 복수의 레지스터 파일 세그먼트의 임의의 지점에 저장된 데이터를 액세스하게 하도록 동작가능한 라우팅 매트릭스를 포함하는 시스템.
  9. 복수의 레지스터 파일 세그먼트(register file segments)를 이용하여 명령어들(instructions)을 실행하는 프로세서로서,
    입력 명령어 시퀀스(incoming instruction sequence)를 수신하는 글로벌 프론트 엔드 스케줄러(global front end scheduler) - 상기 글로벌 프론트 엔드 스케줄러는 상기 입력 명령어 시퀀스를 복수의 명령어들의 코드 세그먼트(code segments)에 할당하고 상기 코드 세그먼트들의 명령어들 간의 상호의존성(interdependencies)을 기술하는 복수의 승계 벡터(inheritance vectors)를 생성함 -;
    상기 글로벌 프론트 엔드 스케줄러에 의해 할당된 코드 블록들을 수신하도록 결합된 상기 프로세서의 복수의 가상 코어 - 각 가상 코어는 복수의 분할가능한 엔진의 자원들의 각 부분집합을 포함하고, 각 분할가능한 엔진의 자원들은 다른 분할가능한 엔진들의 분할된 자원들로 가상 코어를 인스턴스화하도록 분할되도록 동작가능하며, 상기 복수의 분할가능한 엔진의 각각의 분할가능한 엔진의 자원들 간의 통신은 글로벌 상호접속 구조에 의해 지원되고, 상기 코드 세그먼트들은 가상 코어 모드에 따라 그리고 상기 각 승계 벡터들에 따라 상기 분할가능한 엔진들을 이용하여 실행됨 - ;
    상기 글로벌 프론트 엔드 스케줄러에 결합되어 각 승계 벡터들에 따라 상기 코드 세그먼트들을 실행하는 복수의 실행 유닛; 및
    상기 실행 유닛에 결합되어 데이터 저장을 제공하는 복수의 레지스터 파일 세그먼트 - 상기 글로벌 상호접속 구조는 상기 복수의 레지스터 파일 세그먼트의 각각의 레지스터 파일 세그먼트를 상기 복수의 실행 유닛의 각각의 실행 유닛에 연결시킴 -
    를 포함하는 프로세서.
  10. 제9항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 각 레지스터 파일 세그먼트의 물리적 자원들의 부분집합을 할당하여 논리 코어(logical core)의 단일 논리 스레드(logical thread)의 실행을 지원하는 실행 모드를 구현하는 프로세서.
  11. 제10항에 있어서, 각 레지스터 파일 세그먼트는 복수의 논리 코어의 일부를 구현하는 프로세서.
  12. 제9항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 조정가능한 임계치에 따라 각 레지스터 파일 세그먼트의 물리적 자원을 동적으로 할당하여 단일 논리 코어의 단일 논리 스레드의 실행을 지원하는 실행 모드를 구현하는 프로세서.
  13. 제12항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 복수의 논리 코어의 일부를 구현하는 프로세서.
  14. 제9항에 있어서, 상기 복수의 레지스터 파일 세그먼트는 각 레지스터 파일 세그먼트의 물리적 자원들의 집합을 할당하여 단일 논리 스레드의 실행을 지원하는 실행 모드를 구현하는 프로세서.
  15. 제9항에 있어서, 각 레지스터 파일 세그먼트는 공통 분할 스케줄러, 오퍼랜드(operand) 및 결과 버퍼(result buffer), 및 스레드된(threaded) 레지스터 파일을 더 포함하는 프로세서.
  16. 제9항에 있어서, 상기 글로벌 상호접속 구조는, 상기 복수의 실행 유닛이 상기 복수의 레지스터 파일 세그먼트의 임의의 지점에 저장된 데이터를 액세스하게 하도록 동작가능한 라우팅 매트릭스를 포함하는 프로세서.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020137027842A 2011-03-25 2012-03-23 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트 KR101620676B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161467939P 2011-03-25 2011-03-25
US61/467,939 2011-03-25
PCT/US2012/030383 WO2012135041A2 (en) 2011-03-25 2012-03-23 Register file segments for supporting code block execution by using virtual cores instantiated by partitionable engines

Publications (2)

Publication Number Publication Date
KR20140018946A KR20140018946A (ko) 2014-02-13
KR101620676B1 true KR101620676B1 (ko) 2016-05-23

Family

ID=46878335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137027842A KR101620676B1 (ko) 2011-03-25 2012-03-23 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트

Country Status (6)

Country Link
US (2) US9842005B2 (ko)
EP (1) EP2689330B1 (ko)
KR (1) KR101620676B1 (ko)
CN (2) CN108376097B (ko)
TW (1) TWI518504B (ko)
WO (1) WO2012135041A2 (ko)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103646009B (zh) 2006-04-12 2016-08-17 索夫特机械公司 对载明并行和依赖运算的指令矩阵进行处理的装置和方法
EP2122461A4 (en) 2006-11-14 2010-03-24 Soft Machines Inc DEVICE AND METHOD FOR PROCESSING COMMUNICATIONS IN A MULTITHREAD ARCHITECTURE WITH CONTEXT CHANGES
EP3156896B1 (en) 2010-09-17 2020-04-08 Soft Machines, Inc. Single cycle multi-branch prediction including shadow cache for early far branch prediction
US8789065B2 (en) 2012-06-08 2014-07-22 Throughputer, Inc. System and method for input data load adaptive parallel processing
KR101826121B1 (ko) 2011-03-25 2018-02-06 인텔 코포레이션 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트
KR101620676B1 (ko) 2011-03-25 2016-05-23 소프트 머신즈, 인크. 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트
KR101638225B1 (ko) 2011-03-25 2016-07-08 소프트 머신즈, 인크. 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 명령어 시퀀스 코드 블록의 실행
CN103649931B (zh) 2011-05-20 2016-10-12 索夫特机械公司 用于支持由多个引擎执行指令序列的互连结构
WO2012162188A2 (en) 2011-05-20 2012-11-29 Soft Machines, Inc. Decentralized allocation of resources and interconnect structures to support the execution of instruction sequences by a plurality of engines
US9448847B2 (en) 2011-07-15 2016-09-20 Throughputer, Inc. Concurrent program execution optimization
CN104040490B (zh) 2011-11-22 2017-12-15 英特尔公司 用于多引擎微处理器的加速的代码优化器
KR101832679B1 (ko) 2011-11-22 2018-02-26 소프트 머신즈, 인크. 마이크로프로세서 가속 코드 최적화기
US9904625B2 (en) 2013-03-15 2018-02-27 Intel Corporation Methods, systems and apparatus for predicting the way of a set associative cache
US9891924B2 (en) 2013-03-15 2018-02-13 Intel Corporation Method for implementing a reduced size register view data structure in a microprocessor
US10140138B2 (en) 2013-03-15 2018-11-27 Intel Corporation Methods, systems and apparatus for supporting wide and efficient front-end operation with guest-architecture emulation
EP2972845B1 (en) 2013-03-15 2021-07-07 Intel Corporation A method for executing multithreaded instructions grouped onto blocks
WO2014150971A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for dependency broadcasting through a block organized source view data structure
US9886279B2 (en) 2013-03-15 2018-02-06 Intel Corporation Method for populating and instruction view data structure by using register template snapshots
KR102083390B1 (ko) 2013-03-15 2020-03-02 인텔 코포레이션 네이티브 분산된 플래그 아키텍처를 이용하여 게스트 중앙 플래그 아키텍처를 에뮬레이션하는 방법
US9632825B2 (en) 2013-03-15 2017-04-25 Intel Corporation Method and apparatus for efficient scheduling for asymmetrical execution units
US9569216B2 (en) 2013-03-15 2017-02-14 Soft Machines, Inc. Method for populating a source view data structure by using register template snapshots
US9582322B2 (en) 2013-03-15 2017-02-28 Soft Machines Inc. Method and apparatus to avoid deadlock during instruction scheduling using dynamic port remapping
WO2014150806A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for populating register view data structure by using register template snapshots
US20140281116A1 (en) 2013-03-15 2014-09-18 Soft Machines, Inc. Method and Apparatus to Speed up the Load Access and Data Return Speed Path Using Early Lower Address Bits
WO2014150991A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for implementing a reduced size register view data structure in a microprocessor
US10275255B2 (en) 2013-03-15 2019-04-30 Intel Corporation Method for dependency broadcasting through a source organized source view data structure
US9811342B2 (en) 2013-03-15 2017-11-07 Intel Corporation Method for performing dual dispatch of blocks and half blocks
CN105190541A (zh) * 2013-03-15 2015-12-23 索夫特机械公司 利用具有寄存器视图、源视图、指令视图以及多个注册模板的微处理器体系架构执行指令块的方法
JP6086230B2 (ja) * 2013-04-01 2017-03-01 日本電気株式会社 中央演算装置、情報処理装置、および仮想コア内レジスタ値取得方法
US9672043B2 (en) 2014-05-12 2017-06-06 International Business Machines Corporation Processing of multiple instruction streams in a parallel slice processor
JP2017516228A (ja) 2014-05-12 2017-06-15 インテル・コーポレーション 自己書き換えコードのハードウェアサポートを提供する方法及び装置
US9720696B2 (en) 2014-09-30 2017-08-01 International Business Machines Corporation Independent mapping of threads
US9977678B2 (en) 2015-01-12 2018-05-22 International Business Machines Corporation Reconfigurable parallel execution and load-store slice processor
US10133581B2 (en) 2015-01-13 2018-11-20 International Business Machines Corporation Linkable issue queue parallel execution slice for a processor
US10133576B2 (en) 2015-01-13 2018-11-20 International Business Machines Corporation Parallel slice processor having a recirculating load-store queue for fast deallocation of issue queue entries
US11544214B2 (en) * 2015-02-02 2023-01-03 Optimum Semiconductor Technologies, Inc. Monolithic vector processor configured to operate on variable length vectors using a vector length register
US10346168B2 (en) 2015-06-26 2019-07-09 Microsoft Technology Licensing, Llc Decoupled processor instruction window and operand buffer
US9952867B2 (en) 2015-06-26 2018-04-24 Microsoft Technology Licensing, Llc Mapping instruction blocks based on block size
US10175988B2 (en) 2015-06-26 2019-01-08 Microsoft Technology Licensing, Llc Explicit instruction scheduler state information for a processor
US10169044B2 (en) 2015-06-26 2019-01-01 Microsoft Technology Licensing, Llc Processing an encoding format field to interpret header information regarding a group of instructions
US10191747B2 (en) 2015-06-26 2019-01-29 Microsoft Technology Licensing, Llc Locking operand values for groups of instructions executed atomically
US9946548B2 (en) 2015-06-26 2018-04-17 Microsoft Technology Licensing, Llc Age-based management of instruction blocks in a processor instruction window
US11755484B2 (en) 2015-06-26 2023-09-12 Microsoft Technology Licensing, Llc Instruction block allocation
US10409606B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Verifying branch targets
US10409599B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Decoding information about a group of instructions including a size of the group of instructions
US11126433B2 (en) 2015-09-19 2021-09-21 Microsoft Technology Licensing, Llc Block-based processor core composition register
US10768936B2 (en) 2015-09-19 2020-09-08 Microsoft Technology Licensing, Llc Block-based processor including topology and control registers to indicate resource sharing and size of logical processor
US11016770B2 (en) 2015-09-19 2021-05-25 Microsoft Technology Licensing, Llc Distinct system registers for logical processors
US9983875B2 (en) 2016-03-04 2018-05-29 International Business Machines Corporation Operation of a multi-slice processor preventing early dependent instruction wakeup
US10037211B2 (en) 2016-03-22 2018-07-31 International Business Machines Corporation Operation of a multi-slice processor with an expanded merge fetching queue
US10346174B2 (en) 2016-03-24 2019-07-09 International Business Machines Corporation Operation of a multi-slice processor with dynamic canceling of partial loads
US10761854B2 (en) 2016-04-19 2020-09-01 International Business Machines Corporation Preventing hazard flushes in an instruction sequencing unit of a multi-slice processor
US10037229B2 (en) 2016-05-11 2018-07-31 International Business Machines Corporation Operation of a multi-slice processor implementing a load/store unit maintaining rejected instructions
US9934033B2 (en) 2016-06-13 2018-04-03 International Business Machines Corporation Operation of a multi-slice processor implementing simultaneous two-target loads and stores
US10042647B2 (en) 2016-06-27 2018-08-07 International Business Machines Corporation Managing a divided load reorder queue
US10318419B2 (en) 2016-08-08 2019-06-11 International Business Machines Corporation Flush avoidance in a load store unit
US10069732B2 (en) * 2016-09-02 2018-09-04 Telefonaktiebolaget Lm Ericsson (Publ) Techniques for architecture-independent dynamic flow learning in a packet forwarder
CN106484394B (zh) * 2016-09-13 2019-07-12 厦门兆慧网络科技有限公司 一种双引擎快速软件开发系统
CN108009007B (zh) * 2016-10-27 2021-01-15 华为技术有限公司 轻量级线程的调度方法及协同管理器、vCPU调度器
US11531552B2 (en) 2017-02-06 2022-12-20 Microsoft Technology Licensing, Llc Executing multiple programs simultaneously on a processor core
JP6979777B2 (ja) * 2017-03-22 2021-12-15 キヤノン株式会社 インターフェース装置およびその制御方法
JP2021507374A (ja) * 2017-12-22 2021-02-22 アリババ グループ ホウルディング リミテッド 命令を実行するためのシステム及び方法
US11068305B2 (en) * 2018-05-07 2021-07-20 Micron Technology, Inc. System call management in a user-mode, multi-threaded, self-scheduling processor
WO2021126216A1 (en) 2019-12-19 2021-06-24 Google Llc Resource management unit for capturing operating system configuration states and offloading tasks
EP3857371A1 (en) 2019-12-19 2021-08-04 Google LLC Resource management unit for capturing operating system configuration states and memory management

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6065105A (en) * 1997-01-08 2000-05-16 Intel Corporation Dependency matrix
WO2008061154A2 (en) * 2006-11-14 2008-05-22 Soft Machines, Inc. Apparatus and method for processing instructions in a multi-threaded architecture using context switching
US20090150647A1 (en) * 2007-12-07 2009-06-11 Eric Oliver Mejdrich Processing Unit Incorporating Vectorizable Execution Unit

Family Cites Families (455)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US727487A (en) 1902-10-21 1903-05-05 Swan F Swanson Dumping-car.
US4075704A (en) 1976-07-02 1978-02-21 Floating Point Systems, Inc. Floating point data processor for high speech operation
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4245344A (en) 1979-04-02 1981-01-13 Rockwell International Corporation Processing system with dual buses
US4527237A (en) 1979-10-11 1985-07-02 Nanodata Computer Corporation Data processing system
US4414624A (en) 1980-11-19 1983-11-08 The United States Of America As Represented By The Secretary Of The Navy Multiple-microcomputer processing
US4524415A (en) 1982-12-07 1985-06-18 Motorola, Inc. Virtual machine data processor
US4597061B1 (en) 1983-01-03 1998-06-09 Texas Instruments Inc Memory system using pipleline circuitry for improved system
US4577273A (en) 1983-06-06 1986-03-18 Sperry Corporation Multiple microcomputer system for digital computers
US4682281A (en) 1983-08-30 1987-07-21 Amdahl Corporation Data storage unit employing translation lookaside buffer pointer
US4633434A (en) 1984-04-02 1986-12-30 Sperry Corporation High performance storage unit
US4600986A (en) 1984-04-02 1986-07-15 Sperry Corporation Pipelined split stack with high performance interleaved decode
JPS6140643A (ja) 1984-07-31 1986-02-26 Hitachi Ltd システムの資源割当て制御方式
US4835680A (en) 1985-03-15 1989-05-30 Xerox Corporation Adaptive processor array capable of learning variable associations useful in recognizing classes of inputs
JPS6289149A (ja) 1985-10-15 1987-04-23 Agency Of Ind Science & Technol 多ポ−トメモリシステム
JPH0658650B2 (ja) 1986-03-14 1994-08-03 株式会社日立製作所 仮想計算機システム
US4920477A (en) 1987-04-20 1990-04-24 Multiflow Computer, Inc. Virtual address table look aside buffer miss recovery method and apparatus
US4943909A (en) 1987-07-08 1990-07-24 At&T Bell Laboratories Computational origami
US5339398A (en) 1989-07-31 1994-08-16 North American Philips Corporation Memory architecture and method of data organization optimized for hashing
US5471593A (en) 1989-12-11 1995-11-28 Branigin; Michael H. Computer processor with an efficient means of executing many instructions simultaneously
US5197130A (en) 1989-12-29 1993-03-23 Supercomputer Systems Limited Partnership Cluster architecture for a highly parallel scalar/vector multiprocessor system
US5317754A (en) 1990-10-23 1994-05-31 International Business Machines Corporation Method and apparatus for enabling an interpretive execution subset
US5317705A (en) 1990-10-24 1994-05-31 International Business Machines Corporation Apparatus and method for TLB purge reduction in a multi-level machine system
US6282583B1 (en) 1991-06-04 2001-08-28 Silicon Graphics, Inc. Method and apparatus for memory access in a matrix processor computer
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
JPH0820949B2 (ja) 1991-11-26 1996-03-04 松下電器産業株式会社 情報処理装置
AU3330793A (en) 1991-12-23 1993-07-28 Intel Corporation Interleaved cache for multiple accesses per clock in a microprocessor
KR100309566B1 (ko) 1992-04-29 2001-12-15 리패치 파이프라인프로세서에서다중명령어를무리짓고,그룹화된명령어를동시에발행하고,그룹화된명령어를실행시키는방법및장치
EP0638183B1 (en) 1992-05-01 1997-03-05 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
DE69329260T2 (de) 1992-06-25 2001-02-22 Canon Kk Gerät zum Multiplizieren von Ganzzahlen mit vielen Ziffern
JPH0637202A (ja) 1992-07-20 1994-02-10 Mitsubishi Electric Corp マイクロ波ｉｃ用パッケージ
JPH06110781A (ja) 1992-09-30 1994-04-22 Nec Corp キャッシュメモリ装置
US5493660A (en) 1992-10-06 1996-02-20 Hewlett-Packard Company Software assisted hardware TLB miss handler
US5513335A (en) 1992-11-02 1996-04-30 Sgs-Thomson Microelectronics, Inc. Cache tag memory having first and second single-port arrays and a dual-port array
US5819088A (en) 1993-03-25 1998-10-06 Intel Corporation Method and apparatus for scheduling instructions for execution on a multi-issue architecture computer
JPH0784883A (ja) 1993-09-17 1995-03-31 Hitachi Ltd 仮想計算機システムのアドレス変換バッファパージ方法
US6948172B1 (en) 1993-09-21 2005-09-20 Microsoft Corporation Preemptive multi-tasking with cooperative groups of tasks
US5469376A (en) 1993-10-14 1995-11-21 Abdallah; Mohammad A. F. F. Digital circuit for the evaluation of mathematical expressions
US5517651A (en) 1993-12-29 1996-05-14 Intel Corporation Method and apparatus for loading a segment register in a microprocessor capable of operating in multiple modes
US5761476A (en) 1993-12-30 1998-06-02 Intel Corporation Non-clocked early read for back-to-back scheduling of instructions
US5956753A (en) 1993-12-30 1999-09-21 Intel Corporation Method and apparatus for handling speculative memory access operations
JPH07287668A (ja) 1994-04-19 1995-10-31 Hitachi Ltd データ処理装置
CN1084005C (zh) 1994-06-27 2002-05-01 国际商业机器公司 用于动态控制地址空间分配的方法和设备
US5548742A (en) 1994-08-11 1996-08-20 Intel Corporation Method and apparatus for combining a direct-mapped cache and a multiple-way cache in a cache memory
US5813031A (en) 1994-09-21 1998-09-22 Industrial Technology Research Institute Caching tag for a large scale cache computer memory system
US5640534A (en) 1994-10-05 1997-06-17 International Business Machines Corporation Method and system for concurrent access in a data cache array utilizing multiple match line selection paths
US5835951A (en) 1994-10-18 1998-11-10 National Semiconductor Branch processing unit with target cache read prioritization protocol for handling multiple hits
JP3569014B2 (ja) 1994-11-25 2004-09-22 富士通株式会社 マルチコンテキストをサポートするプロセッサおよび処理方法
US5724565A (en) 1995-02-03 1998-03-03 International Business Machines Corporation Method and system for processing first and second sets of instructions by first and second types of processing systems
US5655115A (en) 1995-02-14 1997-08-05 Hal Computer Systems, Inc. Processor structure and method for watchpoint of plural simultaneous unresolved branch evaluation
US5675759A (en) 1995-03-03 1997-10-07 Shebanow; Michael C. Method and apparatus for register management using issue sequence prior physical register and register association validity information
US5751982A (en) 1995-03-31 1998-05-12 Apple Computer, Inc. Software emulation system with dynamic translation of emulated instructions for increased processing speed
US5634068A (en) 1995-03-31 1997-05-27 Sun Microsystems, Inc. Packet switched cache coherent multiprocessor system
US6209085B1 (en) 1995-05-05 2001-03-27 Intel Corporation Method and apparatus for performing process switching in multiprocessor computer systems
US6643765B1 (en) 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US5710902A (en) 1995-09-06 1998-01-20 Intel Corporation Instruction dependency chain indentifier
US6341324B1 (en) 1995-10-06 2002-01-22 Lsi Logic Corporation Exception processing in superscalar microprocessor
US5864657A (en) 1995-11-29 1999-01-26 Texas Micro, Inc. Main memory system and checkpointing protocol for fault-tolerant computer system
US5983327A (en) 1995-12-01 1999-11-09 Nortel Networks Corporation Data path architecture and arbitration scheme for providing access to a shared system resource
US5793941A (en) 1995-12-04 1998-08-11 Advanced Micro Devices, Inc. On-chip primary cache testing circuit and test method
US5911057A (en) 1995-12-19 1999-06-08 Texas Instruments Incorporated Superscalar microprocessor having combined register and memory renaming circuits, systems, and methods
US5699537A (en) 1995-12-22 1997-12-16 Intel Corporation Processor microarchitecture for efficient dynamic scheduling and execution of chains of dependent instructions
US6882177B1 (en) 1996-01-10 2005-04-19 Altera Corporation Tristate structures for programmable logic devices
US5754818A (en) 1996-03-22 1998-05-19 Sun Microsystems, Inc. Architecture and method for sharing TLB entries through process IDS
US5904892A (en) 1996-04-01 1999-05-18 Saint-Gobain/Norton Industrial Ceramics Corp. Tape cast silicon carbide dummy wafer
US5752260A (en) 1996-04-29 1998-05-12 International Business Machines Corporation High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses
US5806085A (en) 1996-05-01 1998-09-08 Sun Microsystems, Inc. Method for non-volatile caching of network and CD-ROM file accesses using a cache directory, pointers, file name conversion, a local hard disk, and separate small database
US5829028A (en) 1996-05-06 1998-10-27 Advanced Micro Devices, Inc. Data cache configured to store data in a use-once manner
US6108769A (en) 1996-05-17 2000-08-22 Advanced Micro Devices, Inc. Dependency table for reducing dependency checking hardware
US5881277A (en) 1996-06-13 1999-03-09 Texas Instruments Incorporated Pipelined microprocessor with branch misprediction cache circuits, systems and methods
US5860146A (en) 1996-06-25 1999-01-12 Sun Microsystems, Inc. Auxiliary translation lookaside buffer for assisting in accessing data in remote address spaces
US5903760A (en) 1996-06-27 1999-05-11 Intel Corporation Method and apparatus for translating a conditional instruction compatible with a first instruction set architecture (ISA) into a conditional instruction compatible with a second ISA
US5974506A (en) 1996-06-28 1999-10-26 Digital Equipment Corporation Enabling mirror, nonmirror and partial mirror cache modes in a dual cache system
US6167490A (en) 1996-09-20 2000-12-26 University Of Washington Using global memory information to manage memory in a computer network
KR19980032776A (ko) 1996-10-16 1998-07-25 가나이 츠토무 데이타 프로세서 및 데이타 처리시스템
KR19990076967A (ko) 1996-11-04 1999-10-25 요트.게.아. 롤페즈 처리 장치 및 메모리내의 명령 판독
US6253316B1 (en) 1996-11-19 2001-06-26 Advanced Micro Devices, Inc. Three state branch history using one bit in a branch prediction mechanism
US5903750A (en) 1996-11-20 1999-05-11 Institute For The Development Of Emerging Architectures, L.L.P. Dynamic branch prediction for branch instructions with multiple targets
US6212542B1 (en) * 1996-12-16 2001-04-03 International Business Machines Corporation Method and system for executing a program within a multiscalar processor by processing linked thread descriptors
US6134634A (en) 1996-12-20 2000-10-17 Texas Instruments Incorporated Method and apparatus for preemptive cache write-back
US5918251A (en) 1996-12-23 1999-06-29 Intel Corporation Method and apparatus for preloading different default address translation attributes
US6016540A (en) 1997-01-08 2000-01-18 Intel Corporation Method and apparatus for scheduling instructions in waves
US5802602A (en) 1997-01-17 1998-09-01 Intel Corporation Method and apparatus for performing reads of related data from a set-associative cache memory
US6088780A (en) 1997-03-31 2000-07-11 Institute For The Development Of Emerging Architecture, L.L.C. Page table walker that uses at least one of a default page size and a page size selected for a virtual address space to position a sliding field in a virtual address
US6075938A (en) 1997-06-10 2000-06-13 The Board Of Trustees Of The Leland Stanford Junior University Virtual machine monitors for scalable multiprocessors
US6073230A (en) 1997-06-11 2000-06-06 Advanced Micro Devices, Inc. Instruction fetch unit configured to provide sequential way prediction for sequential instruction fetches
JPH1124929A (ja) 1997-06-30 1999-01-29 Sony Corp 演算処理装置およびその方法
US6170051B1 (en) 1997-08-01 2001-01-02 Micron Technology, Inc. Apparatus and method for program level parallelism in a VLIW processor
US6128728A (en) 1997-08-01 2000-10-03 Micron Technology, Inc. Virtual shadow registers and virtual register windows
US6101577A (en) 1997-09-15 2000-08-08 Advanced Micro Devices, Inc. Pipelined instruction cache and branch prediction mechanism therefor
US5901294A (en) 1997-09-18 1999-05-04 International Business Machines Corporation Method and system for bus arbitration in a multiprocessor system utilizing simultaneous variable-width bus access
US6185660B1 (en) 1997-09-23 2001-02-06 Hewlett-Packard Company Pending access queue for providing data to a target register during an intermediate pipeline phase after a computer cache miss
US5905509A (en) 1997-09-30 1999-05-18 Compaq Computer Corp. Accelerated Graphics Port two level Gart cache having distributed first level caches
US6226732B1 (en) 1997-10-02 2001-05-01 Hitachi Micro Systems, Inc. Memory system architecture
US5922065A (en) 1997-10-13 1999-07-13 Institute For The Development Of Emerging Architectures, L.L.C. Processor utilizing a template field for encoding instruction sequences in a wide-word format
US6178482B1 (en) 1997-11-03 2001-01-23 Brecis Communications Virtual register sets
US6021484A (en) 1997-11-14 2000-02-01 Samsung Electronics Co., Ltd. Dual instruction set architecture
US6256728B1 (en) 1997-11-17 2001-07-03 Advanced Micro Devices, Inc. Processor configured to selectively cancel instructions from its pipeline responsive to a predicted-taken short forward branch instruction
US6260131B1 (en) 1997-11-18 2001-07-10 Intrinsity, Inc. Method and apparatus for TLB memory ordering
US6016533A (en) 1997-12-16 2000-01-18 Advanced Micro Devices, Inc. Way prediction logic for cache array
US6219776B1 (en) 1998-03-10 2001-04-17 Billions Of Operations Per Second Merged array controller and processing element
US6609189B1 (en) 1998-03-12 2003-08-19 Yale University Cycle segmented prefix circuits
JP3657424B2 (ja) 1998-03-20 2005-06-08 松下電器産業株式会社 番組情報を放送するセンター装置と端末装置
US6216215B1 (en) 1998-04-02 2001-04-10 Intel Corporation Method and apparatus for senior loads
US6157998A (en) 1998-04-03 2000-12-05 Motorola Inc. Method for performing branch prediction and resolution of two or more branch instructions within two or more branch prediction buffers
US6205545B1 (en) 1998-04-30 2001-03-20 Hewlett-Packard Company Method and apparatus for using static branch predictions hints with dynamically translated code traces to improve performance
US6115809A (en) 1998-04-30 2000-09-05 Hewlett-Packard Company Compiling strong and weak branching behavior instruction blocks to separate caches for dynamic and static prediction
US6256727B1 (en) 1998-05-12 2001-07-03 International Business Machines Corporation Method and system for fetching noncontiguous instructions in a single clock cycle
JPH11338710A (ja) 1998-05-28 1999-12-10 Toshiba Corp 複数種の命令セットを持つプロセッサのためのコンパイル方法ならびに装置および同方法がプログラムされ記録される記録媒体
US6272616B1 (en) 1998-06-17 2001-08-07 Agere Systems Guardian Corp. Method and apparatus for executing multiple instruction streams in a digital processor with multiple data paths
US6988183B1 (en) 1998-06-26 2006-01-17 Derek Chi-Lan Wong Methods for increasing instruction-level parallelism in microprocessors and digital system
US6260138B1 (en) 1998-07-17 2001-07-10 Sun Microsystems, Inc. Method and apparatus for branch instruction processing in a processor
US6122656A (en) 1998-07-31 2000-09-19 Advanced Micro Devices, Inc. Processor configured to map logical register numbers to physical register numbers using virtual register numbers
US6272662B1 (en) 1998-08-04 2001-08-07 International Business Machines Corporation Distributed storage system using front-end and back-end locking
JP2000057054A (ja) 1998-08-12 2000-02-25 Fujitsu Ltd 高速アドレス変換システム
US8631066B2 (en) 1998-09-10 2014-01-14 Vmware, Inc. Mechanism for providing virtual machines for use by multiple users
US6339822B1 (en) 1998-10-02 2002-01-15 Advanced Micro Devices, Inc. Using padded instructions in a block-oriented cache
US6332189B1 (en) 1998-10-16 2001-12-18 Intel Corporation Branch prediction architecture
GB9825102D0 (en) 1998-11-16 1999-01-13 Insignia Solutions Plc Computer system
JP3110404B2 (ja) 1998-11-18 2000-11-20 甲府日本電気株式会社 マイクロプロセッサ装置及びそのソフトウェア命令高速化方法並びにその制御プログラムを記録した記録媒体
US6490673B1 (en) 1998-11-27 2002-12-03 Matsushita Electric Industrial Co., Ltd Processor, compiling apparatus, and compile program recorded on a recording medium
US6519682B2 (en) 1998-12-04 2003-02-11 Stmicroelectronics, Inc. Pipelined non-blocking level two cache system with inherent transaction collision-avoidance
US6049501A (en) * 1998-12-14 2000-04-11 Motorola, Inc. Memory data bus architecture and method of configuring multi-wide word memories
US6477562B2 (en) 1998-12-16 2002-11-05 Clearwater Networks, Inc. Prioritized instruction scheduling for multi-streaming processors
US7020879B1 (en) 1998-12-16 2006-03-28 Mips Technologies, Inc. Interrupt and exception handling for multi-streaming digital processors
US6247097B1 (en) 1999-01-22 2001-06-12 International Business Machines Corporation Aligned instruction cache handling of instruction fetches across multiple predicted branch instructions
US6321298B1 (en) 1999-01-25 2001-11-20 International Business Machines Corporation Full cache coherency across multiple raid controllers
JP3842474B2 (ja) 1999-02-02 2006-11-08 株式会社ルネサステクノロジ データ処理装置
US6327650B1 (en) 1999-02-12 2001-12-04 Vsli Technology, Inc. Pipelined multiprocessing with upstream processor concurrently writing to local register and to register of downstream processor
US6668316B1 (en) 1999-02-17 2003-12-23 Elbrus International Limited Method and apparatus for conflict-free execution of integer and floating-point operations with a common register file
US6732220B2 (en) 1999-02-17 2004-05-04 Elbrus International Method for emulating hardware features of a foreign architecture in a host operating system environment
US6418530B2 (en) 1999-02-18 2002-07-09 Hewlett-Packard Company Hardware/software system for instruction profiling and trace selection using branch history information for branch predictions
US6437789B1 (en) 1999-02-19 2002-08-20 Evans & Sutherland Computer Corporation Multi-level cache controller
US6212613B1 (en) 1999-03-22 2001-04-03 Cisco Technology, Inc. Methods and apparatus for reusing addresses in a computer
US6529928B1 (en) 1999-03-23 2003-03-04 Silicon Graphics, Inc. Floating-point adder performing floating-point and integer operations
US6449671B1 (en) 1999-06-09 2002-09-10 Ati International Srl Method and apparatus for busing data elements
US6473833B1 (en) * 1999-07-30 2002-10-29 International Business Machines Corporation Integrated cache and directory structure for multi-level caches
US6643770B1 (en) 1999-09-16 2003-11-04 Intel Corporation Branch misprediction recovery using a side memory
US6772325B1 (en) 1999-10-01 2004-08-03 Hitachi, Ltd. Processor architecture and operation for exploiting improved branch control instruction
US6704822B1 (en) 1999-10-01 2004-03-09 Sun Microsystems, Inc. Arbitration protocol for a shared data cache
US6457120B1 (en) 1999-11-01 2002-09-24 International Business Machines Corporation Processor and method including a cache having confirmation bits for improving address predictable branch instruction target predictions
US7107434B2 (en) 1999-12-20 2006-09-12 Board Of Regents, The University Of Texas System, method and apparatus for allocating hardware resources using pseudorandom sequences
AU2597401A (en) 1999-12-22 2001-07-03 Ubicom, Inc. System and method for instruction level multithreading in an embedded processor using zero-time context switching
US6557095B1 (en) 1999-12-27 2003-04-29 Intel Corporation Scheduling operations using a dependency matrix
US6542984B1 (en) 2000-01-03 2003-04-01 Advanced Micro Devices, Inc. Scheduler capable of issuing and reissuing dependency chains
KR100747128B1 (ko) 2000-01-03 2007-08-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 발행 후에 명령의 비투기적 성질을 발견하고 상기 명령을 재발행하는 스케줄러
US6594755B1 (en) 2000-01-04 2003-07-15 National Semiconductor Corporation System and method for interleaved execution of multiple independent threads
US6728872B1 (en) 2000-02-04 2004-04-27 International Business Machines Corporation Method and apparatus for verifying that instructions are pipelined in correct architectural sequence
GB0002848D0 (en) 2000-02-08 2000-03-29 Siroyan Limited Communicating instruction results in processors and compiling methods for processors
GB2365661A (en) 2000-03-10 2002-02-20 British Telecomm Allocating switch requests within a packet switch
US6615340B1 (en) 2000-03-22 2003-09-02 Wilmot, Ii Richard Byron Extended operand management indicator structure and method
US6604187B1 (en) 2000-06-19 2003-08-05 Advanced Micro Devices, Inc. Providing global translations with address space numbers
US6557083B1 (en) 2000-06-30 2003-04-29 Intel Corporation Memory system for multiple data types
US6704860B1 (en) 2000-07-26 2004-03-09 International Business Machines Corporation Data processing system and method for fetching instruction blocks in response to a detected block sequence
US7206925B1 (en) 2000-08-18 2007-04-17 Sun Microsystems, Inc. Backing Register File for processors
US6728866B1 (en) 2000-08-31 2004-04-27 International Business Machines Corporation Partitioned issue queue and allocation strategy
US6721874B1 (en) 2000-10-12 2004-04-13 International Business Machines Corporation Method and system for dynamically shared completion table supporting multiple threads in a processing system
US7757065B1 (en) 2000-11-09 2010-07-13 Intel Corporation Instruction segment recording scheme
US6907600B2 (en) 2000-12-27 2005-06-14 Intel Corporation Virtual translation lookaside buffer
US6647466B2 (en) 2001-01-25 2003-11-11 Hewlett-Packard Development Company, L.P. Method and apparatus for adaptively bypassing one or more levels of a cache hierarchy
FR2820921A1 (fr) 2001-02-14 2002-08-16 Canon Kk Dispositif et procede de transmission dans un commutateur
US6985951B2 (en) 2001-03-08 2006-01-10 International Business Machines Corporation Inter-partition message passing method, system and program product for managing workload in a partitioned processing environment
US6950927B1 (en) 2001-04-13 2005-09-27 The United States Of America As Represented By The Secretary Of The Navy System and method for instruction-level parallelism in a programmable multiple network processor environment
US7200740B2 (en) 2001-05-04 2007-04-03 Ip-First, Llc Apparatus and method for speculatively performing a return instruction in a microprocessor
US6658549B2 (en) 2001-05-22 2003-12-02 Hewlett-Packard Development Company, Lp. Method and system allowing a single entity to manage memory comprising compressed and uncompressed data
US6985591B2 (en) 2001-06-29 2006-01-10 Intel Corporation Method and apparatus for distributing keys for decrypting and re-encrypting publicly distributed media
US7024545B1 (en) 2001-07-24 2006-04-04 Advanced Micro Devices, Inc. Hybrid branch prediction device with two levels of branch prediction cache
US6954846B2 (en) 2001-08-07 2005-10-11 Sun Microsystems, Inc. Microprocessor and method for giving each thread exclusive access to one register file in a multi-threading mode and for giving an active thread access to multiple register files in a single thread mode
US6718440B2 (en) 2001-09-28 2004-04-06 Intel Corporation Memory access latency hiding with hint buffer
US7150021B1 (en) 2001-10-12 2006-12-12 Palau Acquisition Corporation (Delaware) Method and system to allocate resources within an interconnect device according to a resource allocation table
US7117347B2 (en) 2001-10-23 2006-10-03 Ip-First, Llc Processor including fallback branch prediction mechanism for far jump and far call instructions
US7272832B2 (en) 2001-10-25 2007-09-18 Hewlett-Packard Development Company, L.P. Method of protecting user process data in a secure platform inaccessible to the operating system and other tasks on top of the secure platform
US6964043B2 (en) 2001-10-30 2005-11-08 Intel Corporation Method, apparatus, and system to optimize frequently executed code and to use compiler transformation and hardware support to handle infrequently executed code
GB2381886B (en) 2001-11-07 2004-06-23 Sun Microsystems Inc Computer system with virtual memory and paging mechanism
US7092869B2 (en) 2001-11-14 2006-08-15 Ronald Hilton Memory address prediction under emulation
US7080169B2 (en) * 2001-12-11 2006-07-18 Emulex Design & Manufacturing Corporation Receiving data from interleaved multiple concurrent transactions in a FIFO memory having programmable buffer zones
US7363467B2 (en) 2002-01-03 2008-04-22 Intel Corporation Dependence-chain processing using trace descriptors having dependency descriptors
US6640333B2 (en) 2002-01-10 2003-10-28 Lsi Logic Corporation Architecture for a sea of platforms
US7055021B2 (en) 2002-02-05 2006-05-30 Sun Microsystems, Inc. Out-of-order processor that reduces mis-speculation using a replay scoreboard
US7331040B2 (en) 2002-02-06 2008-02-12 Transitive Limted Condition code flag emulation for program code conversion
US6839816B2 (en) 2002-02-26 2005-01-04 International Business Machines Corporation Shared cache line update mechanism
US6731292B2 (en) 2002-03-06 2004-05-04 Sun Microsystems, Inc. System and method for controlling a number of outstanding data transactions within an integrated circuit
JP3719509B2 (ja) 2002-04-01 2005-11-24 株式会社ソニー・コンピュータエンタテインメント シリアル演算パイプライン、演算装置、算術論理演算回路およびシリアル演算パイプラインによる演算方法
US7565509B2 (en) 2002-04-17 2009-07-21 Microsoft Corporation Using limits on address translation to control access to an addressable entity
US6920530B2 (en) 2002-04-23 2005-07-19 Sun Microsystems, Inc. Scheme for reordering instructions via an instruction caching mechanism
US7113488B2 (en) 2002-04-24 2006-09-26 International Business Machines Corporation Reconfigurable circular bus
US7281055B2 (en) 2002-05-28 2007-10-09 Newisys, Inc. Routing mechanisms in systems having multiple multi-processor clusters
US7117346B2 (en) 2002-05-31 2006-10-03 Freescale Semiconductor, Inc. Data processing system having multiple register contexts and method therefor
US6938151B2 (en) 2002-06-04 2005-08-30 International Business Machines Corporation Hybrid branch prediction using a global selection counter and a prediction method comparison table
US8024735B2 (en) 2002-06-14 2011-09-20 Intel Corporation Method and apparatus for ensuring fairness and forward progress when executing multiple threads of execution
JP3845043B2 (ja) 2002-06-28 2006-11-15 富士通株式会社 命令フェッチ制御装置
JP3982353B2 (ja) 2002-07-12 2007-09-26 日本電気株式会社 フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム
US6944744B2 (en) 2002-08-27 2005-09-13 Advanced Micro Devices, Inc. Apparatus and method for independently schedulable functional units with issue lock mechanism in a processor
US7546422B2 (en) 2002-08-28 2009-06-09 Intel Corporation Method and apparatus for the synchronization of distributed caches
US6950925B1 (en) 2002-08-28 2005-09-27 Advanced Micro Devices, Inc. Scheduler for use in a microprocessor that supports data-speculative execution
US6895491B2 (en) 2002-09-26 2005-05-17 Hewlett-Packard Development Company, L.P. Memory addressing for a virtual machine implementation on a computer processor supporting virtual hash-page-table searching
US7334086B2 (en) 2002-10-08 2008-02-19 Rmi Corporation Advanced processor with system on a chip interconnect technology
US7213248B2 (en) 2002-10-10 2007-05-01 International Business Machines Corporation High speed promotion mechanism suitable for lock acquisition in a multiprocessor data processing system
US6829698B2 (en) 2002-10-10 2004-12-07 International Business Machines Corporation Method, apparatus and system for acquiring a global promotion facility utilizing a data-less transaction
US7222218B2 (en) 2002-10-22 2007-05-22 Sun Microsystems, Inc. System and method for goal-based scheduling of blocks of code for concurrent execution
US20040103251A1 (en) 2002-11-26 2004-05-27 Mitchell Alsup Microprocessor including a first level cache and a second level cache having different cache line sizes
KR20050084121A (ko) 2002-12-04 2005-08-26 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 회로 장치, 전력 소모 제어 방법, 프로그램 저장 매체 및신호 지속 매체
US6981083B2 (en) 2002-12-05 2005-12-27 International Business Machines Corporation Processor virtualization mechanism via an enhanced restoration of hard architected states
US7073042B2 (en) 2002-12-12 2006-07-04 Intel Corporation Reclaiming existing fields in address translation data structures to extend control over memory accesses
US20040117594A1 (en) 2002-12-13 2004-06-17 Vanderspek Julius Memory management method
US20040122887A1 (en) 2002-12-20 2004-06-24 Macy William W. Efficient multiplication of small matrices using SIMD registers
US7191349B2 (en) 2002-12-26 2007-03-13 Intel Corporation Mechanism for processor power state aware distribution of lowest priority interrupt
US6925421B2 (en) 2003-01-09 2005-08-02 International Business Machines Corporation Method, system, and computer program product for estimating the number of consumers that place a load on an individual resource in a pool of physically distributed resources
US20040139441A1 (en) 2003-01-09 2004-07-15 Kabushiki Kaisha Toshiba Processor, arithmetic operation processing method, and priority determination method
US7178010B2 (en) 2003-01-16 2007-02-13 Ip-First, Llc Method and apparatus for correcting an internal call/return stack in a microprocessor that detects from multiple pipeline stages incorrect speculative update of the call/return stack
US7089374B2 (en) 2003-02-13 2006-08-08 Sun Microsystems, Inc. Selectively unmarking load-marked cache lines during transactional program execution
US7278030B1 (en) 2003-03-03 2007-10-02 Vmware, Inc. Virtualization system for computers having multiple protection mechanisms
US6912644B1 (en) 2003-03-06 2005-06-28 Intel Corporation Method and apparatus to steer memory access operations in a virtual memory system
US7111145B1 (en) 2003-03-25 2006-09-19 Vmware, Inc. TLB miss fault handler and method for accessing multiple page tables
US7143273B2 (en) 2003-03-31 2006-11-28 Intel Corporation Method and apparatus for dynamic branch prediction utilizing multiple stew algorithms for indexing a global history
CN1214666C (zh) 2003-04-07 2005-08-10 华为技术有限公司 位置业务中限制位置信息请求流量的方法
US7058764B2 (en) 2003-04-14 2006-06-06 Hewlett-Packard Development Company, L.P. Method of adaptive cache partitioning to increase host I/O performance
EP1471421A1 (en) 2003-04-24 2004-10-27 STMicroelectronics Limited Speculative load instruction control
US7469407B2 (en) 2003-04-24 2008-12-23 International Business Machines Corporation Method for resource balancing using dispatch flush in a simultaneous multithread processor
US7290261B2 (en) 2003-04-24 2007-10-30 International Business Machines Corporation Method and logical apparatus for rename register reallocation in a simultaneous multi-threaded (SMT) processor
US7139855B2 (en) 2003-04-24 2006-11-21 International Business Machines Corporation High performance synchronization of resource allocation in a logically-partitioned system
US7055003B2 (en) 2003-04-25 2006-05-30 International Business Machines Corporation Data cache scrub mechanism for large L2/L3 data cache structures
US7007108B2 (en) 2003-04-30 2006-02-28 Lsi Logic Corporation System method for use of hardware semaphores for resource release notification wherein messages comprises read-modify-write operation and address
US7861062B2 (en) 2003-06-25 2010-12-28 Koninklijke Philips Electronics N.V. Data processing device with instruction controlled clock speed
JP2005032018A (ja) 2003-07-04 2005-02-03 Semiconductor Energy Lab Co Ltd 遺伝的アルゴリズムを用いたマイクロプロセッサ
US7149872B2 (en) 2003-07-10 2006-12-12 Transmeta Corporation System and method for identifying TLB entries associated with a physical address of a specified range
US7089398B2 (en) 2003-07-31 2006-08-08 Silicon Graphics, Inc. Address translation using a page size tag
US8296771B2 (en) 2003-08-18 2012-10-23 Cray Inc. System and method for mapping between resource consumers and resource providers in a computing system
US7133950B2 (en) 2003-08-19 2006-11-07 Sun Microsystems, Inc. Request arbitration in multi-core processor
US7849297B2 (en) 2003-08-28 2010-12-07 Mips Technologies, Inc. Software emulation of directed exceptions in a multithreading processor
US9032404B2 (en) 2003-08-28 2015-05-12 Mips Technologies, Inc. Preemptive multitasking employing software emulation of directed exceptions in a multithreading processor
US7594089B2 (en) * 2003-08-28 2009-09-22 Mips Technologies, Inc. Smart memory based synchronization controller for a multi-threaded multiprocessor SoC
JP4740851B2 (ja) 2003-08-28 2011-08-03 ミップス テクノロジーズ インコーポレイテッド 仮想プロセッサリソースの動的構成のための機構体
US7111126B2 (en) 2003-09-24 2006-09-19 Arm Limited Apparatus and method for loading data values
JP4057989B2 (ja) 2003-09-26 2008-03-05 株式会社東芝 スケジューリング方法および情報処理システム
US7373637B2 (en) 2003-09-30 2008-05-13 International Business Machines Corporation Method and apparatus for counting instruction and memory location ranges
US7047322B1 (en) 2003-09-30 2006-05-16 Unisys Corporation System and method for performing conflict resolution and flow control in a multiprocessor system
FR2860313B1 (fr) 2003-09-30 2005-11-04 Commissariat Energie Atomique Composant a architecture reconfigurable dynamiquement
TWI281121B (en) 2003-10-06 2007-05-11 Ip First Llc Apparatus and method for selectively overriding return stack prediction in response to detection of non-standard return sequence
US7395372B2 (en) 2003-11-14 2008-07-01 International Business Machines Corporation Method and system for providing cache set selection which is power optimized
US7243170B2 (en) 2003-11-24 2007-07-10 International Business Machines Corporation Method and circuit for reading and writing an instruction buffer
US20050120191A1 (en) 2003-12-02 2005-06-02 Intel Corporation (A Delaware Corporation) Checkpoint-based register reclamation
US20050132145A1 (en) 2003-12-15 2005-06-16 Finisar Corporation Contingent processor time division multiple access of memory in a multi-processor system to allow supplemental memory consumer access
US7310722B2 (en) 2003-12-18 2007-12-18 Nvidia Corporation Across-thread out of order instruction dispatch in a multithreaded graphics processor
US7293164B2 (en) 2004-01-14 2007-11-06 International Business Machines Corporation Autonomic method and apparatus for counting branch instructions to generate branch statistics meant to improve branch predictions
US20050204118A1 (en) 2004-02-27 2005-09-15 National Chiao Tung University Method for inter-cluster communication that employs register permutation
US20050216920A1 (en) * 2004-03-24 2005-09-29 Vijay Tewari Use of a virtual machine to emulate a hardware device
US7386679B2 (en) * 2004-04-15 2008-06-10 International Business Machines Corporation System, method and storage medium for memory management
US7383427B2 (en) 2004-04-22 2008-06-03 Sony Computer Entertainment Inc. Multi-scalar extension for SIMD instruction set processors
US20050251649A1 (en) 2004-04-23 2005-11-10 Sony Computer Entertainment Inc. Methods and apparatus for address map optimization on a multi-scalar extension
US7418582B1 (en) 2004-05-13 2008-08-26 Sun Microsystems, Inc. Versatile register file design for a multi-threaded processor utilizing different modes and register windows
US7478198B2 (en) 2004-05-24 2009-01-13 Intel Corporation Multithreaded clustered microarchitecture with dynamic back-end assignment
US7594234B1 (en) 2004-06-04 2009-09-22 Sun Microsystems, Inc. Adaptive spin-then-block mutual exclusion in multi-threaded processing
US7284092B2 (en) 2004-06-24 2007-10-16 International Business Machines Corporation Digital data processing apparatus having multi-level register file
US20050289530A1 (en) 2004-06-29 2005-12-29 Robison Arch D Scheduling of instructions in program compilation
EP1628235A1 (en) 2004-07-01 2006-02-22 Texas Instruments Incorporated Method and system of ensuring integrity of a secure mode entry sequence
US8044951B1 (en) 2004-07-02 2011-10-25 Nvidia Corporation Integer-based functionality in a graphics shading language
US7339592B2 (en) 2004-07-13 2008-03-04 Nvidia Corporation Simulating multiported memories using lower port count memories
US7398347B1 (en) 2004-07-14 2008-07-08 Altera Corporation Methods and apparatus for dynamic instruction controlled reconfigurable register file
EP1619593A1 (en) 2004-07-22 2006-01-25 Sap Ag Computer-Implemented method and system for performing a product availability check
JP4064380B2 (ja) 2004-07-29 2008-03-19 富士通株式会社 演算処理装置およびその制御方法
US8443171B2 (en) 2004-07-30 2013-05-14 Hewlett-Packard Development Company, L.P. Run-time updating of prediction hint instructions
US7213106B1 (en) 2004-08-09 2007-05-01 Sun Microsystems, Inc. Conservative shadow cache support in a point-to-point connected multiprocessing node
US7318143B2 (en) 2004-10-20 2008-01-08 Arm Limited Reuseable configuration data
US20090150890A1 (en) 2007-12-10 2009-06-11 Yourst Matt T Strand-based computing hardware and dynamically optimizing strandware for a high performance microprocessor system
US7707578B1 (en) 2004-12-16 2010-04-27 Vmware, Inc. Mechanism for scheduling execution of threads for fair resource allocation in a multi-threaded and/or multi-core processing system
US7257695B2 (en) 2004-12-28 2007-08-14 Intel Corporation Register file regions for a processing system
US7996644B2 (en) 2004-12-29 2011-08-09 Intel Corporation Fair sharing of a cache in a multi-core/multi-threaded processor by dynamically partitioning of the cache
US8719819B2 (en) 2005-06-30 2014-05-06 Intel Corporation Mechanism for instruction set based thread execution on a plurality of instruction sequencers
US7050922B1 (en) 2005-01-14 2006-05-23 Agilent Technologies, Inc. Method for optimizing test order, and machine-readable media storing sequences of instructions to perform same
US7681014B2 (en) 2005-02-04 2010-03-16 Mips Technologies, Inc. Multithreading instruction scheduler employing thread group priorities
US7657891B2 (en) 2005-02-04 2010-02-02 Mips Technologies, Inc. Multithreading microprocessor with optimized thread scheduler for increasing pipeline utilization efficiency
EP1849095B1 (en) 2005-02-07 2013-01-02 Richter, Thomas Low latency massive parallel data processing device
US7400548B2 (en) 2005-02-09 2008-07-15 International Business Machines Corporation Method for providing multiple reads/writes using a 2read/2write register file array
US7343476B2 (en) 2005-02-10 2008-03-11 International Business Machines Corporation Intelligent SMT thread hang detect taking into account shared resource contention/blocking
US7152155B2 (en) 2005-02-18 2006-12-19 Qualcomm Incorporated System and method of correcting a branch misprediction
US20060200655A1 (en) 2005-03-04 2006-09-07 Smith Rodney W Forward looking branch target address caching
US8195922B2 (en) 2005-03-18 2012-06-05 Marvell World Trade, Ltd. System for dynamically allocating processing time to multiple threads
US8522253B1 (en) 2005-03-31 2013-08-27 Guillermo Rozas Hardware support for virtual machine and operating system context switching in translation lookaside buffers and virtually tagged caches
US7313775B2 (en) 2005-04-06 2007-12-25 Lsi Corporation Integrated circuit with relocatable processor hardmac
US20060230243A1 (en) 2005-04-06 2006-10-12 Robert Cochran Cascaded snapshots
US8230423B2 (en) 2005-04-07 2012-07-24 International Business Machines Corporation Multithreaded processor architecture with operational latency hiding
US20060230409A1 (en) 2005-04-07 2006-10-12 Matteo Frigo Multithreaded processor architecture with implicit granularity adaptation
US7447869B2 (en) * 2005-04-07 2008-11-04 Ati Technologies, Inc. Method and apparatus for fragment processing in a virtual memory system
US20060230253A1 (en) 2005-04-11 2006-10-12 Lucian Codrescu Unified non-partitioned register files for a digital signal processor operating in an interleaved multi-threaded environment
US20060236074A1 (en) 2005-04-14 2006-10-19 Arm Limited Indicating storage locations within caches
US7461237B2 (en) 2005-04-20 2008-12-02 Sun Microsystems, Inc. Method and apparatus for suppressing duplicative prefetches for branch target cache lines
US8713286B2 (en) 2005-04-26 2014-04-29 Qualcomm Incorporated Register files for a digital signal processor operating in an interleaved multi-threaded environment
US7861055B2 (en) 2005-06-07 2010-12-28 Broadcom Corporation Method and system for on-chip configurable data ram for fast memory and pseudo associative caches
US8010969B2 (en) 2005-06-13 2011-08-30 Intel Corporation Mechanism for monitoring instruction set based thread execution on a plurality of instruction sequencers
US7765350B2 (en) 2005-09-14 2010-07-27 Koninklijke Philips Electronics N.V. Method and system for bus arbitration
US7562271B2 (en) * 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7350056B2 (en) 2005-09-27 2008-03-25 International Business Machines Corporation Method and apparatus for issuing instructions from an issue queue in an information handling system
US7546420B1 (en) 2005-09-28 2009-06-09 Sun Microsystems, Inc. Efficient trace cache management during self-modifying code processing
US7231106B2 (en) 2005-09-30 2007-06-12 Lucent Technologies Inc. Apparatus for directing an optical signal from an input fiber to an output fiber within a high index host
US7681019B1 (en) 2005-11-18 2010-03-16 Sun Microsystems, Inc. Executing functions determined via a collection of operations from translated instructions
US7861060B1 (en) 2005-12-15 2010-12-28 Nvidia Corporation Parallel data processing systems and methods using cooperative thread arrays and thread identifier values to determine processing behavior
US7634637B1 (en) 2005-12-16 2009-12-15 Nvidia Corporation Execution of parallel groups of threads with per-instruction serialization
US7770161B2 (en) * 2005-12-28 2010-08-03 International Business Machines Corporation Post-register allocation profile directed instruction scheduling
US8423682B2 (en) 2005-12-30 2013-04-16 Intel Corporation Address space emulation
GB2435362B (en) 2006-02-20 2008-11-26 Cramer Systems Ltd Method of configuring devices in a telecommunications network
WO2007097019A1 (ja) 2006-02-27 2007-08-30 Fujitsu Limited キャッシュ制御装置およびキャッシュ制御方法
CN103646009B (zh) * 2006-04-12 2016-08-17 索夫特机械公司 对载明并行和依赖运算的指令矩阵进行处理的装置和方法
US7610571B2 (en) 2006-04-14 2009-10-27 Cadence Design Systems, Inc. Method and system for simulating state retention of an RTL design
US7577820B1 (en) 2006-04-14 2009-08-18 Tilera Corporation Managing data in a parallel processing environment
CN100485636C (zh) 2006-04-24 2009-05-06 华为技术有限公司 一种基于模型驱动进行电信级业务开发的调试方法及装置
US7804076B2 (en) 2006-05-10 2010-09-28 Taiwan Semiconductor Manufacturing Co., Ltd Insulator for high current ion implanters
US8145882B1 (en) 2006-05-25 2012-03-27 Mips Technologies, Inc. Apparatus and method for processing template based user defined instructions
US20080126771A1 (en) 2006-07-25 2008-05-29 Lei Chen Branch Target Extension for an Instruction Cache
CN100495324C (zh) 2006-07-27 2009-06-03 中国科学院计算技术研究所 复杂指令集体系结构中的深度优先异常处理方法
US7904704B2 (en) 2006-08-14 2011-03-08 Marvell World Trade Ltd. Instruction dispatching method and apparatus
US8046775B2 (en) 2006-08-14 2011-10-25 Marvell World Trade Ltd. Event-based bandwidth allocation mode switching method and apparatus
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7594060B2 (en) 2006-08-23 2009-09-22 Sun Microsystems, Inc. Data buffer allocation in a non-blocking data services platform using input/output switching fabric
US7752474B2 (en) 2006-09-22 2010-07-06 Apple Inc. L1 cache flush when processor is entering low power mode
US7716460B2 (en) 2006-09-29 2010-05-11 Qualcomm Incorporated Effective use of a BHT in processor having variable length instruction set execution modes
US7774549B2 (en) 2006-10-11 2010-08-10 Mips Technologies, Inc. Horizontally-shared cache victims in multiple core processors
TWI337495B (en) 2006-10-26 2011-02-11 Au Optronics Corp System and method for operation scheduling
US7680988B1 (en) 2006-10-30 2010-03-16 Nvidia Corporation Single interconnect providing read and write access to a memory shared by concurrent threads
US7493475B2 (en) 2006-11-15 2009-02-17 Stmicroelectronics, Inc. Instruction vector-mode processing in multi-lane processor by multiplex switch replicating instruction in one lane to select others along with updated operand address
US7934179B2 (en) 2006-11-20 2011-04-26 Et International, Inc. Systems and methods for logic verification
US20080235500A1 (en) 2006-11-21 2008-09-25 Davis Gordon T Structure for instruction cache trace formation
JP2008130056A (ja) 2006-11-27 2008-06-05 Renesas Technology Corp 半導体回路
US7783869B2 (en) 2006-12-19 2010-08-24 Arm Limited Accessing branch predictions ahead of instruction fetching
WO2008077088A2 (en) 2006-12-19 2008-06-26 The Board Of Governors For Higher Education, State Of Rhode Island And Providence Plantations System and method for branch misprediction prediction using complementary branch predictors
EP1940028B1 (en) 2006-12-29 2012-02-29 STMicroelectronics Srl Asynchronous interconnection system for 3D inter-chip communication
US8321849B2 (en) 2007-01-26 2012-11-27 Nvidia Corporation Virtual architecture and instruction set for parallel thread computing
TW200833002A (en) 2007-01-31 2008-08-01 Univ Nat Yunlin Sci & Tech Distributed switching circuit having fairness
US20080189501A1 (en) 2007-02-05 2008-08-07 Irish John D Methods and Apparatus for Issuing Commands on a Bus
US7685410B2 (en) 2007-02-13 2010-03-23 Global Foundries Inc. Redirect recovery cache that receives branch misprediction redirects and caches instructions to be dispatched in response to the redirects
US7647483B2 (en) 2007-02-20 2010-01-12 Sony Computer Entertainment Inc. Multi-threaded parallel processor methods and apparatus
JP4980751B2 (ja) 2007-03-02 2012-07-18 富士通セミコンダクター株式会社 データ処理装置、およびメモリのリードアクティブ制御方法。
US8452907B2 (en) 2007-03-27 2013-05-28 Arm Limited Data processing apparatus and method for arbitrating access to a shared resource
US20080250227A1 (en) 2007-04-04 2008-10-09 Linderman Michael D General Purpose Multiprocessor Programming Apparatus And Method
US7716183B2 (en) 2007-04-11 2010-05-11 Dot Hill Systems Corporation Snapshot preserved data cloning
US7941791B2 (en) 2007-04-13 2011-05-10 Perry Wang Programming environment for heterogeneous processor resource integration
US7769955B2 (en) 2007-04-27 2010-08-03 Arm Limited Multiple thread instruction fetch from different cache levels
US7711935B2 (en) 2007-04-30 2010-05-04 Netlogic Microsystems, Inc. Universal branch identifier for invalidation of speculative instructions
US8555039B2 (en) 2007-05-03 2013-10-08 Qualcomm Incorporated System and method for using a local condition code register for accelerating conditional instruction execution in a pipeline processor
US8219996B1 (en) 2007-05-09 2012-07-10 Hewlett-Packard Development Company, L.P. Computer processor with fairness monitor
US9292436B2 (en) 2007-06-25 2016-03-22 Sonics, Inc. Various methods and apparatus to support transactions whose data address sequence within that transaction crosses an interleaved channel address boundary
CN101344840B (zh) 2007-07-10 2011-08-31 苏州简约纳电子有限公司 一种微处理器及在微处理器中执行指令的方法
US7937568B2 (en) 2007-07-11 2011-05-03 International Business Machines Corporation Adaptive execution cycle control method for enhanced instruction throughput
US20090025004A1 (en) 2007-07-16 2009-01-22 Microsoft Corporation Scheduling by Growing and Shrinking Resource Allocation
US8433851B2 (en) * 2007-08-16 2013-04-30 International Business Machines Corporation Reducing wiring congestion in a cache subsystem utilizing sectored caches with discontiguous addressing
US8108545B2 (en) 2007-08-27 2012-01-31 International Business Machines Corporation Packet coalescing in virtual channels of a data processing system in a multi-tiered full-graph interconnect architecture
US7711929B2 (en) * 2007-08-30 2010-05-04 International Business Machines Corporation Method and system for tracking instruction dependency in an out-of-order processor
US8725991B2 (en) 2007-09-12 2014-05-13 Qualcomm Incorporated Register file system and method for pipelined processing
US8082420B2 (en) 2007-10-24 2011-12-20 International Business Machines Corporation Method and apparatus for executing instructions
US7856530B1 (en) 2007-10-31 2010-12-21 Network Appliance, Inc. System and method for implementing a dynamic cache for a data storage system
CN100478918C (zh) * 2007-10-31 2009-04-15 中国人民解放军国防科学技术大学 微处理器中分段高速缓存的设计方法及分段高速缓存
US7877559B2 (en) 2007-11-26 2011-01-25 Globalfoundries Inc. Mechanism to accelerate removal of store operations from a queue
US8245232B2 (en) 2007-11-27 2012-08-14 Microsoft Corporation Software-configurable and stall-time fair memory access scheduling mechanism for shared memory systems
US8145844B2 (en) 2007-12-13 2012-03-27 Arm Limited Memory controller with write data cache and read data cache
US7870371B2 (en) 2007-12-17 2011-01-11 Microsoft Corporation Target-frequency based indirect jump prediction for high-performance processors
US7831813B2 (en) 2007-12-17 2010-11-09 Globalfoundries Inc. Uses of known good code for implementing processor architectural modifications
US20090165007A1 (en) 2007-12-19 2009-06-25 Microsoft Corporation Task-level thread scheduling and resource allocation
US8782384B2 (en) 2007-12-20 2014-07-15 Advanced Micro Devices, Inc. Branch history with polymorphic indirect branch information
US7917699B2 (en) 2007-12-21 2011-03-29 Mips Technologies, Inc. Apparatus and method for controlling the exclusivity mode of a level-two cache
US8645965B2 (en) 2007-12-31 2014-02-04 Intel Corporation Supporting metered clients with manycore through time-limited partitioning
US9244855B2 (en) 2007-12-31 2016-01-26 Intel Corporation Method, system, and apparatus for page sizing extension
US7877582B2 (en) 2008-01-31 2011-01-25 International Business Machines Corporation Multi-addressable register file
WO2009101563A1 (en) 2008-02-11 2009-08-20 Nxp B.V. Multiprocessing implementing a plurality of virtual processors
US7987343B2 (en) 2008-03-19 2011-07-26 International Business Machines Corporation Processor and method for synchronous load multiple fetching sequence and pipeline stage result tracking to facilitate early address generation interlock bypass
US9513905B2 (en) 2008-03-28 2016-12-06 Intel Corporation Vector instructions to enable efficient synchronization and parallel reduction operations
US8120608B2 (en) 2008-04-04 2012-02-21 Via Technologies, Inc. Constant buffering for a computational core of a programmable graphics processing unit
TWI364703B (en) 2008-05-26 2012-05-21 Faraday Tech Corp Processor and early execution method of data load thereof
US8145880B1 (en) 2008-07-07 2012-03-27 Ovics Matrix processor data switch routing systems and methods
WO2010004474A2 (en) 2008-07-10 2010-01-14 Rocketic Technologies Ltd Efficient parallel computation of dependency problems
JP2010039536A (ja) * 2008-07-31 2010-02-18 Panasonic Corp プログラム変換装置、プログラム変換方法およびプログラム変換プログラム
US8316435B1 (en) 2008-08-14 2012-11-20 Juniper Networks, Inc. Routing device having integrated MPLS-aware firewall with virtual security system support
US8135942B2 (en) 2008-08-28 2012-03-13 International Business Machines Corpration System and method for double-issue instructions using a dependency matrix and a side issue queue
US7769984B2 (en) 2008-09-11 2010-08-03 International Business Machines Corporation Dual-issuance of microprocessor instructions using dual dependency matrices
US8225048B2 (en) 2008-10-01 2012-07-17 Hewlett-Packard Development Company, L.P. Systems and methods for resource access
US9244732B2 (en) 2009-08-28 2016-01-26 Vmware, Inc. Compensating threads for microarchitectural resource contentions by prioritizing scheduling and execution
US7941616B2 (en) 2008-10-21 2011-05-10 Microsoft Corporation System to reduce interference in concurrent programs
US8423749B2 (en) 2008-10-22 2013-04-16 International Business Machines Corporation Sequential processing in network on chip nodes by threads generating message containing payload and pointer for nanokernel to access algorithm to be executed on payload in another node
GB2464703A (en) 2008-10-22 2010-04-28 Advanced Risc Mach Ltd An array of interconnected processors executing a cycle-based program
WO2010049585A1 (en) 2008-10-30 2010-05-06 Nokia Corporation Method and apparatus for interleaving a data block
US8032678B2 (en) 2008-11-05 2011-10-04 Mediatek Inc. Shared resource arbitration
US7848129B1 (en) 2008-11-20 2010-12-07 Netlogic Microsystems, Inc. Dynamically partitioned CAM array
US8868838B1 (en) 2008-11-21 2014-10-21 Nvidia Corporation Multi-class data cache policies
US8171223B2 (en) 2008-12-03 2012-05-01 Intel Corporation Method and system to increase concurrency and control replication in a multi-core cache hierarchy
US8200949B1 (en) 2008-12-09 2012-06-12 Nvidia Corporation Policy based allocation of register file cache to threads in multi-threaded processor
US8312268B2 (en) 2008-12-12 2012-11-13 International Business Machines Corporation Virtual machine
US8099586B2 (en) 2008-12-30 2012-01-17 Oracle America, Inc. Branch misprediction recovery mechanism for microprocessors
US20100169578A1 (en) 2008-12-31 2010-07-01 Texas Instruments Incorporated Cache tag memory
US20100205603A1 (en) 2009-02-09 2010-08-12 Unisys Corporation Scheduling and dispatching tasks in an emulated operating system
JP5417879B2 (ja) 2009-02-17 2014-02-19 富士通セミコンダクター株式会社 キャッシュ装置
US8505013B2 (en) 2010-03-12 2013-08-06 Lsi Corporation Reducing data read latency in a network communications processor architecture
US8805788B2 (en) 2009-05-04 2014-08-12 Moka5, Inc. Transactional virtual disk with differential snapshots
US8332854B2 (en) 2009-05-19 2012-12-11 Microsoft Corporation Virtualized thread scheduling for hardware thread optimization based on hardware resource parameter summaries of instruction blocks in execution groups
US8533437B2 (en) 2009-06-01 2013-09-10 Via Technologies, Inc. Guaranteed prefetch instruction
GB2471067B (en) 2009-06-12 2011-11-30 Graeme Roy Smith Shared resource multi-thread array processor
US9122487B2 (en) 2009-06-23 2015-09-01 Oracle America, Inc. System and method for balancing instruction loads between multiple execution units using assignment history
CN101582025B (zh) 2009-06-25 2011-05-25 浙江大学 片上多处理器体系架构下全局寄存器重命名表的实现方法
US8397049B2 (en) 2009-07-13 2013-03-12 Apple Inc. TLB prefetching
US8539486B2 (en) 2009-07-17 2013-09-17 International Business Machines Corporation Transactional block conflict resolution based on the determination of executing threads in parallel or in serial mode
JP5423217B2 (ja) 2009-08-04 2014-02-19 富士通株式会社 演算処理装置、情報処理装置、および演算処理装置の制御方法
US8127078B2 (en) 2009-10-02 2012-02-28 International Business Machines Corporation High performance unaligned cache access
US20110082983A1 (en) 2009-10-06 2011-04-07 Alcatel-Lucent Canada, Inc. Cpu instruction and data cache corruption prevention system
US8695002B2 (en) 2009-10-20 2014-04-08 Lantiq Deutschland Gmbh Multi-threaded processors and multi-processor systems comprising shared resources
US8364933B2 (en) 2009-12-18 2013-01-29 International Business Machines Corporation Software assisted translation lookaside buffer search mechanism
JP2011150397A (ja) 2010-01-19 2011-08-04 Panasonic Corp バス調停装置
KR101699910B1 (ko) 2010-03-04 2017-01-26 삼성전자주식회사 재구성 가능 프로세서 및 그 제어 방법
US20120005462A1 (en) 2010-07-01 2012-01-05 International Business Machines Corporation Hardware Assist for Optimizing Code During Processing
US8312258B2 (en) 2010-07-22 2012-11-13 Intel Corporation Providing platform independent memory logic
US8751745B2 (en) 2010-08-11 2014-06-10 Advanced Micro Devices, Inc. Method for concurrent flush of L1 and L2 caches
CN101916180B (zh) 2010-08-11 2013-05-29 中国科学院计算技术研究所 Risc处理器中执行寄存器类型指令的方法和其系统
US9201801B2 (en) 2010-09-15 2015-12-01 International Business Machines Corporation Computing device with asynchronous auxiliary execution unit
US8856460B2 (en) 2010-09-15 2014-10-07 Oracle International Corporation System and method for zero buffer copying in a middleware environment
EP3156896B1 (en) 2010-09-17 2020-04-08 Soft Machines, Inc. Single cycle multi-branch prediction including shadow cache for early far branch prediction
US20120079212A1 (en) 2010-09-23 2012-03-29 International Business Machines Corporation Architecture for sharing caches among multiple processes
EP2628076B1 (en) 2010-10-12 2017-08-30 Intel Corporation An instruction sequence buffer to store branches having reliably predictable instruction sequences
EP2628072B1 (en) 2010-10-12 2016-10-12 Soft Machines, Inc. An instruction sequence buffer to enhance branch prediction efficiency
US8370553B2 (en) 2010-10-18 2013-02-05 International Business Machines Corporation Formal verification of random priority-based arbiters using property strengthening and underapproximations
US9047178B2 (en) 2010-12-13 2015-06-02 SanDisk Technologies, Inc. Auto-commit memory synchronization
US8677355B2 (en) 2010-12-17 2014-03-18 Microsoft Corporation Virtual machine branching and parallel execution
KR101826121B1 (ko) 2011-03-25 2018-02-06 인텔 코포레이션 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트
KR101638225B1 (ko) 2011-03-25 2016-07-08 소프트 머신즈, 인크. 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 명령어 시퀀스 코드 블록의 실행
KR101620676B1 (ko) 2011-03-25 2016-05-23 소프트 머신즈, 인크. 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트
US20120254592A1 (en) 2011-04-01 2012-10-04 Jesus Corbal San Adrian Systems, apparatuses, and methods for expanding a memory source into a destination register and compressing a source register into a destination memory location
US9740494B2 (en) 2011-04-29 2017-08-22 Arizona Board Of Regents For And On Behalf Of Arizona State University Low complexity out-of-order issue logic using static circuits
US8843690B2 (en) 2011-07-11 2014-09-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory conflicts learning capability
US8930432B2 (en) 2011-08-04 2015-01-06 International Business Machines Corporation Floating point execution unit with fixed point functionality
US20130046934A1 (en) 2011-08-15 2013-02-21 Robert Nychka System caching using heterogenous memories
US8839025B2 (en) 2011-09-30 2014-09-16 Oracle International Corporation Systems and methods for retiring and unretiring cache lines
US20140344554A1 (en) 2011-11-22 2014-11-20 Soft Machines, Inc. Microprocessor accelerated code optimizer and dependency reordering method
KR101832679B1 (ko) 2011-11-22 2018-02-26 소프트 머신즈, 인크. 마이크로프로세서 가속 코드 최적화기
CN104040490B (zh) 2011-11-22 2017-12-15 英特尔公司 用于多引擎微处理器的加速的代码优化器
US8930674B2 (en) 2012-03-07 2015-01-06 Soft Machines, Inc. Systems and methods for accessing a unified translation lookaside buffer
KR20130119285A (ko) 2012-04-23 2013-10-31 한국전자통신연구원 클러스터 컴퓨팅 환경에서의 자원 할당 장치 및 그 방법
US9684601B2 (en) 2012-05-10 2017-06-20 Arm Limited Data processing apparatus having cache and translation lookaside buffer
US9940247B2 (en) 2012-06-26 2018-04-10 Advanced Micro Devices, Inc. Concurrent access to cache dirty bits
US9740612B2 (en) 2012-07-30 2017-08-22 Intel Corporation Systems and methods for maintaining the coherency of a store coalescing cache and a load cache
US9229873B2 (en) 2012-07-30 2016-01-05 Soft Machines, Inc. Systems and methods for supporting a plurality of load and store accesses of a cache
US9710399B2 (en) 2012-07-30 2017-07-18 Intel Corporation Systems and methods for flushing a cache with modified data
US9916253B2 (en) 2012-07-30 2018-03-13 Intel Corporation Method and apparatus for supporting a plurality of load accesses of a cache in a single cycle to maintain throughput
US9430410B2 (en) 2012-07-30 2016-08-30 Soft Machines, Inc. Systems and methods for supporting a plurality of load accesses of a cache in a single cycle
US9678882B2 (en) 2012-10-11 2017-06-13 Intel Corporation Systems and methods for non-blocking implementation of cache flush instructions
US10037228B2 (en) 2012-10-25 2018-07-31 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US9195506B2 (en) 2012-12-21 2015-11-24 International Business Machines Corporation Processor provisioning by a middleware processing system for a plurality of logical processor partitions
CN105190541A (zh) 2013-03-15 2015-12-23 索夫特机械公司 利用具有寄存器视图、源视图、指令视图以及多个注册模板的微处理器体系架构执行指令块的方法
EP2972845B1 (en) 2013-03-15 2021-07-07 Intel Corporation A method for executing multithreaded instructions grouped onto blocks
WO2014150806A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for populating register view data structure by using register template snapshots
WO2014150971A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for dependency broadcasting through a block organized source view data structure
US9886279B2 (en) 2013-03-15 2018-02-06 Intel Corporation Method for populating and instruction view data structure by using register template snapshots
US9904625B2 (en) 2013-03-15 2018-02-27 Intel Corporation Methods, systems and apparatus for predicting the way of a set associative cache
WO2014150991A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for implementing a reduced size register view data structure in a microprocessor
US9632825B2 (en) 2013-03-15 2017-04-25 Intel Corporation Method and apparatus for efficient scheduling for asymmetrical execution units
US9891924B2 (en) 2013-03-15 2018-02-13 Intel Corporation Method for implementing a reduced size register view data structure in a microprocessor
KR102083390B1 (ko) 2013-03-15 2020-03-02 인텔 코포레이션 네이티브 분산된 플래그 아키텍처를 이용하여 게스트 중앙 플래그 아키텍처를 에뮬레이션하는 방법
US10275255B2 (en) 2013-03-15 2019-04-30 Intel Corporation Method for dependency broadcasting through a source organized source view data structure
US9811342B2 (en) 2013-03-15 2017-11-07 Intel Corporation Method for performing dual dispatch of blocks and half blocks
US9569216B2 (en) 2013-03-15 2017-02-14 Soft Machines, Inc. Method for populating a source view data structure by using register template snapshots

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6065105A (en) * 1997-01-08 2000-05-16 Intel Corporation Dependency matrix
WO2008061154A2 (en) * 2006-11-14 2008-05-22 Soft Machines, Inc. Apparatus and method for processing instructions in a multi-threaded architecture using context switching
US20090150647A1 (en) * 2007-12-07 2009-06-11 Eric Oliver Mejdrich Processing Unit Incorporating Vectorizable Execution Unit

Also Published As

Publication number Publication date
US9842005B2 (en) 2017-12-12
EP2689330A2 (en) 2014-01-29
CN103562866A (zh) 2014-02-05
CN103562866B (zh) 2018-03-30
WO2012135041A3 (en) 2012-12-27
US20160210176A1 (en) 2016-07-21
CN108376097A (zh) 2018-08-07
US9934072B2 (en) 2018-04-03
WO2012135041A2 (en) 2012-10-04
EP2689330A4 (en) 2014-08-13
US20120246450A1 (en) 2012-09-27
TW201305820A (zh) 2013-02-01
EP2689330B1 (en) 2022-12-21
CN108376097B (zh) 2022-04-15
TWI518504B (zh) 2016-01-21
KR20140018946A (ko) 2014-02-13

Similar Documents

Publication Publication Date Title
KR101620676B1 (ko) 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 레지스터 파일 세그먼트
KR101636602B1 (ko) 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트
KR101638225B1 (ko) 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 명령어 시퀀스 코드 블록의 실행
US10013391B1 (en) Architecture emulation in a parallel processing environment

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 4