KR19990076967A - 처리 장치 및 메모리내의 명령 판독 - Google Patents

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프레데릭 잔드벨드
마르닉스 클라우디우스 볼트
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

처리 유닛에 대한 명령이 다수의 메모리 뱅크에 기억되며, 연속하는 명령들은 연속하는 다른 메모리 뱅크에 기억된다. 명령의 실행이 개시될 때는 언제든지, 한 명령 사이클 보다 뒤에 실행될 한 명령의 판독이 또한 개시된다. 결과적으로, 다수의 명령이 다른 메모리 뱅크로부터 병행하여 판독되어 진다. 명령의 판독후 및 명령의 실행 개시전에, 명령은 파이프라인을 통과하며, 여기에서 처리 장치는 관련 명령이 브랜치 명령인지를 검출한다. 만일 그렇다면, 처리 유닛은 브랜치 타깃 명령으로부터 다수의 명령을 병행하여 판독을 개시한다. 브랜치가 취해지는 것이 이후 스테이지에서 나타난다면, 상기 다수 명령은 파이프라인에 병행하여 적재된다.

Description

처리 장치 및 메모리내의 명령 판독
이러한 종류의 처리 장치는 국제 특허 출원 번호 WO 93/14457 에 공지되어 있다. 프로그램 실행 동안 연속적인 명령이 실행되도록 메모리로부터 처리 유닛으로 적재된다. 하지만, 현재의 처리 유닛은 일반적으로 명령이 메모리로부터 판독될 수 있는 것보다 빠르게 명령을 실행할 수 있다. 따라서, 특정 단계가 취해지지 않는다면, 메모리는 처리 장치의 전체 속도에 대하여 제한 요소가 된다. 이러한 문제는 "메모리 병목" 이라 한다.
메모리 병목을 피하기 위한 여러 단계들이 당 기술 분야에 공지되어 있다. 실례로, "캐싱" 기술이 알려져 있다. 캐싱은 캐시 방법에 따라 처리 유닛에 의해 실행되도록 예기되는 명령을 절감하는 고속 캐시 메모리를 활용한다. 이러한 캐시 메모리는 값비싼데, 이는 처리 유닛의 명령 사이클 마다 명령을 판독하는데 충분히 빨라야하기 때문이다. 더욱이, 캐싱 기술은 일반적으로 매우 복잡하며, 따라서 상당한 회로 경비를 요구한다.
종래 기술로부터, 단일 명령을 판독하는데 필요한 것보다 많은 메모리를 만드는 것 또한 공지되어 있다. 이러한 것은 다수의 연속하는 명령이 메모리의 한 판독 사이클에서 병행하여 동시될 판독될 수 있다는 것을 의미한다. 이러한 명령은 매우 빠르게 판독될 수 있는 프리페치 버퍼에 기억되며, 이후 이들은 처리 유닛에 연속하여 공급된다. 처리 유닛이 프리페치 버퍼로부터 다수의 명령을 실행하는 동안, 연속적으로 새로운 메모리 판독 사이클이 다음의 다수 명령에 대해 개시된다. N 명령이 메모리로부터 동시에 판독될 때, 최적의 상황으로 메모리의 유효한 속도가 인자 N 만큼 증가되어, 메모리는 처리 장치의 속도와 관련하여 더 이상 제한적 요인이 되지 않게 된다. 이러한 기술은 단지 처리 유닛이 "논리" 시퀀스(처리 유닛에 의한 재조정 없이 판독 유닛에 의해 규정되는 시퀀스를 의미함)의 명령을 실행하는 경우에만 최적의 결과를 제공한다. 이러한 것은 정상적인 경우가 된다. 하지만, 처리 유닛에 의해 실행되는 명령들은 또한 브랜치 명령들을 포함할 수 있으며, 이들 명령은 다른 명령 실행 시퀀스를 발생시킨다. 따라서, 브랜치 명령에 기인하여, 브랜치 버퍼 내용 일부(아웃고잉 브랜치 이후 또는 인커밍 브랜치 이전)가 쓸모없게 된다. 메모리의 이미 개시된 판독 역시 쓸모없게 된다. 이러한 것은 다시 프로세서의 속도를 제한한다.
본 발명은 처리 유닛, 처리 유닛에 대한 명령을 기억하는 메모리, 논리 시퀀스로 메모리로부터 명령을 판독하여 논리 시퀀스로 실행되도록 처리 유닛에 명령을 공급하기 위한 판독 유닛을 포함하는 처리 장치에 관한 것이다.
도 1은 본 발명에 따른 처리 장치의 한 실시예를 도시하는 도면.
도 2는 도 1의 처리 장치 동작의 타이밍도.
도 3은 본 발며에 따른 처리 장치의 다른 실시예를 도시하는 도면.
도 4는 도 3에 도시된 처리 장치 동작의 타이밍도.
본 발명의 목적은 메모리 병목이 보다 적은 경비를 사용하여 제거될 수 있는 처리 장치를 제공하는 것이다.
본 발명에 따른 처리 장치는 메모리가 다수의 독립적으로 어드레스가능한 메모리 뱅크를 구비하고, 논리적으로 연속적인 명령들이 다른 메모리 뱅크에 기억되는 것을 특징으로 하며, 판독 유닛이 병행하여 다른 메모리 뱅크로부터 다수의 명령들을 판독하여, 처리 유닛이 명령을 실행하기 시작하는 매 시간 그 순간에 메모리 뱅크로부터 병행하여 판독되는 명령에 논리적으로 이어지는 명령을 판독하기 시작함으로써 상기 다수의 명령을 재공급하도독 배치되는 것을 특징으로 한다.
각각의 연속적인 명령은 다음의 메모리 뱅크에 기억된다. 이러한 목적을 위하여, 처리 유닛은 적절하게 고정된 길이의 명령 만을 갖는다. 본 발명에 따라, 명령은 파이프라인의 방식으로 검색되며, 통상 다수의 명령은 판독의 다른 스테이지에 있게 된다. 결과적으로, 명령은 하나의 메모리 뱅크를 판독하는데 요구되는 기간 보다 짧은 중간의 기간으로 동일한 버스를 통하여 프로세서에 연속적으로 공급될 수 있다. 하나의 새로운 명령이 실행될 각 명령에 대하여 어드레스되므로, 어드레스되는 명령의 수는 엄격히 필요한 것보다는 많지 않다. 이러한 것은 하나 보다 많은 명령이 동일한 메모리 뱅크로부터 동시에 판독되는 경우 발생하는 메모리 충돌의 위험을 감소시킨다.
본 발명에 따른 처리 장치 실시예의 처리 유닛은 적어도 메모리 뱅크의 어드레싱과 처리 유닛으로 판독된 명령의 적용 사이에 요구되는 기간에 N 개 명령의 연속적인 실행 만을 개시할 수 있으며, 판독 유닛은 다양한 메모리 뱅크로부터 병행하여 N 명령을 판독하도록 배치된다. 따라서, 처리 유닛이 메모리에 의해 속도가 늦어지지 않게 되는 정확히 그 만큼의 명령이 병행하여 판독될 수 있다. 결과적으로, 새롭게 어드레스될 수는 없는, 판독시 인게이지되는 메모리 뱅크의 수는 최소화된다. 따라서, 적어도 N 메모리 뱅크가 바람직하게 된다.
본 발명에 따른 처리 장치 실시예의 처리 유닛은 특히 브랜치 명령을 실행하도록 배치되고, 이후 처리 유닛은 평가될 조건에 대한 만족에 따라 브랜치 타깃 명령 또는 브랜치 명령에 논리적으로 이어지는 명령의 실행을 지속하며, 판독 유닛은 파이프라인 유닛의 브랜치 명령을 검출하기 위하여 메모리로부터의 판독과 처리 유닛에 대한 공급 사이에서 파이프라인 유닛의 명령을 버퍼링하도록 배치되고, 또다른 메모리 뱅크가 브랜치 명령에 논리적으로 이어지는 하나 이상의 명령중 어떠한 명령도 기억하지 못하는 경우 브랜치 명령에 논리적으로 이어지는 하나 이상의 명령의 판독과 병행하여 또다른 메모리 뱅크로부터의 브랜치 타깃 명령과 브랜치 명령에 따라 판독을 개시하도록 배치되며, 브랜치 명령의 실행후 상기 조건의 만족에 따라 브랜치 타깃 명령과 그에 논리적으로 이어지는 명령 또는 브랜치 명령에 논리적으로 이어지는 명령 및 그에 논리적으로 이어지는 명령을 처리 유닛에 공급하도록 배치된다. 따라서, 브랜치 명령의 경우 또한 속도 저하가 방지된다. WO 93/14457 로부터, 실행된 메모리 뱅크의 파이프라인 판독이 아니며, 일련의 논리적으로 연속적인 명령으로부터 한 명령을 각각 기억하는 다른 메모리 뱅크로부터가 아니라 브랜치 타깃으로부터 프리페치하는 것이 공지되어있다. 파이프라인 유닛의 버퍼링 및 메모리 뱅크의 파이프라인 판독으로 인하여, 활성 메모리 뱅크의 수는 최소화되어, 브랜치 명령에 이어지는 명령과 브랜치 타깃 명령의 판독 사이의 메모리 뱅크 충돌 위험이 감소된다.
본 발명에 따른 처리 장치 실시예의 판독 유닛은 브랜치 타깃 명령 위치의 어드레싱과 병행하여 브랜치 타깃 명령에 논리적으로 이어지는 적어도 하나의 명령의 명령 위치를 어드레스하며, 조건이 만족되는 경우 내부 스테이지 또는 파이프라인의 각 내부 스테이지에 상기 적어도 하나의 명령을 적재하도록 배치된다.
본 발명에 따른 처리 장치의 또다른 실시예의 처리 유닛은 적어도 처리 유닛에 따라 판독되는 명령의 공급 및 메모리 뱅크의 어드레싱 사이에 요구되는 기간에 단지 N 개 명령의 연속적 실행을 개시할 수 있으며, 판독 유닛은 브랜치 타깃 명령의 어드레싱과 병행하여 브랜치 타깃 명령에 논리적으로 이어지는 N-1 명령의 명령 위치를 어드레스하고, 상기 조건이 만족되는 경우 N-1 명령을 병행하여 파이프라인 유닛에 적재하도록 배치된다. 따라서 파이프라인 유닛은 처리 유닛에서 실행되는 명령에 논리적으로 이어지는 명령으로 가능한 빠르게 다시 적재될 수 있으며, 연속적인 명령의 판독은 또한 가능한 빠르게 완료되어, 메모리 뱅크는 다른 명령을 판독하는데 다시 이용가능하게 된다. 판독 충돌을 방지하기 위하여, 메모리는 적절히 적어도 2*N 메모리 뱅크를 구비한다. 메모리 뱅크의 수가 많아짐에 따라, 브랜치 타깃 명령 또는 그에 논리적으로 이어지는 명령이 브랜치 명령에 논리적으로 이어지는 명령과 동일한 메모리 뱅크로부터 판독되어 진다.
본 발명에 따른 처리 장치 실시예의 판독 유닛은 상기 조건의 브랜치 명령의 검출후 처리 유닛이 상기 조건의 브랜치 명령을 실행하기까지 처리 유닛이 명령의 실행을 개시하는 매 시간 브랜치 타깃 명령에 논리적으로 이어지는 명령과 브랜치 명령에 논리적으로 이어지는 명령을 다른 메모리 뱅크로부터 병행하여 판독하는 것을 개시하도록 배치된다. 따라서, 브랜치 타깃 명령의 실행 개시후, 명령은 새로운 명령의 실행이 개시되는 매 시간 지연없이 바로 이용가능하게 되며, 활성 메모리 뱅크의 수는 최소화된다.
본 발명에 따른 처리 장치 실시예의 판독 유닛은 브랜치 타깃 명령 위치가 브랜치 명령에 논리적으로 이어지는 명령의 명령 위치와 동일한 메모리 뱅크에 위치되는 지를 검출하도록 배치되고, 일치하는 경우 브랜치 명령에 관련하는 추가 정보에 기초하여, 브랜치 타깃 명령 위치 및 브랜치 타깃 명령 위치에 논리적으로 이어지는 명령의 명령 위치 또는 브랜치 명령에 논리적으로 이어지는 명령의 명령 위치 및 그에 논리적으로 이어지는 명령의 명령 위치를 어드레스하도록 배치된다. 이러한 정보는 상기 조건이 얼마나 만족될 수 있는지를 나타낸다. 상기 정보는 실례로 프로그램의 컴파일링 동안 발생될 수 있거나, 명령 실행 동안 최근의 브랜치 통계치에 기초하여 발생될 수 있다. 상기 정보는 가장 확실히 실행될 명령이 일치되는 경우 어드레스될 수 있게 하는데 이용된다.
본 발명에 따른 처리 장치의 실시예는 브랜치 타깃 명령 및 브랜치 타깃 명령에 논리적으로 이어지는 M 명령이 브랜치 명령에 논리적으로 이어지는 명령과 상기 브랜치 명령에 논리적으로 이어지는 M 명령과는 다른 메모리 뱅크에 기억되는 프로그램으로 프로그램된다. 따라서 이들 명령은 가능한 빠르게 판독될 수 있게 되어, 메모리 뱅크는 다른 판독 동작에 대하여(실례로 브랜치 명령을 위해) 가능한 빠르게 다시 이용될 수 있게 된다. 파이프라인 유닛이 이용될 때, 명령은 병행하여 파이프라인에 직접 적재될 수 있다.
처리 장치는 반도체 기판상에서 메모리 뱅크와 함께 적절히 직접된다. 따라서 명령을 적재하기 위한 다수의 접속 라인이 메모리 뱅크와 처리 유닛 사이에 용이하게 이행될 수 있다.
본 발명은 또한 브랜치 명령을 포함하는 명령 메모리에 기억될 명령을 발생하도록 배치되며, 브랜치 타깃 명령 및 그에 논리적으로 이어지는 하나 이상의 명령이 브랜치 명령에 이어지는 명령의 동일한 수와는 다르게 메모리 뱅크에 기억되는 방식으로 명령 메모리에 명령 배치를 적합하도록 배치되는 컴파일러에 관한 것이다. 뱅크 충돌은 컴파일 동안 현저한 메모리내의 뱅크수에 대해 메모리 뱅크를 고려함으로써 방지될 수 있다. 본 발명에 따른 처리 장치에서 명령이 판독되는 때가 정확히 예측될 수 있다. 뱅크 사이의 충돌은 동시에 판독될 명령의 적절한 배치에 의해 피할 수 있게 된다. 이러한 배치는 실례로, "동작-없음" 명령, 또는 비조건 브랜치 명령후 적절한 수의 비사용 위치에 브랜치 타깃 명령의 저장, 또는 비사용 명령 위치의 브랜칭의 포함을 채움으로써 실행될 수 있다.
도 1은 본 발명에 따른 처리 장치의 실시예를 도시한다. 처리 장치는 처리 유닛(10), 다수의 메모리 뱅크(12a-d)를 갖는 메모리, 판독 유닛(14) 및 클럭(19을 포함한다. 판독 유닛(14)은 다수의 어드레스/선택 출력을 가지며, 이들 각각은 관련 어드레스/선택 접속(18a-d)을 통하여 각각의 메모리 뱅크(12a-d)에 접속된다. 메모리 뱅크(12a-d)는 명령 버스(16)를 통하여 처리 유닛(10)의 명령 입력에 접속된다. 클럭(19)은 판독 유닛(14), 메모리 뱅크(12a-d) 및 처리 유닛(10)에 연결된다.
도 2는 도 1에 도시된 처리 장치의 동작과 관련하는 타이밍도이다. 판독 유닛(14)은 연속하는 클럭 주기(또는, 명령 사이클 도는 판독 사이클)에서 연속하는 메모리 위치를 어드레스한다. 라벨 AD를 갖는 트레이스는 메모리 어드레스(I1,I2,...)가 선택된 클럭 주기를 나타낸다. 연속하는 메모리 어드레스(I1,I2,...)를 갖는 메모리 위치는 연속하는 메모리 뱅크(12a-d)에 위치된다. 따라서, 어드레싱 동안에 판독 유닛(14)은 항상 연속적인 메모리 뱅크(12a-d)를 선택한다. 메모리 어드레스(I1,I2,...)를 수신한 후, 선택된 메모리 뱅크(12a-d)는 메모리 어드레스(I1,I2,...)에 의해 지시된 메모리 위치의 내용을 판독하기 시작한다. 트레이스 B1, B2, B3, B4 는 각각의 메모리 뱅크(12a-d)에 의해 판독된 위치의 메모리 어드레스(I1,I2,...)를 나타낸다. 메모리 뱅크(12a-d)는 메모리 어드레스(I1,I2,...)의 수신후 이용하능하게 되도록 메모리 위치의 내용에 대해 한 클럭 주기 이상을 필요로 한다(실례로, 타이밍도에서 3개의 클럭 주기). 메모리 뱅크(12a-d)가 어드레스되었지만 그 결과로 메모리 뱅크(12a-d)가 아직 이용가능한 내용을 갖지 않는 클럭 주기에 이어지는 클럭 주기에서, 판독 클럭(14)은 이미 또다른 데이터 뱅크(12a-d)를 선택하여 상기 매모리 뱅크(12a-d)에 메모리 어드레스(I1,I2,...)를 공급한다. 판독 유닛(14)은 또한 실례로 라운드-로빈 방식으로 실행하며, 여기에서 메모리 뱅크(12a-d)는 매 4개의 연속하는 클럭 주기 마다 고정된 시퀀스로 어드레스된다. 따라서, 매 시간 다수의 메모리 뱅크(12a-d)는 병행하여 명령을 판독하는데 인게이지된다. 어드레스된 메모리 어드레스(I1,I2,...)의 내용은 메모리 뱅크(12a-d)의 어드레싱후 다수의 클럭 주기(실례로, 3개의 클럭 주기)를 이용가능하게 된다. 이에 응답하여 판독 유닛(14)은 관련 메모리 뱅크(12a-d)에 신호를 공급하여 이러한 내용이 명령 버스(16)를 통해 처리 유닛(10)에 공급되도록 한다. 이에 응답하여, 처리 유닛(10)은 명령 판독을 개시하기 시작한다. 트레이스 EX 는 실행될 명령의 메모리 어드레스(I1,I2,...)를 나타낸다. 처리 유닛(10)은 실례로 통상 각각의 클럭 주기 마다 명령을 실행하기 시작할 수 있는 RISC 처리 유닛이 된다. 하지만, 이전의 명령에 대한 실행은 "스톨"을 야기할 수 있어, 처리 유닛(10)은 주어진 클럭 주기에 명령의 실행을 개시할 수 있다. 그러한 경우에, 판독시 인게이지되는 메모리 뱅크의 수가 명령을 판독하는데 요구되는 명령 사이클의 수 보다 적게 되는한 어떠한 메모리 뱅크(12a-d)도 어드레스되지 않는다.
판독 유닛(14)은 연속적으로 선택된 메모리 뱅크(12a-d)가 또한 그 각각의 어드레스된 메모리 내용을 연속적으로 처리 유닛에 공급할 수 있게 한다. 메모리 뱅크(12a-d)의 수가 적어도 메모리 뱅크(12a-d)로부터 명령을 판독하는데 요구되는 기간에서 처리 유닛(10)에 의해 실행될 수 있게 되는 명령의 최소수와 같다면, 새로운 명령이 매 클럭 주기 마다 처리 유닛(10)에 공급될 수 있게 된다.
단지 소정의 조건이 만족되는 경우에만 명령은 실행될 수 있는 브랜치 명령을 포함할 수 있다. 이러한 브랜치 명령은 브랜치 타깃 어드레스를 규정한다. 이후에 브랜치 명령의 연속적인 실행후(즉, 상기 조건이 만족된 경우), 메모리(12a-d)의 브랜치 타깃 어드레스로부터의 명령은 처리 유닛(10)으로 공급되어야 한다. 브랜치가 실행되는 클럭 주기 직후 메모리 뱅크(12a-d)로부터 이용가능하게 되는 명령은 통상 브랜치 타깃 어드레스로부터의 명령이 되지 않게된다. 판독 유닛(14)은 이러한 점에서 정정하여야 한다.
이러한 목적을 위하여, 처리 유닛(10)은 브랜치 명령이 "연속적으로"실행된 때를 알려주며, 또한 브랜치 타깃 어드레스에 대하여 알려준다. 그때 판독 유닛(14)은 처리 유닛(10)으로의 이미 어드레스된 명령의 공급을 방지하며, 브랜치 타깃 어드레스가 놓이게 되는 메모리 뱅크(12a-d)를 선택한다. 판독 유닛(14)은 이어서 브랜치 명령 이전과 같이 브랜치 타깃 어드레스로부터 다시 연속적으로 메모리 뱅크를 선택한다. 브랜치 타깃 어드레스의 내용이 이용가능하게 되는 순간으로부터 명령은 또한 처리 유닛(10)에 다시 공급된다.
하지만, 이러한 접근은 프로세서가 다수의 클럭 주기 동안 명령을 수신하지 않는 결점을 갖는다.
도 3은 이러한 결점이 실질적으로 완화되는 실시예를 도시한다.
도 3은 본 발명에 따른 처리 장치의 다른 실시예를 도시한다. 이러한 처리 장치는 또한 처리 유닛(20), 다수의 메모리 뱅크(22a-h), 판독 유닛(24) 및 클럭(29)을 포함한다. 처리 유닛(20), 메모리 뱅크(22a-h) 및 판독 유닛(24) 사이의 접속은 도 3가 파이프라인 유닛(240)을 통하여 처리 유닛(20)에 연결되는 3개의 명령 버스(26a-c)를 도시하는 것을 제외하고는 도 1에 도시된 것과 같다.
처리 유닛(20)은 실례로 실례로 디코딩, 산술/논리 처리, 데이터 메모리 어드레싱, 기록의 연속하는 스테이지에서 각각의 명령을 실행하는 파이프라인된 RISC 처리 유닛이 된다. 연속하는 명령의 다양한 스테이지는 파이프라인된 RISC 처리 유닛에서 병령로 실행된다. 명령에 의해 지정되는 산술 및 논리 동작이 실행되는 동안, 다음의 명령이 이미 병행하여 디코드된다. 따라서, 명령의 실행이 개시될 때, 이전의 명령은 여전히 실행되는 처리에 있게 된다. 이러한 목적을 위하여, 처리 유닛(20)은 또한 적절하게 다양한 스테이지에 대한 명령의 기억을 위한 파이프라인 레지스터(도시되지 않음)를 포함한다. 이러한 파이프라인은 복합 파이프라인 유닛을 형성하도록 파이프라인 유닛(240)으로부터 다운스트림으로 접속될 수 있다.
각각의 메모리 뱅크는 각각의 스위칭 회로(25a-h)를 통하여 3개의 명령 버스(26a-c)에 접속된다. 파이프라인 유닛(240)은 두 레지스터(242, 244) 및 두 멀티플렉서(243, 245)를 포함한다. 제 1 명령 버스(26a)는 첫 번째 레지스터(242)의 입력에 접속된다. 첫 번째 레지스터(242)의 출력은 제 1 멀티플렉서(243)를 통하여 나중의 레지스터(244)에 접속된다. 나중의 레지스터(244)의 출력은 제 2 멀티플렉서(245)를 통하여 처리 유닛(20)에 접속된다. 제 2 명령 버스(26b)는 제 1 멀티플렉서(243)를 통하여 나중의 레지스터(244)에 접속된다. 제 3 명령 버스(26c)는 제 2 멀티플렉서(245)를 통하여 이전의 소자(20)에 접속된다. 이전의 장치는 또한 첫 번째 레지스터(242)의 출력에 접속된 검출기(248)를 포함한다. 검출기의 출력은 판독 유닛(24)에 접속된다. 파이프라인 유닛(240)의 레지스터(242, 244)의 수와 명령 버스(26a-c)의 수는 실례로 각각 2개와 3개로 가정된다. 일반적으로, 레지스터의 수와 1을 더한것과 명령 버스의 수는 메모리 뱅크(22a-h)로부터 명령을 판독하도록 판독 유닛(24)에 의해 요구된 클럭의 수와 같다.
도 4는 메모리 어드레스(I1,I2,..., T1,T2,...)를 갖는 다수의 트레이스를 도시하는 타이밍도에 기초하여 도 3의 처리 장치의 동작을 설명한다. 이러한 트레이스는 클럭 사이클로 표시된 시간 "n", 16개의 메모리 뱅크(트레이스 B1,B2,...,B16) 각각으로부터 판독된 메모리 어드레스(I1,I2,..., T1,T2,...), 레지스터(242,244)에 기억된 메모리 어드레스(I1,I2,..., T1,T,...), 처리 유닛(20)에서 실행된 명령의 메모리 어드레스(I1,I2,..., T1,T2,...)를 도시한다. 일반적으로(즉, 판독된 브랜치 명령이 없다면), 도 3의 처리 장치는, 명령이 메모리 뱅크(20a-h)로부터 첫 번째 레지스터(242)로 공급되고 처리 유닛(20)이 명령의 실행을 개시하는 각각의 연속하는 클럭 주기에서 파이프라인 유닛(240)에서 다음 레지스터로(실례로, 나중의 레지스터(244)로 직접) 전송되는 것을 제외하고는, 도 1에 도시된 것과 동일한 방법으로 동작한다. 나중의 레지스터(244)로부터 명령은 처리 유닛(20)에 공급되어 실행된다.
명령이 제 1 명령 버스(26a)를 통해 나중의 레지스터(244)에 도달할 때, 검출기(248)는 조건 브랜치 명령이 관련되는 지를 검출한다. 그러한 경우라면, 검출기(248)는 판독 유닛(24)에 알려, 브랜치 명령 어드레스를 판독 유닛(24)에 공급한다. 이러한 것은 실례로 메모리 어드레스(I3)로부터 판독된 명령에 대한 경우가 된다. 검출에 따라서, 판독 유닛(24)은 처리 유닛(20)이 다음 명령의 실행을 개시할 때 브랜치 명령의 상기 I3에 논리적으로 이어지는 명령의 어드레스(I4,I5,I6,...)에 의한 메모리 뱅크(22a-h)의 어드레싱과 브랜치 타깃 어드레스(T1)가 논리적으로 연속하는 어드레스(T2,T3,...)로부터 메모리 어드레스(T1,T2,...)로 메모리 뱅크의 어드레싱을 병행하여 시작한다(명령은, 브랜치를 제외하고 다른 명령에 이어 실행되면, 또다른 명령에 논리적으로 이어지는 것이다). 브랜치 명령 어드레스(T1) 및 논리적으로 연속하는 어드레스(T2,T3)의 어드레싱에 대하여, 판독 유닛(24)은 명령 버스(26a-c)가 있는 만큼의 연속하는 명령에 대한 메모리 뱅크를 어드레스함으로써 이러한 것이 메모리 뱅크(22a-h)가 한 번 이상 어드레스되는 충돌로 유도되지 않는한 개시된다. 이러한 어드레스 동작에 연속되는 하나 이상의 클럭 주기 동안, 판독 유닛(24)은 처리 유닛이 명령의 실행을 개시할 때는 언제든지 이미 어드레스된 명령의 메모리 어드레스(T1,T2,T3)에 이어지는 메모리 어드레스(T4,T5,...)와 브랜치 명령의 메모리 어드레스(I4)에 이어지는 메모리 어드레스(I8,I9,...)를 병행하여 메모리 뱅크(22a-h)에 공급한다.
일부 메모리 어드레스(I1,I2)로부터 명령의 실행을 연속하여 개시한후, 처리 유닛(20)은 (메모리 어드레스 I3)으로부터 브랜치 명령의 실행을 개시한다. 이러한 브랜치 명령은 다음 실례로 제 1 스테이지에서 먼저 디코드된다. 제 2 스테이지에서, 실례로 브랜치 명령의 조건이 시험된다. (메모리 어드레스 I3 으로부터)브랜치 명령의 완료시, 처리 유닛(20)은 (메모리 어드레스 I3 으로부터) 브랜치 명령이 성공적으로 실행되었는지의 여부에 대하여 판독 유닛(24)에 신호를 보낸다("성공적"이라는 것은 브랜치 타깃 명령이 브랜치 명령후 실행되어야 하는 조건을 의미하는 것이다). 이러한 신호전송은 실례로 브랜치 명령(I3)의 메모리 어드레스에 논리적으로 이어지는 메모리 어드레스(I4)로부터 명령의 실행이 개시된 명령 사이클의 끝에서 발생한다.
(메모리 어드레스 I3 으로부터) 브랜치 명령이 성공적으로 실행되었다면, 상기 신호에 응답하여, 판독 유닛(24)은 브랜치 명령의 상기 (I3)에 정상적으로 이어지는 명령의 메모리 어드레스(I10,I11, 도시되지 않음)의 어드레싱을 중지한다. 처리 유닛(20)은 실행이 (메모리 어드레스 I3 으로부터) 브랜치 명령후 개시된 (메모리 어드레스 I4 으로부터) 어떠한 명령의 실행도(실례로, 디코딩후 스테이지) 중지한다. 판독 유닛(24)은 또한 브랜치 타깃 어드레스(T1)과 브랜치 타깃 어드레스과 동시에 어드레스된 이어지는 어드레스(T2,T3)가 명령 버스(26a-c)를 통하여 이용가능하게 되는 방식으로 메모리 뱅크(22a-h)를 제어한다. 멀티플렉서(243,245)를 사용하여, 유닛(24)은 (메모리 어드레스 T1 으로부터) 브랜치 타깃 명령이 이어지는 메모리 어드레스(T3, T2)로부터의 명령에 대한 파이프라인 유닛(240)의 레지스터(242,244)로의 적재와 병행하여 처리 유닛(20)에 공급되게 한다. 이어지는 클럭 주기 동안, 이어지는 명령들은 통상과 같이 첫 번째 레지스터(242)로 적재된다. 이러한 방법은 또한 비조건 브랜치 명령의 경우에도 이용될 수 있으며, 판독 유닛이 비조건 브랜치 명령의 신호전송으로부터 브랜치 명령에 논리적으로 이어지는 명령의 판독을 중지할 수 있다.
(메모리 어드레스 I3 으로부터) 브랜치 명령이 성공적으로 실행되지 않았다면(도 4에 도시되지 않은 상황), 판독 유닛(24)은 브랜치 타깃 어드레스(T1)에 연속하는 명령의 메모리 어드레스(T7,T8)의 어드레싱을 중지한다. 연속하는 클럭 주기 동안, 브랜치 명령에 이어지는 명령은 첫 번째 레지스터(242)에 다시 적재되고, 브랜치 명령 어드레스로부터 판독된 명령 및 이어지는 명령은 무시된다.
처리 유닛(20)이 검출기(248)에 의해 신호전송되지 않은 브랜치 명령을 실행한다면(실례로, 관련 명령이 첫 번째 레지스터(242)를 바이패스하는 동안 파이프라인 유닛(240)으로 적재됨으로 인함), 판독 유닛(240)은 도 1 및 도 2 와 관련하여 기술된 바와 같이 브랜치 명령을 처리하여, 더 많은 시간이 손실된다. 동일하게 브랜치 명령에 적용되어, 그로부터 브랜치 타깃 어드레스는 앞서 알 수 없게 되는데, 이는 처리 유닛(20)에 의한 데이터에 기초하여 계산되어야하기 때문이다. 실제로 그러한 상황은 프로그램에서 좀처럼 발생하지 않는 것으로 밝혀졌다. 원한다면, 이러한 문제는 다수의 브랜치 검출기(도시되지 않음)를 포함하므로써 해소될 수 있으며, 이들 각각은 각 명령 버스(26b-c)의 입력에 접속된다. 이들 검출기는 미리 판독 유닛(24)에 첫 번째 레지스터(242)를 바이패스하는 동안 파이프라인 유닛에 적재된 브랜치 명령을 신호전송할 수 있다. 판독 유닛(24)은 그때 그러한 브랜치 명령을 이전에 기술된 바와 같이 처리할 수 있어, 보다 적은 시간 만이 손실되게 된다.
메모리 뱅크(22a-h)의 어드레싱 동안에 브랜치 명령에 논리적으로 이어지는 명령의 메모리 어드레스(I4,I5,I6,...)의 어드레싱과 다른 한편 브랜치 타깃 명령(T1)과 브랜치 타깃 명령에 논리적으로 이어지는 명령(T2,T3,...)의 어드레싱 사이에 충돌이 발생할 수 있다. 메모리 뱅크(22a-h)가 명령의 판독에 대해 어드레스되고 이러한 메모리 뱅크가 또한 또다른 명령에 대해 어드레스되어야 한거나 또는 또다른 명령을 판독하는데 인게이지된다면 충돌이 발생한다. 그러한 충돌은 메모리 어드레스(I3)에 논리적으로 선행하거나 이어지는 명령의 메모리 어드레스(I1,I2,I4,I5,...)사이에서는 발생할 수 없는데, 이는 직접적으로 논리적으로 연속적인 명령의 메모리 어드레스가 라운드-로빈 방식으로 다른 메모리 뱅크(22a-h)사이에 분배되기 때문이며, 메모리 뱅크(22a-h)가 이전 판독 명령에 논리적으로 이어지는 명령의 판독에 대해 다시 어드레스될 수 있는 만큼의 새로운 명령이 실행되기 전에 메모리 뱅크(22a-h)가 판독을 항상 종료할 정도의 메모리 뱅크 수가 되기 때문이다. 동일한 이유로, 브랜치 타깃 명령(T1)과 브랜치 타깃 명령에 논리적으로 이어지는 명령(T2,T3,...)의 판독 사이에 충돌은 발생하지 않는다.
하지만, 브랜치 타깃 명령의 메모리 어드레스(T1)는 메모리 뱅크(22a-h)에 기억될 수 있으며, 여기에서 브랜치 명령(I3)에 논리적으로 이어지는 명령의 메모리 어드레스(I4,I5,I6,...)를 기억하고, 브랜치 타깃 명령(T1)을 판독하는데 요구되는 가간을 중복하는 기간에 판독된다. 동일하게 브랜치 타깃 명령(T1)에 논리적으로 이어지는 명령(T2,T3,...)에 대해 유지될 수 있다. 판독 유닛(24)은 그러한 충돌을 검출하여 그로부터 발생하는 에러를 방지한다.
동일한 메모리 뱅크(22a-h)가 동시에(즉, 동일 클럭 주기내에) 두 명령의 판독에 대해 어드레스되어야 한다면, 판독 유닛(24)은 이들 두 명령중 한 명령을 선택하여, 단지 선택된 명령의 판독에 대해서만 메모리 뱅크(22a-h)를 어드레스한다. 판독 유닛(24)은 통상 이러한 선택을 임의로 할 수 있다. 판독 유닛(24)은 브랜치가 성공되었는지 알려지기까지 비선택된 명령과 논리적으로 연속되는 명령들의 판독을 지연한다. 브랜치 타깃 명령이 브랜치 명령이 신호전송되는 경우 또다른 명령을 판독하는데 여전히 인게이지되는 메모리 뱅크(22a-h)에 기억될 때, 판독 유닛(24)은 한편으로 브랜치 타깃 명령의 이러한 판독 및 어드레싱을 중단하는 것과 다른 한편으로 브랜치 타깃 명령을 어드레싱하는 것을 중단하는 것 사이에서 선택한다(명백하게, 이러한 것은 단지 메모리 뱅크(22a-h)가 판독 동작의 관련 부분 동안 중단될 수 있는 메모리를 구비하는 경우에만 이행되며, 실례로 DRAM 의 경우는 제외된다). 판독 유닛(24)은 브랜치가 성공적이었는지 알려지기까지 비선택된 명령과 이에 논리적으로 연속하는 명령의 판독을 지연한다.
브랜치의 결과로서 실제로 어드레스된 명령이 실행되어야 함을 나타낸다면, 처리 장치는 도 4와 관련하여 기술된 바와 같은 동작을 지속한다. 브랜치의 결과로서 비어드레스된 명령이 실행되어야 함을 나타낸다면, 판독 유닛(24)은 상기 명령과 이에 논리적으로 연속하는 명령을 이제까지도 어드레스한다. 그러한 경우에, 처리 유닛(20)은 어드레스된 명령이 메모리 뱅크(22a-h)로부터 판독되기까지 일부 클럭 기간동안 명령의 실행을 개시할 수 없다. 그때 판독된 명령은 처리 유닛(20)과 레지스터(242,244)에 공급되고, 이후 처리 유닛(20)은 동작을 지속할 수 있다. 처리 유닛(24)은 원칙적으로 이러한 명령의 어드레싱과 병행하여(병행은 동일한 클럭 주기를 의미함) 이러한 명령에 논리적으로 이어지는 다수의 어드레스를 어드레스할 수 있게 되어, 이들 논리적으로 연속하는 명령들은 파이프라인 유닛의 레지스터(242,244)로의 적재에 대해 가능한 빠르게 이용가능하게 되고, 처리 유닛(20)에 대한 대기 시간은 최소화되며, 관련 메모리 뱅크(22a-h) 또한 가능한 빠르게 또다른 어드레싱에 다시 이용가능하게 된다. 메모리 뱅크(22a-h)가 판독 동작의 일부 동안 중단되지 않을 수 있는 메모리(본 경우에는, 실례로 DRAM)를 구비하는 경우에는, 이들 논리적으로 연속하는 명령의 판독을 지연할 필요가 있을 수 있다.
명령이 판독되는지 충돌의 경우 명령이 판독되지 않는지를 결정하는데 있어서 판독 유닛(24)에 의해 이루어지는 선택은 다양한 방법으로 실행될 수 있다. 수용가능한 것은 브랜치 타겟에 대한 계회적 선택, 임의 선택, 또는 브랜치 명령에 논리적으로 이어지는 명령에 대한 계획적 선택등이 있다. 브랜치의 성공이 예측될 수 없는한, 판독되지 않은 명령이 실행되어야 한다면 시간의 손실은 명령의 실행에 있어 항상 발생할 수 있다. 이러한 시간의 손실을 최소화하기 위하여, 선택이 적절히 이루어지는 지를 나타내는 정보는 브랜치 명령과 함께 기억될 수 있다. 판독후, 판독 유닛(24)은 이러한 정보에 기초하여 선택할 수 있다. 이렇나 정보는 실례로 컴파일러에 의해 발생될 수 있거나, 브랜치가 성공적이었는지에 따라 명령의 실행동안 갱신될 수 있다.
더욱이, 컴파일링은 또한 충돌이 발생하지 않는 관련 브랜치 명령과 관련하는 그러한 어드레스에 브랜치 타깃 명령을 위치시킴으로써, 즉 메모리 뱅킹(22a-h)의 라운드-로빈 시퀀스의 브랜치 명령으로부터 충분히 멀리 위치시키므로써 메모리 충돌이 방지될 수 있게 한다.

Claims (11)

  1. 처리 유닛, 처리 유닛에 대한 명령을 기억하는 메모리, 및 논리 시퀀스로 메모리로부터 명령을 판독하여 논리 시퀀스로 실행될 수 있도록 상기 명령을 처리 유닛에 공급하는 판독 유닛을 포함하는 처리 장치에 있어서,
    상기 메모리는 논리적으로 연속적인 명령들이 다른 메모리 뱅크에 기억되는 다수의 독립적으로 어드레스가능한 메모리 뱅크를 구비하고, 판독 유닛이 병행하여 다른 메모리 뱅크로부터 다수의 명령들을 판독하여, 처리 유닛이 명령을 실행하기 시작하는 매 시간 그 순간에 메모리 뱅크로부터 병행하여 판독되는 명령에 논리적으로 이어지는 명령을 판독하기 시작함으로써 상기 다수의 명령을 재공급하도독 배치되는 것을 특징으로 하는 처리 장치.
  2. 제 1 항에 있어서, 처리 유닛은 적어도 메모리 뱅크의 어드레싱과 처리 유닛으로 판독된 명령의 적용 사이에 요구되는 기간에 N 개 명령의 연속적인 실행 만을 개시할 수 있으며, 판독 유닛은 다양한 메모리 뱅크로부터 병행하여 N 명령을 판독하도록 배치되는 것을 특징으로 하는 처리 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 처리 유닛은 특히 브랜치 명령을 실행하도록 배치되고, 이후 처리 유닛은 평가될 조건에 대한 만족에 따라 브랜치 타깃 명령 또는 브랜치 명령에 논리적으로 이어지는 명령의 실행을 지속하며, 판독 유닛은 파이프라인 유닛의 브랜치 명령을 검출하기 위하여 메모리로부터의 판독과 처리 유닛에 대한 공급 사이에서 파이프라인 유닛의 명령을 버퍼링하도록 배치되고, 또다른 메모리 뱅크가 브랜치 명령에 논리적으로 이어지는 하나 이상의 명령중 어떠한 명령도 기억하지 못하는 경우 브랜치 명령에 논리적으로 이어지는 하나 이상의 명령의 판독과 병행하여 또다른 메모리 뱅크로부터의 브랜치 타깃 명령과 브랜치 명령에 따라 판독을 개시하도록 배치되며, 브랜치 명령의 실행후 상기 조건의 만족에 따라 브랜치 타깃 명령과 그에 논리적으로 이어지는 명령 또는 브랜치 명령에 논리적으로 이어지는 명령 및 그에 논리적으로 이어지는 명령을 처리 유닛에 공급하도록 배치되는 것을 특징으로 하는 처리 장치.
  4. 제 3 항에 있어서, 판독 유닛은 브랜치 타깃 명령 위치의 어드레싱과 병행하여 브랜치 타깃 명령에 논리적으로 이어지는 적어도 하나의 명령의 명령 위치를 어드레스하며, 조건이 만족되는 경우 내부 스테이지 또는 파이프라인의 각 내부 스테이지에 상기 적어도 하나의 명령을 적재하도록 배치되는 것을 특징으로 하는 처리 장치.
  5. 제 4 항에 있어서, 처리 유닛은 적어도 처리 유닛에 따라 판독되는 명령의 공급 및 메모리 뱅크의 어드레싱 사이에 요구되는 기간에 단지 N 개 명령의 연속적 실행을 개시할 수 있으며, 판독 유닛은 브랜치 타깃 명령의 어드레싱과 병행하여 브랜치 타깃 명령에 논리적으로 이어지는 N-1 명령의 명령 위치를 어드레스하고, 상기 조건이 만족되는 경우 N-1 명령을 병행하여 파이프라인 유닛에 적재하도록 배치되는 것을 특징으로 하는 처리 장치.
  6. 제 3 항 내지 제 5 항중 어느 한 항에 있어서, 판독 유닛은 상기 조건의 브랜치 명령의 검출후 처리 유닛이 상기 조건의 브랜치 명령을 실행하기까지 처리 유닛이 명령의 실행을 개시하는 매 시간 브랜치 타깃 명령에 논리적으로 이어지는 명령과 브랜치 명령에 논리적으로 이어지는 명령을 다른 메모리 뱅크로부터 병행하여 판독하는 것을 개시하도록 배치되는 것을 특징으로 하는 처리 장치.
  7. 제 3 항 내지 제 6 항중 어느 한 항에 있어서, 판독 유닛은 브랜치 타깃 명령 위치가 브랜치 명령에 논리적으로 이어지는 명령의 명령 위치와 동일한 메모리 뱅크에 위치되는 지를 검출하도록 배치되고, 일치하는 경우 브랜치 명령에 관련하는 추가 정보에 기초하여, 브랜치 타깃 명령 위치 및 브랜치 타깃 명령 위치에 논리적으로 이어지는 명령의 명령 위치 또는 브랜치 명령에 논리적으로 이어지는 명령의 명령 위치 및 그에 논리적으로 이어지는 명령의 명령 위치를 어드레스하도록 배치되는 것을 특징으로 하는 처리 장치.
  8. 제 3 항 내지 제 7 항중 어느 한 항에 있어서, 브랜치 타깃 명령 및 브랜치 타깃 명령에 논리적으로 이어지는 M 명령이 브랜치 명령에 논리적으로 이어지는 명령과 상기 브랜치 명령에 논리적으로 이어지는 M 명령과는 다른 메모리 뱅크에 기억되는 프로그램으로 프로그램되는 것을 특징으로 하는 처리 장치.
  9. 제 1 항 내지 제 8 항중 어느 한 항에 있어서, 판독 유닛은 판독될 명령이 없으며 처리 유닛이 명령의 실행을 개시할 수 있게 되는 경우, 실행될 제 1 명령과 실행될 제 1 명령에 논리적으로 이어지는 적어도 하나의 명령을 병행하여 판독하는 것을 개시하는 것을 특징으로 하는 처리 장치.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 반도체 기판상에 집적되는 것을 특징으로 하는 처리 장치.
  11. 제 1 항 내지 제 9 항중 어느 한 항에 청구되는 처리 장치용 컴파일러에 있어서, 브랜치 명령을 포함하는 명령 메모리에 기억될 명령을 발생하도록 배치되며, 브랜치 타깃 명령 및 그에 논리적으로 이어지는 하나 이상의 명령이 브랜치 명령에 이어지는 명령의 동일한 수와는 다르게 메모리 뱅크에 기억되는 방식으로 명령 메모리에 명령 배치를 적합하도록 배치되는 것을 특징으로 하는 컴파일러.
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