KR101699910B1 - 재구성 가능 프로세서 및 그 제어 방법 - Google Patents

재구성 가능 프로세서 및 그 제어 방법 Download PDF

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Abstract

벡터 연산을 효율적으로 할 수 있는 재구성 가능 프로세서 및 그 제어 방법이 개시된다. 본 발명의 일실시예에 따르면, 재구성 가능 프로세서는 벡터 레인 구성 정보에 따라 다수의 프로세싱 엘리먼트(PE) 중 적어도 하나의 프로세싱 엘리먼트를 벡터 레인으로 지정하고, 지정된 벡터 레인에 벡터 연산을 할당한다.

Description

재구성 가능 프로세서 및 그 제어 방법{Reconfigurable processor and control method using the same}
벡터 레인을 포함하는 재구성 가능 프로세서를 이용하여 벡터 데이터를 연산하는 기술과 관련된다.
재구성 가능 아키텍처(reconfigurable architecture)란 어떠한 작업을 수행하기 위한 컴퓨팅 장치의 하드웨어적 구성을 각각의 작업에 최적화되도록 변경할 수 있는 아키텍처를 의미한다.
어떠한 작업을 하드웨어적으로만 처리하면 고정된 하드웨어의 기능으로 인해 작업 내용에 약간의 변경이 가해지면 이를 효율적으로 처리하기가 어렵다. 또한, 어떠한 작업을 소프트웨어적으로만 처리하면 그 작업 내용에 맞도록 소프트웨어를 변경하여 처리하는 것이 가능하지만 하드웨어적 처리에 비해 속도가 늦다.
재구성 가능 아키텍처는 이러한 하드웨어/소프트웨어의 장점을 모두 만족시킬 수가 있다. 특히, 동일한 작업이 반복적으로 수행되는 벡터 연산을 효율적으로 실행하기 위한 재구성 가능 아키텍처(reconfigurable architecture)에 대한 연구가 활발히 진행되고 있다.
벡터 연산을 효율적으로 할 수 있는 재구성 가능 프로세서 및 그 제어 방법이 개시된다.
본 발명의 일 실시예에 따른 재구성 가능 프로세서는 다수의 프로세싱 엘리먼트와, 벡터 레인 구성 정보에 따라 다수의 프로세싱 엘리먼트 중 적어도 하나의 프로세싱 엘리먼트를 벡터 레인(lane)으로 지정하는 지정부 및 지정된 벡터 레인에 벡터 연산을 할당하는 할당부를 포함한다.
여기서, 벡터 레인의 구성 정보는 어플리케이션의 종류에 대응되는 정보이다.
여기서, 지정부는 상기 벡터 레인에 벡터 데이터를 읽거나 쓸 수 있는 읽기/쓰기부 또는 연산 유닛을 포함하는 프로세싱 엘리먼트가 포함되도록, 벡터 레인을 지정할 수 있다.
여기서, 지정부는 동일한 구조를 갖는 여러 개의 벡터 레인을 지정할 수 있다.
본 발명의 일 실시에에 따른 재구성 가능 프로세서의 제어 방법은 벡터 레인 구성 정보에 따라 다수의 프로세싱 엘리먼트 중 적어도 하나의 프로세싱 엘리먼트를 벡터 레인(lane)으로 지정하는 단계 및 지정된 벡터 레인에 벡터 연산을 할당하는 단계를 포함한다.
여기서, 벡터 레인(lane)으로 지정하는 단계는 처리할 어플리케이션의 종류를 판단하는 단계 및 판단된 어플리케이션의 종류에 대응되는 벡터 레인 구성 정보에 따라, 벡터 레인을 지정하는 단계를 포함할 수 있다.
여기서, 벡터 레인(lane)으로 지정하는 단계는 벡터 레인 구성 메모리로부터 벡터 레인의 구성 정보를 읽어오는 단계를 포함할 수 있다.
여기서, 벡터 레인(lane)으로 지정하는 단계는 벡터 데이터를 읽거나 쓸 수 있는 읽기/쓰기부 또는 연산 유닛을 포함하는 프로세싱 엘리먼트가 포함되도록 벡터 레인을 지정할 수 있다.
개시된 내용에 따르면, 벡터 레인을 포함한 재구성 가능 프로세서를 이용하여 벡터 연산을 실행함으로써, 효율적으로 벡터 연산을 실행할 수 있다.
도 1은 본 발명의 일 실시예와 관련된 재구성 가능 프로세서(reconfigurable processor)의 블록 구성도(block diagram)이다.
도 2는 본 발명의 일 실시예에 따른 재구성 가능 프로세서를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 재구성 가능 프로세서를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 어플리케이션별 벡터 레인 구성 정보를 설명하기 위한 테이블이다.
도 5는 본 발명의 일 실시예에 따른 재구성 가능 프로세서 제어 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 발명을 실시하기 위한 구체적인 내용에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예와 관련된 재구성 가능 프로세서(reconfigurable processor)의 블록 구성도(block diagram)이다.
재구성 가능 프로세서(1000)는 재구성 가능 어레이(1100), 메모리(1200) 및 제어부(1300)를 포함한다.
재구성 가능 어레이(1100)는 다수의 프로세싱 엘리먼트(processing element; PE)(1110, 1120, 1130, 1140)를 포함한다. 각각의 프로세싱 엘리먼트(1110, 1120, 1130, 1140)는 인스트럭션(instruction) 또는 데이터를 병렬적으로 처리하는 것이 가능하다.
프로세싱 엘리먼트(1110, 1120, 1130, 1140)들의 연결 상태 및 동작 순서는 처리하고자 하는 작업에 따라 변경될 수 있다. 예를 들면, 프로세싱 엘리먼트(1110, 1120, 1130, 1140)들의 연결 상태 및 동작 순서는 벡터 연산을 효율적으로 처리할 수 있도록 제어부(1300)에 의해서 변경될 수 있다. 이에 대한 구체적인 설명은 이하의 도 2 및 도 3을 참조하여 후술한다.
여기서, 벡터 연산은 데이터 간에 의존도(dependency)가 없고, 동일한 연산을 반복적으로 수행하는 매트릭스(matrix) 연산과 같은 연산을 의미한다. 또한, 벡터 연산은 제어부(1300)가 프로세싱 엘리먼트를 제어하여 벡터 데이터를 처리하는 과정을 의미한다.
각각의 프로세싱 엘리먼트는 연산 유닛(function unit; FU)으로 구성되거나 연산 유닛 및 읽기/쓰기부(load/store unit)로 구성될 수 있다. 읽기/쓰기부는 벡터 데이터를 메모리(1200)에 저장하거나 쓸 수 있다. 예를 들면, 메모리(1200)는 메인 메모리와 벡터 레지스터 파일로 구성된 경우, 읽기/쓰기부는 메인 메모리로부터 데이터를 읽고, 읽어온 데이터를 벡터 레지스터 파일에 저장하거나 벡터 레지스터 파일에 저장된 데이터를 메인 메모리에 저장할 수 있다. 연산 유닛은 어플리케이션에 포함된 벡터 데이터를 연산할 수 있다. 연산 유닛은 덧셈, 뺄셈, AND, OR 연산 등과 같은 간단한 연산 및/또는 곱셈, 나눗셈, 부동소수점 연산과 같은 복잡한 연산을 실행할 수 있다. 예를 들면, 프로세싱 엘리먼트는 간단한 연산만을 실행할 수 있는 연산 유닛만을 포함할 수 있다. 또는, 프로세싱 엘리먼트는 간단한 연산 및 복잡한 연산을 모두 실행할 수 있는 연산 유닛을 포함할 수 있다.
각각의 프로세싱 엘리먼트는 어떤 작업을 병렬적으로 처리하는 것이 가능하다. 예를 들면, 각각의 프로세싱 엘리먼트는 데이터 레벨 병렬(data level parallelism; DLP) 처리를 실행할 수 있다.
메모리(1200)는 벡터 연산시 필요한 데이터를 저장할 수 있다. 예를 들면, 메모리(1200)는 처리할 벡터 데이터를 저장하거나 처리 결과를 임시로 저장 또는 처리된 벡터 데이터를 저장할 수 있다. 또는, 메모리(1200)에는 벡터 레인(lane)의 구성 정보, 재구성 가능 프로세서(1000)의 구동시 필요한 정보, 재구성 가능 어레이의 연결 상태 정보, 재구성 가능 어레이의 동작 방법에 대한 정보 등이 저장될 수 있다. 여기서, 벡터 레인이란 벡터 연산을 하기 위해 지정된 하나 이상의 프로세싱 엘리먼트를 의미한다. 또한, 벡터 레인의 구성 정보는 벡터 레인의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 연산 유닛이 포함된 프로세싱 엘리먼트의 개수, 프로세싱 엘리먼트 간의 연결 상태 등을 포함할 수 있다. 여기서, 연산 유닛은 곱셈, 나눗셈, 부동소수점 연산과 같은 복잡한 연산을 할 수 있다.
본 발명의 일 실시예에 따른 재구성 가능 프로세서(1000)는 CGA(coarse-grained array) 모드, VLIW(very long instruction word) 모드 및 벡터 모드를 포함할 수 있다. 예를 들면, 재구성 가능 프로세서(1000)는 CGA 모드에서 루프 연산을 처리하고, VLIW 모드에서 일반적인 연산을 처리하고, 벡터 모드에서 벡터 연산을 처리할 수 있다. 이러한 모드 전환은 제어부(1300)에 의해 수행될 수 있다.
제어부(1300)는 지정부(1310) 및 할당부(1320)를 포함한다. 벡터 연산 모드가 실행되면, 지정부(1310)는 메모리(1200)에 저장된 벡터 레인의 구성 정보를 읽는다. 그리고, 지정부(1310)는 벡터 레인의 구성 정보에 따라 재구성 가능 어레이에 포함된 다수의 프로세싱 엘리먼트 중 하나 이상의 프로세싱 엘리먼트를 벡터 레인으로 지정한다. 지정부(1310)는 벡터 레인에 포함된 프로세싱 엘리머트 간의 연결 상태 정보 및 벡터 레인과 메모리(1200) 간의 연결 상태 정보 등에 기초하여, 각 구성요소의 연결 상태를 변경할 수 있다.
지정부(1310)는 처리해야할 어플리케이션의 종류에 대응되는 벡터 레인의 구성 정보에 따라 재구성 가능 어레이에 포함된 다수의 프로세싱 엘리먼트 중 하나 이상의 프로세싱 엘리먼트를 벡터 레인으로 지정한다. 즉, 지정부(1310)는 처리할 어플리케이션의 종류를 판단하고, 판단된 어플리케이션의 종류에 대응되는 벡터 레인의 구성 정보를 이용하여 벡터 레인을 지정할 수 있다. 구체적인 설명은 이하의 도 4를 참조하여 후술하겠다.
지정부(1310)는 벡터 레인을 적어도 하나 이상 지정할 수 있다. 이때, 지정부(1310)는 다수의 벡터 레인이 동일한 구조를 갖도록 지정할 수 있다.
할당부(1320)는 지정된 벡터 레인에 벡터 연산을 할당한다. 그러면, 벡터 레인은 할당된 벡터 데이터를 연산('벡터 연산')한다. 이때, 다수의 벡터 레인이 벡터 데이터를 병렬적으로 처리할 수 있다. 연산 결과는 메모리(1200)에 저장될 수 있다.
할당부(1320)는 메모리로부터 벡터 데이터 또는 벡터 연산을 읽거나 벡터 메모리에 연산된 벡터 데이터를 쓸 수 있다.
이하의 도 2 내지 5를 참조하여, 본 발명에 따른 재구성 가능 프로세서를 구체적으로 설명한다.
재구성 가능 프로세서는 벡터 레인 구성 정보에 따라 다양한 벡터 레인을 구성함으로써, 벡터 연산을 효율적으로 할 수 있다.
또한, 재구성 가능 프로세서는 처리할 어플리케이션의 종류에 따라 벡터 레인을 구성함으로써, 다양한 어플리케이션에 포함된 벡터 데이터를 효율적으로 연산할 수 있다.
도 2는 본 발명의 일 실시예에 따른 재구성 가능 프로세서를 설명하기 위한 도면이다.
재구성 가능 프로세서(2000)는 재구성 가능 어레이(2100), 벡터 레인 구성 메모리(2200) 및 제어부(2300)를 포함한다.
재구성 가능 어레이(2100)는 다수의 프로세싱 엘리먼트(processing element)(2101, 2102, 2103, 2104, 2105, 2106, 2107, 2108) 및 벡터 레지스터 파일(2150)을 포함할 수 있다. 여기서, 다수의 프로세싱 엘리먼트들은 연산 유닛(FU)을 포함하거나, 연산 유닛 및 읽기/쓰기부를 포함할 수 있다.
벡터 레지스터 파일(2150)은 벡터 연산에 필요한 데이터를 저장할 수 있다. 본 실시예에서는, 벡터 레지스터 파일(2150)의 위치가 재구성 가능 어레이(2100)의 내부에 존재하지만, 벡터 레지스터 파일(2150)의 위치는 이에 한정되는 것은 아니다. 또한, 벡터 레지스터 파일(2150)의 개수는 벡터 레인으로 지정된 모든 프로세싱 엘리먼트의 개수와 동일하고, 다수의 벡터 레지스터 파일(2150)은 각각의 프로세싱 엘리먼트에 연결될 수 있다.
벡터 레인 구성 메모리(2200)는 벡터 레인의 구성 정보를 포함할 수 있다. 여기서, 벡터 레인의 구성 정보는 벡터 레인의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수, 벡터 데이터를 읽거나 쓸 수 있는 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수, 프로세싱 엘리먼트 간의 연결 상태 등을 포함할 수 있다. 특정 연산 유닛이란 사용자 또는 제조업자 등에 의해서 지정된 연산 유닛 일 수 있다. 또한, 특정 연산 유닛이란 곱셈, 나눗셈 및 부동소수점 중 적어도 어느 하나의 연산을 할 수 있는 유닛을 의미할 수 있다.
이하에서는, 벡터 레인의 구성 정보가 벡터 레인의 개수는 4개이고, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수는 1개인 경우를 기준으로 설명한다.
벡터 연산 모드가 실행되면, 제어부(2300)의 지정부(2310)는 벡터 레인 구성 메모리(2200)에 저장된 벡터 레인의 구성 정보를 읽는다. 지정부(2310)는 벡터 레인 구성 정보에 따라 4개의 벡터 레인(2110, 2120, 2130, 2140)을 지정한다.
여기서, 제 1 벡터 레인(2110)은 2개의 프로세싱 엘리먼트(2101, 2102)를 포함하고, 프로세싱 엘리먼트(2102)는 읽기/쓰기부를 포함한다.
여기서, 제 2 벡터 레인(2120)은 2개의 프로세싱 엘리먼트(2103, 2104)를 포함하고, 프로세싱 엘리먼트(2103)는 읽기/쓰기부를 포함한다.
여기서, 제 3 벡터 레인(2130)은 2개의 프로세싱 엘리먼트(2105, 2106)를 포함하고, 프로세싱 엘리먼트(2106)는 읽기/쓰기부를 포함한다.
여기서, 제 4 벡터 레인(2140)은 2개의 프로세싱 엘리먼트(2107, 2108)를 포함하고, 프로세싱 엘리먼트(2107)는 읽기/쓰기부를 포함한다.
이때, 벡터 레지스터 파일(2150)은 8개가 존재하고, 각각의 프로세싱 엘리먼트(2101, 2102, 2103, 2104, 2105, 2106, 2107, 2108)에 연결될 수 있다. 지정부(2310)는 다수의 벡터 레인(2110. 2120, 2130, 2140)이 동일한 구조를 갖도록 지정할 수 있다.
지정부(2310)는 벡터 레인에 포함된 프로세싱 엘리머트 간의 연결 상태 정보 및, 벡터 레인과 벡터 레지스터 파일(2150) 간의 연결 상태 정보 등에 기초하여, 각 구성요소의 연결 상태를 변경할 수 있다.
할당부(2320)는 각각의 벡터 레인(2110, 2120, 2130, 2140)에 처리할 벡터 연산을 할당한다. 그러면, 각각의 벡터 레인(2110, 2120, 2130, 2140)들은 할당된 벡터 데이터를 병렬적으로 처리할 수 있다. 각각의 벡터 레인들은 각각의 벡터 레지스터 파일로부터 벡터 데이터를 입력받아 벡터 연산을 한다. 그리고, 각각의 벡터 레인들은 연산 결과를 각각의 벡터 레지스터 파일에 저장할 수 있다.
재구성 가능 프로세서는 벡터 레인 구성 정보에 따라 다양한 벡터 레인을 구성함으로써, 벡터 연산을 효율적으로 할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 재구성 가능 프로세서를 설명하기 위한 도면이다.
재구성 가능 프로세서(3000)는 재구성 가능 어레이(3100), 벡터 레인 구성 메모리(3200) 및 제어부(3300)를 포함한다.
재구성 가능 어레이(3100)는 다수의 프로세싱 엘리먼트(processing element)(3101, 3102, 3103, 3104, 3105, 3106, 3107, 3108) 및 벡터 레지스터 파일(3130, 3131)을 포함할 수 있다.
벡터 레지스터 파일(3130, 3131)은 벡터 연산에 필요한 데이터를 저장할 수 있다.
벡터 레인 구성 메모리(3200)는 벡터 레인의 구성 정보를 포함할 수 있다. 이하에서는, 벡터 레인의 구성 정보가 벡터 레인의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수는 4개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수는 1개인 경우를 기준으로 설명한다.
벡터 연산 모드가 실행되면, 제어부(3300)의 지정부(3310)는 벡터 레인 구성 메모리(3200)에 저장된 벡터 레인의 구성 정보를 읽는다. 지정부(3310)는 벡터 레인 구성 정보에 따라 2개의 벡터 레인(3110, 3120)을 지정한다.
여기서, 제 1 벡터 레인(3110)은 4개의 프로세싱 엘리먼트(3101, 3102, 3103, 3104)를 포함하고, 프로세싱 엘리먼트(3102)는 읽기/쓰기부를 포함한다.
여기서, 제 2 벡터 레인(3120)은 4개의 프로세싱 엘리먼트(3105, 3106, 3107, 3108)를 포함하고, 프로세싱 엘리먼트(3105)는 읽기/쓰기부를 포함한다.
제 1 벡터 레인(3110)은 제 1 벡터 레지스터 파일(3130)과 연결되고, 제 2 벡터 레인(3120)은 제 2 벡터 레지스터 파일(3131)과 연결된다. 구체적으로, 제 1 벡터 레인(3110)에 포함된 4개의 프로세싱 엘리먼트(3101, 3102, 3103, 3104)가 제 1 벡터 레지스터 파일(3130)에 연결되고, 제 2 벡터 레인(3120)에 포함된 4개의 프로세싱 엘리먼트(3105, 3106, 3107, 3108)가 제 2 벡터 레지스터 파일(3131)에 연결될 수 있다.
할당부(3320)는 각각의 벡터 레인(3110, 3120)에 처리할 벡터 연산을 할당한다. 그러면, 각각의 벡터 레인(3110, 3120)들은 할당된 벡터 데이터를 병렬적으로 처리할 수 있다.
재구성 가능 프로세서는 벡터 레인 구성 정보에 따라 다양한 벡터 레인을 구성함으로써, 벡터 연산을 효율적으로 할 수 있다.
도 4는 본 발명의 일 실시예에 따른 어플리케이션별 벡터 레인 구성 정보를 설명하기 위한 테이블이다.
도 4를 참조하면, 처리할 어플리케이션이 제 1 어플리케이션(4000) 인 경우,벡터 레인의 구성 정보는 벡터 레인의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수는 1개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수는 1개이다. 위와 같이 구성함으로써, 재구성 가능 프로세서가 제 1 어플리케이션을 가장 효율적으로 처리할 수 있다. 특정 연산 유닛이란 사용자 또는 제조업자 등에 의해서 지정된 연산 유닛일 수 있다. 또한, 특정 연산 유닛이란 곱셈, 나눗셈 및 부동소수점 중 적어도 어느 하나의 연산을 할 수 있는 유닛을 의미할 수 있다.
처리할 어플리케이션이 제 2 어플리케이션(4100) 인 경우, 벡터 레인의 구성 정보는 벡터 레인의 개수는 4개이고, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수는 1개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수는 0 개이다.
처리할 어플리케이션이 제 3 어플리케이션(4200) 인 경우, 벡터 레인의 구성 정보는 벡터 레인의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수는 4개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수는 1개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수는 0개이다.
처리할 어플리케이션이 제 4 어플리케이션(4300) 인 경우, 벡터 레인의 구성 정보는 벡터 레인의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수는 4개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수는 2개이고, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수는 2개이다.
예를 들면, 처리할 어플리케이션이 제 2 어플리케이션(4100)인 경우, 제어부의 지정부는 제 2 어플리케이션(4100)에 대응되는 벡터 레인 정보에 따라 벡터 레인을 지정한다. 이 경우, 지정된 벡터 레인은 도 2에 도시된 벡터 레인과 동일하다.
또 다른 예를 들면, 처리할 어플리케이션이 제 3 어플리케이션(4200)인 경우, 제어부의 지정부는 제 3 어플리케이션(4200)에 대응되는 벡터 레인 정보에 따라 벡터 레인을 지정한다. 이 경우, 지정된 벡터 레인은 도 3에 도시된 벡터 레인과 동일하다.
또 다른 예를 들면, 처리할 어플리케이션이 제 4 어플리케이션(4200)인 경우, 제어부의 지정부는 제 3 어플리케이션(4200)에 대응되는 벡터 레인 정보에 따라 벡터 레인을 지정한다. 예를 들면, 1개의 벡터 레인에는 4개의 프로세싱 엘리먼트가 포함되고, 4개의 프로세싱 엘리먼트 중 2개의 프로세싱 엘리먼트에는 읽기/쓰기부를 포함되고, 4개의 프로세싱 엘리먼트 중 2개의 프로세싱 엘리먼트에는 특정 연산 유닛이 포함된다(미도시).
재구성 가능 프로세서는 처리할 어플리케이션의 종류에 따라 벡터 레인을 구성함으로써, 다양한 어플리케이션에 포함된 벡터 데이터를 효율적으로 연산할 수 있다.
도 5는 본 발명의 일 실시예에 따른 재구성 가능 프로세서 제어 방법을 설명하기 위한 흐름도이다.
도 2 및 도 5를 참조하면, 벡터 연산 모드가 실행되면(5000), 제어부(2300)의 지정부(2310)는 벡터 레인 구성 메모리(2200)에 저장된 벡터 레인의 구성 정보를 읽는다(5100). 그리고, 지정부(2310)는 읽어온 벡터 레인 구성 정보에 따라 다수의 프로세싱 엘리먼트 중 하나 이상의 프로세싱 엘리먼트를 벡터 레인으로 지정한다(5200). 지정부(2310)는 벡터 레인에 포함된 프로세싱 엘리머트 간의 연결 상태 정보 및 벡터 레인과 레지스터 파일(2150) 간의 연결 상태 정보 등에 기초하여, 각 구성요소의 연결 상태를 변경할 수 있다. 할당부(2320)는 지정된 벡터 레인에 처리할 벡터 연산을 할당한다(5300). 그러면, 각각의 벡터 레인들은 할당된 벡터 데이터를 연산한다(5400). 이때, 각각의 벡터 레인들은 벡터 데이터를 병렬적으로 처리할 수 있다.
또 다른 예를 들면, 지정부(2310)는 처리할 어플리케이션의 종류를 판단한다. 그 다음, 지정부(2310)는 판단된 어플리케이션에 대응되는 벡터 레인의 구성 정보에 따라 벡터 레인을 지정할 수 있다.
재구성 가능 프로세서를 제어하는 방법은 벡터 레인 구성 정보에 따라 다양한 벡터 레인을 구성함으로써, 벡터 연산을 효율적으로 할 수 있다.
설명된 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
또한, 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명의 일실시예에 의하면, 전술한 방법은, 프로그램이 기록된 매체에 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.

Claims (14)

  1. 다수의 프로세싱 엘리먼트;
    벡터 레인 구성 정보에 따라 상기 다수의 프로세싱 엘리먼트 중 적어도 하나의 프로세싱 엘리먼트를 벡터 레인(lane)으로 지정하는 지정부; 및
    상기 지정된 벡터 레인에 벡터 연산을 할당하는 할당부를 포함하고,
    상기 벡터 레인 구성 정보는 벡터 레인의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수, 프로세싱 엘리먼트 간의 연결 상태를 포함하는 재구성 가능 프로세서.
  2. 제 1 항에 있어서,
    상기 벡터 레인 구성 정보는 어플리케이션의 종류에 대응되는 재구성 가능 프로세서.
  3. 제 1 항에 있어서,
    상기 지정부는,
    프로세싱 엘리먼트에 벡터 데이터를 읽거나 쓸 수 있는 읽기/쓰기부 또는 지정된 연산 유닛이 포함되도록 상기 벡터 레인을 지정하는 재구성 가능 프로세서.
  4. 제 3 항에 있어서,
    상기 지정된 연산 유닛은 곱셈, 나눗셈 및 부동 소수점 중 적어도 어느 하나를 연산할 수 있는 재구성 가능 프로세서.
  5. 제 1 항에 있어서,
    상기 지정부는
    동일한 구조를 갖는 여러 개의 벡터 레인을 지정하는 재구성 가능 프로세서.
  6. 삭제
  7. 제 1 항에 있어서,
    벡터 데이터 또는 벡터 연산을 저장하기 위한 벡터 레지스터 파일을 더 포함하고,
    상기 할당부는 상기 벡터 레지스터 파일로부터 상기 벡터 데이터 또는 벡터 연산을 읽거나 상기 벡터 레지스터 파일에 연산된 벡터 데이터를 쓰는 재구성 가능 프로세서.
  8. 제 7 항에 있어서,
    상기 벡터 레지스터 파일은,
    상기 벡터 레인으로 지정된 모든 프로세싱 엘리먼트의 개수만큼 존재하고, 각각의 프로세싱 엘리먼트에 연결되는 재구성 가능 프로세서.
  9. 벡터 레인 구성 정보에 따라 다수의 프로세싱 엘리먼트 중 적어도 하나의 프로세싱 엘리먼트를 재구성 가능 프로세서에 구비된 지정부가 벡터 레인(lane)으로 지정하는 단계; 및
    상기 재구성 가능 프로세서에 구비된 할당부가 상기 지정된 벡터 레인에 벡터 연산을 할당하는 단계를 포함하고,
    상기 벡터 레인 구성 정보는 벡터 레인의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 읽기/쓰기부가 포함된 프로세싱 엘리먼트의 개수, 벡터 레인에 포함된 프로세싱 엘리먼트 중 특정 연산 유닛이 포함된 프로세싱 엘리먼트의 개수, 프로세싱 엘리먼트 간의 연결 상태를 포함하는 재구성 가능 프로세서의 제어 방법.
  10. 제 9 항에 있어서,
    상기 벡터 레인(lane)으로 지정하는 단계는,
    처리할 어플리케이션의 종류를 판단하는 단계; 및
    판단된 어플리케이션의 종류에 대응되는 벡터 레인 구성 정보에 따라, 상기 벡터 레인을 지정하는 단계를 포함하는 재구성 가능 프로세서의 제어 방법.
  11. 제 9 항에 있어서,
    상기 벡터 레인(lane)으로 지정하는 단계는,
    벡터 레인 구성 메모리로부터 벡터 레인 구성 정보를 읽어오는 단계를 포함하는 재구성 가능 프로세서의 제어 방법.
  12. 제 9 항에 있어서,
    상기 벡터 레인(lane)으로 지정하는 단계는,
    프로세싱 엘리먼트에 벡터 데이터를 읽거나 쓸 수 있는 읽기/쓰기부 또는 지정된 연산 유닛이 포함되도록 벡터 레인을 지정하는 단계를 포함하는 재구성 가능 프로세서의 제어 방법.
  13. 제 12 항에 있어서,
    상기 지정된 연산 유닛은 곱셈, 나눗셈 및 부동 소수점을 연산할 수 있는 재구성 가능 프로세서의 제어 방법.
  14. 삭제
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