JP5647859B2 - 乗累算演算を実行するための装置および方法 - Google Patents
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Description
vacc[i]=vacc[i]−va[i]*vb[i] if vp[i]=false
{
VNEW_s32L(res);
uint_t i;
for (i=0; i<n; i++) {
int_32L tmp;
if (VGET_p16(vp,i) == true) {
tmp = mlal_s16(VGET_s32L(vacc,i),VGET_s16(va,i), VGET_s16(vb,i));
} else {
tmp = mlsl_s16(VGET_s32L(vacc,i),VGET_s16(va,i), VGET_s16(vb,i));
}
VSET_s32L(res,i,tmp);
}
return res;
}
{
VNEW_s32L(res);
uint_t i;
for (i=0; i<n; i++) {
int_32L tmp;
if (VGET_p16(vp,i) == true) {
tmp = mull_s16(VGET_s16(va,i), VGET_s16(vb,i));
} else {
tmp = neg_s32(mull_s16(VGET_s16(va,i), VGET_s16(vb,i)));
}
VSET_s32L(res,i,tmp);
}
return res;
}
Multiply imaginary part result=vbR[i]*vaI[i]+vbI[i]*vaR[i]
(ここで、「R」は、実数部を示し、「I」は、虚数部を示す)。
internal_vbI[k]=0
vaccI[i]=vaccI[i]+(vbR[i]*vaI[i]+vbI[i]*vaR[i])
vaccR[i]=vaccR[i]−(vbR[i]*vaR[i]−vbI[i]*vaI[i]) if vp[i]=false
vaccI[i]=vaccI[i]−(vbR[i]*vaI[i]+vbI[i]*vaR[i]) if vp[i]=false
vaccR[i]=vaccR[i]−(vbR[i]*vaR[i]−vbI[i]*vaI[i]) if vpR[i]=false
vaccI[i]=vaccI[i]−(vbR[i]*vaI[i]+vbI[i]*vaR[i]) if vpI[i]=false
vaccR[i]=vaccR[i]+(vbR[i]*vaR[i])+(vbI[i]*vaI[i])if vpR[i]==true and vpI[i]==false
vaccR[i]=vaccR[i]−(vbR[i]*vaR[i])−(vbI[i]*vaI[i])if vpR[i]==false and vpI[i]==true
vaccI[i]=vaccI[i]+(vbR[i]*vaI[i])−(vbI[i]*vaR[i])if vpR[i]==true and vpI[i]==false
vaccI[i]=vaccI[i]−(vbR[i]*vaI[i])+(vbI[i]*vaR[i])if vpR[i]==false and vpI[i]==true
vaccI[i]=vaccI[i]−(vbR[i]*vaI[i])−(vbI[i]*vaR[i])if vpR[i]==false and vpI[i]==false
135 述語レジスタバンク
140 ベクトルレジスタバンク
160 コントローラ
210 加算器制御ブロック
215 レーン
217 乗算器回路
219 加算/減算回路
220 レーン
Claims (27)
- データ処理装置であって、
制御信号に応答して、少なくとも1つの入力データ要素において、データ処理演算を実行する、データ処理回路と、
前記データ処理回路に連結し、前記制御信号を生成するようにプログラム命令に応答する、命令デコーダ回路と、を含み、
前記命令デコーダ回路は、入力オペランドとして、第1の入力データ要素と、第2の入力データ要素と、述語値を指定する、述語化された乗累算命令に応答し、前記データ処理回路を制御するように制御信号を生成し、
前記第1の入力データ要素および前記第2の入力データ要素を乗算し、乗算データ要素を生成するステップと、
前記述語値が、第1の値を有する場合、初期累算データ要素に前記乗算データ要素を加算することによって、結果累算データ要素を生成するステップと、
前記述語値が、第2の値を有する場合、前記初期累算データ要素から前記乗算データ要素を減算することによって、前記結果累算データ要素を生成するステップと、により、乗累算演算を実行する、データ処理装置。 - 前記入力オペランドを記憶するための少なくとも1つのレジスタバンクを更に含み、前記述語化された乗累算命令は、前記述語値を含む少なくとも1つのレジスタバンクのレジスタを識別する、請求項1に記載のデータ処理装置。
- 前記データ処理回路は、N行の並行処理を提供する、SIMDデータ処理回路であり、Nは、1を超える整数であり、前記SIMDデータ処理回路は、前記制御信号に応答し、N行の並行処理の各々において、データ処理演算を並行して実行し、
前記述語化された乗累算命令は、入力オペランドとして、第1のベクトルを形成する複数の前記第1の入力データ要素を指定し、
前記命令デコーダ回路は、前記乗累算演算への入力に対して選択される前記第1のベクトルからの前記第1の入力データ要素が、該乗累算演算が実行される並行処理のレーンに依存するように、前記述語化された乗累算命令に応答して、前記データ処理回路を制御するように制御信号を生成し、前記N行の並行処理の各々において、前記乗累算演算を並行して実行する、請求項1に記載のデータ処理装置。 - 前記述語化された乗累算命令は、入力オペランドとして、第2のベクトルを形成する複数の前記第2の入力データ要素を指定し、
乗累算演算への入力に対して選択される前記第2のベクトルからの前記第2の入力データ要素は、該乗累算演算が実行される並行処理のレーンに依存する、請求項3に記載のデータ処理装置。 - 前記述語化された乗累算命令は、入力オペランドとして、スカラの第2の入力データ要素を指定し、これは、次いで、第2のベクトルを形成する前記データ処理回路内で複製され、
それによって、同一の前記第2の入力データ要素は、前記乗累算演算が実行される並行処理の各レーンにおいて使用される、請求項3に記載のデータ処理装置。 - 前記述語化された乗累算命令は、入力オペランドとして、第3のベクトルを形成する複数の前記述語値を指定し、
前記乗累算演算への入力に対して選択される前記第3のベクトルからの前記述語値は、該乗累算演算が実行される並行処理のレーンに依存する、請求項3に記載のデータ処理装置。 - 前記第3のベクトルは、前記N行の並行処理の各々内で、前記乗累算演算が独立して、乗加算または乗減算演算を実行するよう構成されるように、Nの述語値を指定する、請求項6に記載のデータ処理装置。
- 前記述語化された乗累算命令は、入力オペランドとして、前記初期累算データ要素を更に指定する、請求項1に記載のデータ処理装置。
- 前記初期累算データ要素は、既定値である、請求項1に記載のデータ処理装置。
- 前記既定値は、ゼロである、請求項9に記載のデータ処理装置。
- 前記述語化された乗累算命令は、入力オペランドとして、第4のベクトルを形成する複数の前記初期累算データ要素を指定し、
前記乗累算演算への入力に対して選択される前記第4のベクトルからの前記初期累算データ要素は、該乗累算演算が実行される並行処理のレーンに依存する、請求項3に記載のデータ処理装置。 - 前記データ処理回路は、N行の並行処理を提供する、SIMDデータ処理回路であり、Nは、1を超える整数であり、前記SIMDデータ処理回路は、前記制御信号に応答し、前記N行の並行処理の各々において、データ処理演算を並行して実行し、
前記述語化された乗累算命令は、入力オペランドとして、第1のベクトルを形成する複数の前記第1の入力データ要素を指定し、
前記命令デコーダ回路は、前記乗累算演算への入力に対して選択される前記第1のベクトルからの前記第1の入力データ要素が、該乗累算演算が実行される並行処理のレーンに依存するように、前記述語化された乗累算命令に応答して、前記データ処理回路を制御するように制御信号を生成し、前記N行の並行処理の各々において、前記乗累算演算を並行して実行し、
前記述語化された乗累算命令は、入力オペランドとして、第2のベクトルを形成する複数の前記第2の入力データ要素を指定し、
前記乗累算演算への入力に対して選択される前記第2のベクトルからの前記第2の入力データ要素は、該乗累算演算が実行される並行処理のレーンに依存し、
ここで、前記第1、第2、および第4のベクトルの各々は、N行のデータ要素を有する、請求項11に記載のデータ処理装置。 - 各第1の入力データ要素は、Xビットを含み、各第2の入力データ要素は、Yビットを含み、各初期累算データ要素は、少なくともX+Yビットの大きさである、請求項1に記載のデータ処理装置。
- X=Yである、請求項13に記載のデータ処理装置。
- 前記少なくとも1つのレジスタバンクは、前記第1および第2の入力データ要素を記憶するための入力レジスタを含む入力データ要素のレジスタバンクと、各初期累算データ要素および結果累算データ要素を記憶するための累算レジスタを有する累算レジスタバンクと、を含む、請求項2に記載のデータ処理装置。
- 前記第1の入力データ要素および前記第2の入力データ要素のうちの少なくとも1つは、実数部および虚数部を含む複素数であり、
データ処理回路によって実行される前記乗累算演算は、前記結果累算データ要素として、実数部および虚数部を有する複素数を生成する複素乗累算演算である、請求項1に記載のデータ処理装置。 - 前記第1の入力データ要素および前記第2の入力データ要素は共に、実数部および虚数部を含む複素数である、請求項16に記載のデータ処理装置。
- 前記複素乗累算演算は、対応する前記複素結果累算データ要素の実数部および虚数部を生成するために、乗算、加算、および減算演算シーケンスの実行を含む、請求項16に記載のデータ処理装置。
- 制御信号に応答して、少なくとも1つの入力データ要素において、データ処理演算を実行する、データ処理回路と、
前記データ処理回路に連結し、前記制御信号を生成するようにプログラム命令に応答する、命令デコーダ回路と、を含み、
前記命令デコーダ回路は、入力オペランドとして、第1の入力データ要素と、第2の入力データ要素と、少なくとも2つの述語値を指定する、述語化された乗累算命令に応答し、前記データ処理回路を制御するように前記制御信号を生成するものであり、
前記第1の入力データ要素および第2の入力データ要素のうちの少なくとも1つは、実数部および虚数部を含む複素数であり、
前記データ処理回路は、前記述語化された乗累算命令に応答して生成された前記制御信号に応じて、
前記第1の入力データ要素と前記第2の入力データ要素のうちのいずれかが複素数でなければ、その複素数でない入力データ要素の虚数部を零として扱い、
前記第1の入力データ要素の実数部と前記第2の入力データ要素の実数部との乗算により、第1の乗算データ要素を生成し、
前記第1の入力データ要素の虚数部と前記第2の入力データ要素の虚数部との乗算と乗算結果の符号反転により、第2の乗算データ要素を生成し、
前記第1の入力データ要素の実数部と前記第2の入力データ要素の虚数部との乗算により、第3の乗算データ要素を生成し、
前記第1の入力データ要素の虚数部と前記第2の入力データ要素の実数部との乗算により、第4の乗算データ要素を生成し、
前記少なくとも2つの述語値のそれぞれの述語値に基づいて、前記第1の乗算データ要素、前記第2の乗算データ要素、前記第3の乗算データ要素、前記第4の乗算データ要素のそれぞれについて、符号を反転させるか否かを定めて、符号を反転させると定めた場合には、対応する乗算データ要素の符号を反転し、
初期累算データ要素の実数部と前記第1の乗算データ要素と前記第2の乗算データ要素の加算により、結果累算データ要素の実数部を生成し、
前記初期累算データ要素の虚数部と前記第3の乗算データ要素と前記第4の乗算データ要素の加算により、前記結果累算データ要素の虚数部と生成するものである、
データ処理装置。 - 前記少なくとも2つの述語値には、前記第1の乗算データ要素と前記第2の乗算データ要素の符号を反転させるか否かを定めるための第1の述語値と、前記第3の乗算データ要素と前記第4の乗算データ要素の符号を反転させるか否かを定めるための第2の述語値が含まれる、請求項19に記載のデータ処理装置。
- 前記少なくとも2つの述語値には、前記第1の乗算データ要素と前記第3の乗算データ要素の符号を反転させるか否かを定めるための第1の述語値と、前記第2の乗算データ要素と前記第4の乗算データ要素の符号を反転させるか否かを定めるための第2の述語値が含まれる、請求項19に記載のデータ処理装置。
- 前記第1の入力データ要素および前記第2の入力データ要素のうちの少なくとも1つは、浮動小数点数であり、
前記データ処理回路によって実行される前記乗累算演算は、前記結果累算データ要素として、浮動小数点数を生成する、浮動小数点乗累算演算である、請求項1に記載のデータ処理装置。 - 前記第1の入力データ要素および前記第2の入力データ要素は共に、浮動小数点数である、請求項22に記載のデータ処理装置。
- 制御信号に応答して、少なくとも1つの入力データ要素において、データ処理演算を実行するデータ処理回路と、前記データ処理回路に連結され、かつプログラム命令に応答して前記制御信号を生成する命令デコーダ回路と、を使用してデータを処理する方法であって、
制御信号を生成するために、入力オペランドとして、第1の入力データ要素、第2の入力データ要素、および述語値を指定する述語化された乗累算命令をデコードするステップと、
前記制御信号を使用して前記データ処理回路を制御し、
前記第1の入力データ要素および前記第2の入力データ要素を乗算し、乗算データ要素を生成するステップ、
前記述語値が、第1の値を有する場合、前記乗算データ要素を初期累算データ要素に加算することによって、結果累算データ要素を生成するステップ、および
前記述語値が、第2の値を有する場合、前記初期累算データ要素から前記乗算データ要素を減算することによって、前記結果累算データ要素を生成するステップにより、乗累算演算を実行するステップと、を含む、方法。 - 前記データ処理回路と前記命令デコーダ回路を含むデータプロセッサに、請求項24に記載の方法を実行させるための、少なくとも1つの述語化された乗累算命令を含む、コンピュータプログラム。
- データ処理装置の仮想機械実装であって、入力オペランドとして、第1の入力データ要素、第2の入力データ要素、および述語値を指定する述語化された乗累算命令に応答して、
前記第1の入力データ要素および前記第2の入力データ要素を乗算し、乗算データ要素を生成するステップと、
前記述語値が、第1の値を有する場合、前記乗算データ要素を初期累算データ要素に加算することによって、結果累算データ要素を生成するステップと、
前記述語値が、第2の値を有する場合、前記初期累算データ要素から前記乗算データ要素を減算することによって、前記結果累算データ要素を生成するステップと、により、乗累算演算を実行する、仮想機械実装。 - データ処理装置であって、
制御信号に応答して、少なくとも1つの入力データ要素において、データ処理演算を実行するためのデータ処理手段と、
前記データ処理手段に連結され、プログラム命令に応答して、前記制御信号を生成するための命令デコーダ手段と、を含み、
前記命令デコーダ手段は、入力オペランドとして、第1の入力データ要素、第2の入力データ要素、および述語値を指定する述語化された乗累算命令に応答して、
前記第1の入力データ要素および前記第2の入力データ要素を乗算し、乗算データ要素を生成するステップ、
前記述語値が、第1の値を有する場合、前記乗算データ要素を初期累算データ要素に加算することによって、結果累算データ要素を生成するステップ、および
前記述語値が、第2の値を有する場合、前記初期累算データ要素から前記乗算データ要素を減算することによって、前記結果累算データ要素を生成するステップにより、乗累算演算を実行するために前記データ処理手段を制御する、制御信号を生成する、データ処理装置。
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Families Citing this family (45)
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CN103999078B (zh) * | 2011-10-27 | 2017-03-22 | 英特尔公司 | 具有包含用于fir滤波的矢量卷积函数的指令集的矢量处理器 |
WO2013095619A1 (en) * | 2011-12-23 | 2013-06-27 | Intel Corporation | Super multiply add (super madd) instruction with three scalar terms |
CN107102844B (zh) * | 2011-12-23 | 2021-06-08 | 英特尔公司 | 超级乘加(超级madd)指令 |
US8909687B2 (en) * | 2012-01-19 | 2014-12-09 | Mediatek Singapore Pte. Ltd. | Efficient FIR filters |
US9274750B2 (en) * | 2012-04-20 | 2016-03-01 | Futurewei Technologies, Inc. | System and method for signal processing in digital signal processors |
US9355068B2 (en) * | 2012-06-29 | 2016-05-31 | Intel Corporation | Vector multiplication with operand base system conversion and re-conversion |
CN103268223B (zh) * | 2013-04-26 | 2016-06-29 | 深圳中微电科技有限公司 | 在编译过程中改善乘加类指令执行性能的方法 |
CN104866461B (zh) * | 2014-02-21 | 2018-03-02 | 北京国睿中数科技股份有限公司 | 用于浮点复数乘i加减的装置和方法 |
US9916130B2 (en) * | 2014-11-03 | 2018-03-13 | Arm Limited | Apparatus and method for vector processing |
US10275247B2 (en) * | 2015-03-28 | 2019-04-30 | Intel Corporation | Apparatuses and methods to accelerate vector multiplication of vector elements having matching indices |
GB2540943B (en) | 2015-07-31 | 2018-04-11 | Advanced Risc Mach Ltd | Vector arithmetic instruction |
GB2540944B (en) * | 2015-07-31 | 2018-02-21 | Advanced Risc Mach Ltd | Vector operand bitsize control |
US9733899B2 (en) * | 2015-11-12 | 2017-08-15 | Arm Limited | Lane position information for processing of vector |
CN106980600B (zh) * | 2016-01-18 | 2019-09-06 | 普天信息技术有限公司 | 一种lte接收系统中fpga处理复数矩阵乘法的方法及系统 |
CN107615389B (zh) * | 2016-02-25 | 2021-04-13 | 慧与发展有限责任合伙企业 | 忆阻乘法器件、用于复数乘法累加运算的方法及忆阻阵列 |
GB2548908B (en) * | 2016-04-01 | 2019-01-30 | Advanced Risc Mach Ltd | Complex multiply instruction |
GB2553783B (en) * | 2016-09-13 | 2020-11-04 | Advanced Risc Mach Ltd | Vector multiply-add instruction |
US10824934B2 (en) * | 2017-01-12 | 2020-11-03 | Texas Instruments Incorporated | Methods and apparatus for matrix processing in a convolutional neural network |
US11327752B2 (en) * | 2017-02-23 | 2022-05-10 | Arm Limited | Element by vector operations in a data processing apparatus |
KR102425668B1 (ko) * | 2017-02-23 | 2022-07-28 | 에이알엠 리미티드 | 데이터 처리장치에서의 곱셈-누적 |
GB2560159B (en) * | 2017-02-23 | 2019-12-25 | Advanced Risc Mach Ltd | Widening arithmetic in a data processing apparatus |
US10162633B2 (en) * | 2017-04-24 | 2018-12-25 | Arm Limited | Shift instruction |
US10409592B2 (en) * | 2017-04-24 | 2019-09-10 | Arm Limited | Multiply-and-accumulate-products instructions |
DE102017207876A1 (de) * | 2017-05-10 | 2018-11-15 | Robert Bosch Gmbh | Parallelisierte Verarbeitung |
US10503507B2 (en) | 2017-08-31 | 2019-12-10 | Nvidia Corporation | Inline data inspection for workload simplification |
KR102356708B1 (ko) * | 2017-09-28 | 2022-01-27 | 삼성전자주식회사 | 컨볼루션 연산을 수행하는 연산 장치 및 연산 방법 |
US10795676B2 (en) * | 2017-09-29 | 2020-10-06 | Intel Corporation | Apparatus and method for multiplication and accumulation of complex and real packed data elements |
US10534838B2 (en) | 2017-09-29 | 2020-01-14 | Intel Corporation | Bit matrix multiplication |
US10664277B2 (en) | 2017-09-29 | 2020-05-26 | Intel Corporation | Systems, apparatuses and methods for dual complex by complex conjugate multiply of signed words |
US11074073B2 (en) * | 2017-09-29 | 2021-07-27 | Intel Corporation | Apparatus and method for multiply, add/subtract, and accumulate of packed data elements |
US11243765B2 (en) | 2017-09-29 | 2022-02-08 | Intel Corporation | Apparatus and method for scaling pre-scaled results of complex multiply-accumulate operations on packed real and imaginary data elements |
US11256504B2 (en) | 2017-09-29 | 2022-02-22 | Intel Corporation | Apparatus and method for complex by complex conjugate multiplication |
US10552154B2 (en) | 2017-09-29 | 2020-02-04 | Intel Corporation | Apparatus and method for multiplication and accumulation of complex and real packed data elements |
US10514924B2 (en) | 2017-09-29 | 2019-12-24 | Intel Corporation | Apparatus and method for performing dual signed and unsigned multiplication of packed data elements |
US10795677B2 (en) * | 2017-09-29 | 2020-10-06 | Intel Corporation | Systems, apparatuses, and methods for multiplication, negation, and accumulation of vector packed signed values |
US10802826B2 (en) | 2017-09-29 | 2020-10-13 | Intel Corporation | Apparatus and method for performing dual signed and unsigned multiplication of packed data elements |
GB2568085B (en) * | 2017-11-03 | 2020-01-01 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
EP3499362B1 (en) * | 2017-12-13 | 2022-11-30 | ARM Limited | Vector add-with-carry instruction |
US10678507B2 (en) * | 2017-12-22 | 2020-06-09 | Alibaba Group Holding Limited | Programmable multiply-add array hardware |
US10977001B2 (en) * | 2018-02-05 | 2021-04-13 | Mediatek Inc. | Asymmetric quantization of multiple-and-accumulate operations in deep learning processing |
US10528346B2 (en) | 2018-03-29 | 2020-01-07 | Intel Corporation | Instructions for fused multiply-add operations with variable precision input operands |
KR102126857B1 (ko) * | 2018-05-10 | 2020-06-25 | 서울대학교산학협력단 | 행 단위 연산 뉴럴 프로세서 및 이를 이용한 데이터 처리 방법 |
GB2576180B (en) * | 2018-08-08 | 2022-08-10 | Temporal Computing Ltd | Temporal computing |
JP7296574B2 (ja) * | 2019-03-04 | 2023-06-23 | パナソニックIpマネジメント株式会社 | プロセッサ及びプロセッサの制御方法 |
US12061910B2 (en) * | 2019-12-05 | 2024-08-13 | International Business Machines Corporation | Dispatching multiply and accumulate operations based on accumulator register index number |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0298777A (ja) * | 1988-10-05 | 1990-04-11 | Nec Corp | 並列積和演算回路及びベクトル行列積演算方法 |
JPH04271431A (ja) * | 1991-02-27 | 1992-09-28 | Fujitsu Ltd | 演算制御方式 |
SG52303A1 (en) * | 1993-12-20 | 1998-09-28 | Motorola Inc | Arithmetic engine |
GB2291515B (en) * | 1994-07-14 | 1998-11-18 | Advanced Risc Mach Ltd | Data processing using multiply-accumulate instructions |
US5598362A (en) * | 1994-12-22 | 1997-01-28 | Motorola Inc. | Apparatus and method for performing both 24 bit and 16 bit arithmetic |
JP3652018B2 (ja) * | 1996-07-22 | 2005-05-25 | シャープ株式会社 | 行列演算装置 |
US5796645A (en) * | 1996-08-27 | 1998-08-18 | Tritech Microelectronics International Ltd. | Multiply accumulate computation unit |
JP3462670B2 (ja) * | 1996-08-29 | 2003-11-05 | 富士通株式会社 | 演算実行方法及び演算装置 |
GB2326253A (en) * | 1997-06-10 | 1998-12-16 | Advanced Risc Mach Ltd | Coprocessor data access control |
EP0992917B1 (en) * | 1998-10-06 | 2007-07-04 | Texas Instruments Inc. | Linear vector computation |
US6542916B1 (en) * | 1999-07-28 | 2003-04-01 | Arm Limited | Data processing apparatus and method for applying floating-point operations to first, second and third operands |
JP3958662B2 (ja) * | 2002-09-25 | 2007-08-15 | 松下電器産業株式会社 | プロセッサ |
US7660841B2 (en) * | 2004-02-20 | 2010-02-09 | Altera Corporation | Flexible accumulator in digital signal processing circuitry |
CN1658152B (zh) * | 2004-02-20 | 2012-06-13 | 阿尔特拉公司 | 乘法器-累加器块模式划分 |
US7437401B2 (en) * | 2004-02-20 | 2008-10-14 | Altera Corporation | Multiplier-accumulator block mode splitting |
KR20070055487A (ko) * | 2004-07-13 | 2007-05-30 | 쓰리플러스원 테크놀러지, 인크 | 프로그램가능한 프로세서 아키텍처 |
EP1710691A1 (en) * | 2005-04-07 | 2006-10-11 | STMicroelectronics (Research & Development) Limited | MAC/MUL unit |
JP4159565B2 (ja) * | 2005-06-01 | 2008-10-01 | エヌイーシーコンピュータテクノ株式会社 | ベクトル積和演算回路 |
JP2007004542A (ja) * | 2005-06-24 | 2007-01-11 | Renesas Technology Corp | 半導体信号処理装置 |
JP2009048532A (ja) * | 2007-08-22 | 2009-03-05 | Nec Electronics Corp | マイクロプロセッサ |
-
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