JP4159565B2 - ベクトル積和演算回路 - Google Patents
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外部から指定される演算モードに基いて前記オペランドと予め設定された所定値のデータとのいずれかを選択して前記積和回路に出力する機能セレクタと、前記オペランド毎にデータの有効/無効を示すマスクビットを格納するマスクレジスタとを備え、
前記機能セレクタは、前記演算モードと前記オペランド各々に付随するマスクビットとに基いて前記オペランドと前記所定値のデータとのいずれかを選択して前記積和回路に出力している。
R=(Ma[i]*A[i])*(Mb[i]*B[i])
+(Mc[i]*C[i])
という計算を行う。ここで、A[i]は第1OP、B[i]は第2OP、C[i]は第3OP、Ma[i]、Mb[i]、Mc[i]はそれぞれ各オペランドOPに対するマスクビットの値を表す。
1a,1b,2a,
2b,3a,3b セレクタ
4 仮数部乗算回路
5 仮数部加算器
6 指数部加算器
7 指数部減算器
8 シフト回路
9 正規化回路
10 丸め回路
11〜12 制御回路
14 0カウンタ
15 指数部補正回路
21〜23 ベクトルレジスタ
31〜33 マスクレジスタ
111〜114,
116,117,
121〜124,
126,127,
131〜133,
135 論理積回路
115,125,
134 論理和回路
Claims (5)
- 少なくとも第1のオペランドと第2のオペランドと第3のオペランドとを入力して、それらの積和を求める積和回路を含むベクトル積和演算回路であって、
外部から指定される演算モードに基いて前記オペランドと予め設定された所定値のデータとのいずれかを選択して前記積和回路に出力する機能セレクタと、前記オペランド毎にデータの有効/無効を示すマスクビットを格納するマスクレジスタとを有し、
前記機能セレクタは、前記演算モードと前記オペランド各々に付随するマスクビットとに基いて前記オペランドと前記所定値のデータとのいずれかを選択して前記積和回路に出力することを特徴とするベクトル積和演算回路。 - 前記演算モードと前記マスクビットとに基いて前記オペランドと前記所定値のデータとのいずれかを選択させるための選択信号を生成して前記機能セレクタに出力する制御回路を含み、
前記機能セレクタは、前記選択信号にしたがって前記オペランドと前記所定値のデータとのいずれかを選択して前記積和回路に出力することを特徴とする請求項1記載のベクトル積和演算回路。 - 前記マスクレジスタと、前記機能セレクタと、前記制御回路とをそれぞれ前記第1のオペランドと第2のオペランドと第3のオペランドとに対応して設けたことを特徴とする請求項2記載のベクトル積和演算回路。
- 前記所定値は、2値信号の所定値及びその反転値であることを特徴とする請求項1から請求項3のいずれか記載のベクトル積和演算回路。
- 前記積和回路は、前記第1のオペランドと前記第2のオペランドと前記第3のオペランドとをそれぞれ格納する第1〜第3のベクトルレジスタと、前記第1のオペランド及び前記第2のオペランド各々に対応する前記機能セレクタの指数部出力の加算を行う指数部加算回路と、前記第3のオペランドに対応する前記機能セレクタの指数部出力と前記指数部加算回路の出力との減算を行う指数部減算回路と、前記第3のオペランドに対応する前記機能セレクタの仮数部出力な対して前記指数部減算回路の出力であるシフト量にしたがったシフト動作を行うシフト回路と、前記第1のオペランド及び前記第2のオペランド各々に対応する前記機能セレクタの仮数部出力の乗算を行う仮数部乗算回路と、前記仮数部乗算回路の出力と前記シフト回路の出力との加算を行う仮数部加算回路と、前記仮数部加算回路の出力を入力としてMSB(Most Significant Bit)からのビット0の数をカウントする0カウンタと、前記0カウンタの出力にしたがって前記仮数部加算回路の出力をシフトして正規化を行う正規化回路と、前記正規化回路の出力を入力として丸め処理を行う丸め回路と、前記0カウンタの出力にしたがって前記指数部加算回路の出力を補正する指数部補正回路とからなる浮動小数点積和演算器であることを特徴とする請求項2から請求項4のいずれか記載のベクトル積和演算回路。
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