JPH01220054A - バス制御集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタルシステムにおけるシステムバスの制御
に係り、特にＭ　Ｉ　Ｌ−８ＴＯ−１５５３＠規格バス
を使ったシステムのシステムバス１ＩｉｌｌＩ！ｌに関
する。

従来の技術 前記１５５３号規格のバスは国防総省により非周期直列
時分割多重化バスと定義されている。典型的な１５５３
号規格システムでは一つの中央コンピュータ（例えば航
空機搭載火器管制用コンピュータ）と遠隔端末（ＲＴ）
と称するバスに接続された多数の他のユニットとが使用
される。バスの詳細な仕様はアラバマ州ハンツビル（ｌ
ｌｕｎｔｓｖｉｌｌｅ）のニスシーアイ　システムズ　
インコーホレーテッド（ＳＣＩ　５ｙＳｔｅｌｌＳ、　
Ｉｎｃ、　）より刊行のＭ　Ｉ　Ｌ−８Ｔ［）　１５５
３号規格応用適用便覧（１４ＩＬ−８Ｔ口１５５３Ｍｕ
ｌｔｉｐｌｅｘ　Ａｐｐｌｉｃａｔｉｏｎｓ　ｆｌａｎ
ｄｂｏｏｋ）を始めとする多くの刊行物に記載されてい
る。この規格では３ワードフオーマツト、すなわちコマ
ンドワード。

データワード及び状態ワードよりなるフォーマットの使
用も配慮されている。ここで、これらのワードの機能は
自明であろう。また上記バス規格は３種類のメツセージ
フォーマット、すなわち２つの任意の遠隔端末間でのメ
ツセージ転送（ＲＴから８丁）やバス制御装置から特定
の端末への転送等のメツセージ転送：端末管理用のモー
ドコマンド；及び全ての遠隔端末に向けての一斉回報通
信についても配慮されている。

発明が解決しようとする問題点 従来、システム中におけるバス制ｔＩｌ装置の機能は印
刷回路基板上のいくつかのチップよりなる混成集積回路
により実行されている。かかる例としてデータ　デバイ
ス　コーポレーション（Ｄａｔａｏｅｖｔｃｅ　Ｃｏｒ
ｐｏｒａｔｉｏｎ）のＢｕｓ−６６３００、Ｂｕｓ−６
６３０５、８Ｕ　Ｓ　−６６１０６及びＢ　ｔＪ　Ｓ　
−６６１１１と称するチップセットがある。これらの及
びその他のバス制御装置の問題点はシステムＣＰＵ　（
主システムコンピュータの中央処理ユニット）が１５５
３号規格のコマンド毎に、あるいは少数のコマンド毎に
バス制御装置と相互作用しなければならないことである
。一方ｔｓ５３＠規格のバスは実時間バスでありバス制
御装置及び遠隔端末は非常に厳しい時間的制約の下に応
答が要求されるのに対し、ＣＰＵとバスとの相互作用は
システムの応答を劣化ささせるばかりでなく中央コンピ
ュータをロードダウンさせることにもなる。ＣＰＵがバ
スを介して送られたメツセージシーケンスを再構成しＣ
ＰＵに割込み信号を送る原因となった事象に対処するに
は中央コンピュータに必然的により以上の負荷がかから
ざるを得ない。さらに、従来のシステムのいくつかは使
用されるメモリ領域及びこれらの領域の大きさが一定不
変でなけれればならない要求が存在する問題点を有する
。これらの同順はいずれもより頻繁なＣＰＵの介入を要
求する。

従来より、ＣＰＵからバス管理の負担を取除きバスを介
してメツセージ及びコマンドをプログラムされたシーケ
ンスに従って転送できるサブシステムが要望されていた
。

本発明は低電圧論理回路を含み、１５５３号Ｍｌ規格で
要求されるｖ１１Ｍ１機能を有し、ＣＰＵからバス管理
のための多くのタスクの負担を除去することのできるバ
ス制ｗＪ装置を提供することを目的とする。

問題点を解決するための手段 要約すると、本発明はＭ　Ｉ　Ｔ−８ＴＤ−１５５３８
号規格バスシステムで使われてバス制ｔｉＯ装置及び遠
隔端末の双方に関するバス関連動作を実行する二重目的
集積回路を提供する。本発明による集積回路はホストＣ
ＰＵによりプログラムされた多数の状態マシンを含み、
ＣＰＵからの介入がほとんどあるいは全くなしに−又は
複数の一連のメツセージ転送動作を実行することができ
る。

本発明の一の特徴は１５５３号規格バスメツセージに関
連する全てのコマンド及びデータがＣＰＵと協働するホ
ストメモリ中に記憶され、バス制御装置によりＤＭＡ技
術を使ってアクセスされることにある。

本発明の他の特徴は、バス制御装置により、システムプ
ログラマが決定したプログラムシーケンスに従ってＣＰ
Ｕとは独立に、またＣＰＵからのコマンドにより要求さ
れた場合にのみこのシーケンスから外れて実行されるメ
ツセージの連鎖リストが提供されることにある。メツセ
ージの連鎖リストはメモリのコマンドブロック領域の連
鎖リストに対応する。

本発明のさらに他の特徴はバス制御装置あるいは遠隔端
末のためのバスインターフェース動作を行なう二重目的
チップが設けられることである。

このチップを以下ＢＣＲＴ　（バス制御装置−遠隔端末
、Ｂｕｓ　Ｃｏｎｔｒｏｌｌｅｒ−Ｒｅａ＋ｏｔｅ　Ｔ
ｅｒｍｉｎａｌの略）と称する。

本発明のその他の特徴及び利点は以下図面を参照しなが
ら行なう本発明実施例の説明及び特許請求範囲の記載よ
り明らかとなろう。

実施例 第１図は本発明により構成されたバス制御装置の一部を
概略的に示す図である。図中、左下側に２線式ワイヤに
より構成されたバスが符号５で示されている。このバス
は１５５３号規格仕様の二重撚線対バスである。２つの
変圧器３２及び３４がバスに信号を結合する。また、バ
スインターフェース３０が信号をバス制御装置チップ中
で使われている論理レベルからＭＩＬ規格仕様のレベル
に変換する。以上に説明した部分は全て従来のものと同
一であり本発明の一部を構成するものではない。

図中右側には１６ビツトマイクロプロセツサ１０が示さ
れている。図示の例ではマイクロプロセッサ１０として
モトローラ６８０００マイクロプロセツサが使われてい
る。これは１５５３号規格バスを使ったデジタルシステ
ムのバス中央処理装置（ＣＰＵ）である。１５５３号規
格バス上の他のシステムはそれが他のローカルＣＰＵを
含んでいても遠隔端末（ＲＴ）と称することにする。図
中上方にはｃｐｕｉ　ｏと協働するホストメモリである
メモリモジュール２０が丞されている。また従来のメモ
リ制御論理回路２５が設けられｃｐｕｉｏ及び後出のバ
ス制御チップの双方から制御信号を供給される。これら
のＣＰＬＪ　１０．メモリ２０及びメモリ制御論理回路
２５にはいずれも市販品を使用することができる。本発
明ではこれらの個々のユニットの構成は問わない。バス
制御ｌチップ（バス制御装置）は符号１０Ｇで表わされ
、メモリ２０及びＣＰＬｌｌｏに接続されたアドレスバ
ス１２とデータバス１４と、同じくメモリ２０及びＣＰ
Ｕ１０に接続された制御ラインとを有する。バス１ｌｌ
ＩＩｌ装置１００が出力する制御信号は多数のユニット
をインターフェースできるように柔軟性を有する。ＣＰ
Ｕ１０はバス制御装Ｂｉｏｏ中のレジスタに直接に書込
みを行なって実行したいタスクの組を初期化したりＣＰ
Ｕが実行中のシステムプログラムに従ってタスクの組を
変更したりすることができる。

バス制御装置１０ＧはデータをＣＰＵへ送ると共にデー
タを通常のＤＭＡ　（直接メモリアクセス）過程により
メモリ２０に直接に送る。

動作時にはバス制御袋Ｍ１００はコマンドをバス５を介
してシステムの一部を構成する種々の遠隔端末に送り、
またこれらの遠隔端末からの応答を受信してメモリ２０
中に通常の如くに記憶する。

ｉｌ制御装ｆｉｌｏｏはＣＰＵの初期化過程においてｕ
制御装Ｈｉｉｏｏ中に記憶されたフラグに応じて割込み
と称するデータ又はフラグをＣＰＵへ返送してもよい。

データをメモリユニット２０中に直接に記憶する利点は
データがｃｐｕｉｏによりアクセスで°きるためシステ
ム全体の動作に好都合であることにある。従来のバス制
御装置ではデータを処理する際ＣＰＵが実行中の動作を
中断せざるを得なかった。

勿論、バス制御袋９１１０Ｇは個々のユニットにコマン
ドを送ったり、−斉回報通信コマントを送ったり、ある
いはメツセージを一の遠隔端末ユニットから他の遠隔端
末ユニットに送ったりする１５５３号規格に指定された
機能を実行できなければならない。本発明の利点は上記
！１ｍが単一チップにより実行できる点のみならずＣＰ
Ｕの負荷を軽減することができる点にある。

第２図はバス１ｌｊｌｌｌ装ＷｉｌＧｏのブロック図を
示す。

図中左側のエンコーダ／デコーダ１０２が並列データを
直列形式に変換しさらにこれに前記Ｍｌ規格で要求され
ている通常のマンチェスター■エンコーディングを施す
。ユニット１０２はバス制御モジュール１０４により制
御される。このバス制御モジュール１０４は第３図に示
すシーケンスを実行する単純な有限状態マシンである。

バス制御モジュール１０４は通常の状態では第３図中最
上部に示した状態にありコマンドブロックプロセッサ１
１０からのバス転送要求に備えて待機している。バス転
送要求が受信要求であればユニット１０４はデコーダ１
０２が受信すべきワードを受信するまで持った後そのワ
ードを内部バスを介してユニット１２４又はユニット１
２６の内部レジスタへ、あるいはＤＭＡシーケンサ１２
０を介してホストメモリ２０へ転送する。一方、転送要
求がワードの送信である場合はワードが内部レジスタ又
はＤＭＡシーケンサからエンコーダ１０２へ転送され送
信される。以上のいずれの場合でも、動作が終了すると
ユニット１０４は要求を発生させたモジュールに制御信
号を返送し、待機状態に戻る。有限状態マシンの構成は
当業者には周知であり様々な構成があるが本発明で使用
する有限状態マシンはそのいずれでもよい。有限状態マ
シンの設計に関する情報は文献中に記載されている。

第２図中右側のＤＭＡシーケンサ１２０は当業者に周知
の通常のＤＭＡシーケンスを実行する。すなわち、ＤＭ
Ａシーケンサ１２Ｇは制御ｌＩ信号に応じてｃｐｕｉｏ
とメモリ２０により共有されているローカルバスの使用
権の調停を開始し、アドレス及び内部データ路１１１ｒ
ｌＪ信号をメモリ２０及び／又はメモリＩＩＪ１ｍ論理
回路２５に送信する。メモリデータがバス１４を介して
ＤＭＡシーケンサ１２Ｇへ送信されさらにＤＭＡシーケ
ンサ１２０からバス制御装置１０００中の適当なレジス
タに送られると、ＤＭＡシーケンサ１２００は要求を発
生させたモジュールへ終了信号を返送し待機状態に戻る
。データはメモリからバス１４上に直接に出力されまた
ＣＰＵからバス１４上に直接に書込まれる。バス１４は
ＣＰＵによりアクセスされる一組のユーザレジスタ１２
４とＣＰＵからはアクセスできない一組の内部レジスタ
に接続されている。データはこれらのレジスタ及びバス
制御装置１００中の他のモジュールの間をコマンドブロ
ックプロセッサと称する有限状態マシン１１Ｇにより制
御されながら動く。

周知のように、有限状態マシンにはプログラム上０シツ
クアレイ（ＰＬ４）又はＰＬＡの一種であるＲＯＭ等様
々な構成が可能である。マイクロプロセッサ中における
マイクロコードの動作はバスυ制御装置コマンドブロッ
クプロセッサ１１Ｇの類似した例である。

さらに、本発明の別の特徴を与える下位オプション−モ
ジュールとして、バスを介して受信したデータに応じて
適当なレジスタ内にフラグを設定しＣＰＵへ制御信号を
発するインタラブドハンドラー１３００が設けられる。

これらの信号はＣＰＵにその割込みチャンネルの一を介
して供給されあるいはレジスタに一時的に記憶される。

後者の場合、実行中のシステムプログラムに従ってＣＰ
Ｕがそのレジスタを参照するまでその状態が、ｇ持され
る。

タイマ１１２は通常のり０ツクであるが・、本発明に使
用することによりブロックプロセッサ１１ＧをＣＰＵに
より所定時間だけ一時停止するようにプログラムするこ
とが可能になり従来よりも優れた特徴を実現できる。そ
の際停止時間の長さは記憶されたプログラグにより制御
され、これにより一連のメツセージ転送及びバス動作を
システムプログラムに従って行なうことが可能になる。

例えば、システムプログラムがコマンドをバス制御装置
を介してバス上の他のユニットへ送ったとする。バス制
御装置はこの遠隔ユニットがコマンドを実行するに必要
な時間が経過した後データ転送を行ない得られたデータ
をホストメモリ中に記憶する。

その際会ての過程はＣＰＵの介入なしに実行される。

第４図は各々８ワードの２つのコマンドブロック４１Ｇ
及び４２Ｇよりなるホストメモリの一部分を示す。図中
、ブロック内の各ワードは４１１〜４１８及び４２１〜
４２８の符号を与えられている。ブロック４１０はシス
テムプログラマにより構成されたコマンドブロック連鎖
のｎ１１目のものでありブロック４２０は（ｎ＋１）番
目のものである。バス制御装置はｎ番目のコマンドブロ
ックで規定されたコマンドを実行した後送に実行される
（ｎ＋１）番目のコマンドを指示するメモリアドレスで
あるワード４１８の内容をロードする。図中、リンクは
ワード４１８とワード４２１とを結ぶ矢印によって記号
的に示されている。この方法によれば、システムプログ
ラマは一連の実行したいコマンドをそれがいかに複雑な
ものであれ息のままに構成することができる。この特徴
は本発明の核心をなすものである６１！ｌ１作時にはバ
ス制御装置はＤＭＡ過程を実行してワード４１２　、４
１２及び４１５の内容をフェッチする。先頭ポインタ、
すなわちワード４１１はホストＣＰＵによっであるいは
先のコマンドブロックの末尾ポインタ（４１６又は４２
８）を読取る過程により既にバス制御装置中のレジスタ
中に記憶されている。コマンドワードは１５５３規格バ
スコマンドでありＭＩＬ規格仕様により書式が規定され
ている。制御ワードはバス制御装置を制御してコマンド
ワードをシステムバスに送出すると共に返送されてきた
信号に応答する過程を管理するための制御情報を含む。

コマンドブロックｎについて引続き説明するに、ワード
４１４は第２のコマンドワードに対応して２番目の位置
にあり、遠隔端末間で転送がなされる場合に限って使わ
れる。ワード４１５はこのコマンドに関連したデータが
格納されているホストメモリ領域あるいはデータが記憶
されているメモリ領域を指定するデータポインタである
。状態ワード４１６及び４１７もまたＭｉＬ規格仕様の
書式を有する。末尾ポインタは先にも説明したように次
のコマンドブロックのホストメモリ中でのアドレスを有
する。

制御ワードはホストＣＰＵにより占かれるバス制御装置
用の１６ビツトであるが、オプションとしてビット数を
選択することもできる。ビット０〜７はこのコマンドブ
ロックの開始とその後で引続きなされる次のコマンドブ
ロックの開始の間に確保される時間遅延を設定する。ビ
ット８は２つの遠隔端末間でのメツセージ転送をモニタ
するためのものでオプションとして使われる。ビット８
はメツセージを受信して実行中のコマンドブロックのデ
ータポインタにより指示される位置以降に順次格納する
ことを指示する。ビット９はコマンドブロックが遠隔端
末から遠隔端末への転送コマンドであることをなすフラ
グである。ビット１０はバス制御装置を停止させコマン
ドの実行が終了した後にＣＰＵに割込み信号を送ること
を指示するフラグである。ビット１１はコマンドを再実
行する再実行ｉ能をイネーブルする。ビット１２はＣＰ
Ｕの介入なしになされるバス制御装置による遠隔ユニッ
トのポーリング動作をイネーブルする。

ここで、ポーリングとはバス制御装置により遠隔端末に
対してなされる状態ワードを送信するよう要求する勧誘
を意味する。ＢＣＲＴはポーリングイネーブルビットの
組によりホストＣＰＵによるコマンドブロック連鎖の初
期化をイネーブルする。

また、ホストＣＰＵにより記憶させられたワードを有す
るポーリング比較用レジスタが設けられる。

ポーリングモードにおいて、遠隔端末の応答はポーリン
グ比較用レジスタの内容と比較される。比較の結果対応
するビットがあれば標準的な割込みが（そのようにイネ
ーブルされている場合）実行される。ビット１３はオプ
ションであり、これによりバス制御装置がＣＰＵに割込
みメツセージリストの処理を継続する。ビット１５はバ
ス制御装置により設定されるフラグでありそのコマンド
の実行に誤りがあることを示す。ビット１４はそれが含
まれているコマンドブロックを飛超して次のコマンドブ
ロックを実行すべきことを指示する。

このシステムはシステムプログラマに非常に広範な自由
度を提供し、また実行すべきコマンドのメツセージリス
トに応じて、また予期されるいくつかの条件が発生した
場合に、バス制御装置が切換えられる別のリストのシー
ケンスを初期化することによりＣＰＵの負担を大きく軽
減することができる。例えば基本的リストは遠隔端末を
勧誘する標準的なパターンであってもよく、必要なだけ
のオプションシーケンスを含んでもよい。

本発明によれば連鎖リストメツセージスキームを実行す
ることによりホストＣＰＵがトランザクジョンループや
メツセージリストの移動、及びメツセージスケジューリ
ングルーチンを容易に実行することが可能になる。本発
明はこれを内部状態マシン、タイマ、及び連鎖リストメ
ツセージスキームに暗黙に含まれているリンクドポイン
タスキームを使うことにより達成する。

これに対し、本出願人の競合者が提供する製品、すなわ
ちアイエルシー　データ　デバイス　コーポレーション
（ＩＬＣＤａｔａ　Ｄｅｖｉｃｅ　Ｃ０ｒＤ、）のＤＤ
０６６３００／　６６３０５−６５６００形装置はメツ
セージトランザクションループやメツセージリスト移動
あるいはメツセージスケジューリングを容易に提供する
ことができない点で劣っている。ＤＤＣの製品は単にメ
ツセージスケジューリングの方法を提供するにすぎない
。換言すれば、ＤＤＣ製品ではホスト側はトランザクシ
ョン処理したいメツセージをその順序に従ってセットす
ることしかできない。

メツセージスケジューリングを行なう容易な方法はなく
、またメツセージリストの飛超しも困難で、また自動的
メツセージループを行なうことは不可能である。

以上の点を例証するため、以下両者の製品について典型
的なメツセージ転送シーケンスを比較する。メツセージ
の転送シナリオは次の如くであるとする：すなわち、 各々４つのメツセージよりなる３つのメツセージリスト
Ａ、Ｂ、Ｃを考える。リストＡはｌＯＨ２で実行され、
リストＢは２０１１２で実行され、リストＣは３０Ｈ２
で実行されるものとする。

ＢＣＲＴは第６図に示すようにこれを実行できるような
構成に容易に形成できる。ここで第６図はコマンドブロ
ックの連鎖リストを含むメモリ領域を示し、矢印はその
先頭及び末尾ポインタが結合情報を含んでいることを表
している。Ｔｏ〜Ｔ５は所望のタイミングを得るために
システムプログラマが設定する社延時間である。

これに対し、従来のＯＤＣ装置を使ってＣＰｔＪの介入
なしに同じ結果を得ることは不可能である。

この装置では前記３つの異った連鎖リストを形成するこ
とができないためである。

より詳細・に説明すると、ＤＤＣ装置でこれを実行しよ
うとすると３つの異ったリストＡ、Ｂ及びＣを作る必要
がある。これらを異った周波数で実行するためにはホス
トＣＰＵは以下の事を実行しなければならない。

０）　最初のメツセージリストの実行の後毎に、１）　
実行を停止し、 ２）　タイマを始動し、 ３）　タイマが切れるまで待ち、 ４）　メツセージリストを変更し ５）　第２のメツセージリストが実行されるまで持ち、 ６）　＃２のステップに戻ってくりかえす。

明らかに、本発明はホストＣＰＵからこの共通の用途に
関連したタスクの負荷の多くを軽減することができる。

別の例として、遠隔端末ユニットがパス制御装置にＣＰ
Ｕへの割込みを生じさせるようなメツセージを送るよう
に構成されている場合もあげられる。この場合、ＣＰＵ
はメツセージ処理ルーチンを分岐させフラグ送信の原因
となったｉ象に対処する。

上記の例を変形して、例えば敵機の識別等の事象に対応
してメツセージシーケンスに別のりストＤが加わるよう
にすることもできる。その場合はＣＰＵがシステムの動
作モードを切換える判断に関与することになる。このリ
ストＤの追加は単に一の末尾ポインタをリセットしてリ
ストＣが２回目に実行される前にリストＤが実行される
ように１１６１１を変更するだけで十分である。リスト
Ｄはその末尾ポインタがリストＢの２度目の実行を指示
するように設定されている。このため上記唯一個所の変
更を行なうだけでシステムの動作モードを変化させるこ
とができる。さらに、必要に応じて従来よりもＣＰＵの
介入の度合いを減少させながらもシステムに対する要求
を満足させることのできるより複雑なリストの変形例を
構成することも容易にできる。

第５図は様々な状態に対応してバス制御装置の動作を２
ｉＩＩＩｌする有限状態マシンであるブロックプロセッ
サ１１０の状態図を示す。第５ａ図においてデフオール
ド待機状態をアイドリングと表示されたブロックで示す
。この状態ではバス制ｔ１１ｉ置はコマンドの入力に備
えて待機している。左側の符号８は先のコマンドブロッ
クからの分岐を示す。

第１の動作ブロックはＤＭＡ実行過程をあられし、ＣＰ
Ｕからのバス制御装置の動作をアイドリング状態からメ
ツセージ実行状態へ切換える信号により、あるいは先の
コマンドブロックからの次のブロックを継続して順次実
行することを指示する信号によってこのブロックの状態
が実現される。

先に説明したように、バス制御装置はＤＭＡ過程を実行
して制御ワード、第１のコマンドワード及びデータポイ
ンタをフェッチする。この時点では第２のコマンドワー
ドはそれが使用されるか否か不明であり一方応答を可能
な限り速くするのが望ましいのでフェッチされない。次
いでバス制御装置は制御ワード及びコマンドワードが許
容されるものであるか否かのみをチエツクし、それらが
許容されるものであれば直ちに第１のコマンドワードを
システムバス上へ送って最短時間でメツヒージ転送を行
なう。記号Ｘは第５ｇ図に示す割込み／誤りシーケンス
への分岐を示す。次いで制御装置は制御ワード及び第１
のコマンドワードをチエツクし、コマンドがＲＴからＲ
Ｔへの転送コマンドであるか送信コマンドであるか受信
コマンドであるかあるいはモードコマンドであるかによ
って第５ｂ図に示すように４つの分岐枝の−に分岐する
。コマンドが２つのＲＴ間での転送を指示するものであ
る場合は第２のコマンドワードがフェッチされ第５Ｃ図
に示す一連のステップが実行される。次いで第５ｅ図に
示す通常受信ス“ｊツブへの分岐が下記の如く実行され
る。コマンドが送信コマンドである場合は第５ｄ図に示
すステップが実行され２通りの転送、すなわち単一ワー
ド転送と複数ワード転送の分岐がなされ、さらに−斉回
報通信コマントに対応する分岐がなされる。

第５ｅ図は受信コマンドに対応する一連のステップを示
す。コマンドは既にバス上に出力されているため、この
図中の第１ステツプは遠隔端末からの応答をバス制御装
置ヘロードする過程になる。

状態ワードはＭＩＬ規格で規定されておりＣＰＵにより
処理される。状態ワードはホストメモリ中にロードされ
システムプログラムより要求された場合ＣＰＵはバス制
御装置からの割込みに応答する形ではなくホストメモリ
をアクセスすることが可能になる。さらに、コマンドが
モードコードであるかＲＴからＲＴへの転送コマンドで
あるかによりさらに２つの分岐がなされる。少者のコマ
ンドは第５ｆ図に示すようにコマンドを全ての遠隔端末
へ送る一斉回報通信コマントである。第５ｇ図は誤りが
生じた場合あるいはユーザの指示により開始時点へ制御
を戻すためのルーチンである。

第１表はバス制御装置上のピンのリストを２つの形式に
ついて、すなわちリードレスチップ担体及びＰＧＡにつ
いて示す表である。

第２表はバスｉＩｌ制御装置の内部レジスタの表である
。

第３表はユーザがアクセスできないレジスタの表である
。

第２表に示した実施例はさらに別の大きな特徴を有する
。点線で示したユニット２１０はオプションの有限状態
マシンであり前記２正目的ＢＣＲＴチップの動作を制御
して遠隔端末に対する同様なバスインターフェース機能
を実行する。信号ＢＣＲＴＳＥＬがバス制御装置又は遠
隔端末の動作モードを決定する。この信号は制御レジス
タ中のＢＣ／ＲＴモード選択ビットを使用することによ
りオーバーライドすることができる。

このように構成することにより得られる特徴の−はシス
テムプログラムを、−以上のユニットが異った時々にバ
ス制御装置として動作するように書くことができる点に
ある。

本発明の別の利点は上記両方の場合について同じレイア
ウト及び設計を使用することができシステムを小形化で
きる点にある。すなわち、第２図より明らかなように、
大部分の論理ブロックｔま共用することができる。

遠隔端末システムのアーキテクチャではローカルＣＰＵ
とローカルメモリとが第１図に示すようにＢＣＲＴに接
続されている。ローカルメモリ中には記述子用スペース
が確保され、その中に多数の４ワードブロツクが記憶さ
れる。これらの４ワードブロツクではそのうちの３ワー
ドが使用される。前記記述子と称するブロックのうちの
２つのブロック各々のサブアドレスに使用される。これ
はＲＴコマンドワード中のフィールドであり、−は送信
のため他は受信のためのものである。記述子はローカル
ＲＡＭ中にサブアドレスに従って順次整列したリストと
して記憶されＣＰＵにより初期化されてサブアドレスに
関連したデータ転送の実行を制御する。

各々の記述子は４ワードよりなり、そのうちの３つはＣ
ＰＵによりプログラムされる。これらのワードは指示さ
れたサブアドレスに対応したデータ転送をいかにして行
うかを指定する。

制御ワード−記述子の第１ワードは制御ワードである。

制御ワードはメツセージ転送を選択したりディスエーブ
ル化するのに使われまたインデクスを選択するのに使わ
れる。

ビットＯ−６インデックス。これらのビットはホストコ
ンピュータによりメツセ ージにインデックスをつけるのに 使われる。ここでインデックスは ホストＣＰＵに通知がなされる前 の、処理すべきメツセージの数に 対応する。各メツセージが実行さ れる度にＢＣＲＴはインデックス を１つだけ減らす。インデックス を使用することによりホストＣＰｕ が実行すべきメツセージの数を知 ることができ、あるいは所定数の メツセージが処理された場合にホ ストＣＰＵがその事を知ることが 可能になる。

ビット７　　　インデックス＝０の場合の割込み。

このビットはホストＣＰＵがＢＣＲＴ にインデックスがゼロまで減少し た場合に割込みを行うべきことを 通知するのに使われる。

ビット８　　　アドレスされた場合の割込み。ホストＣ
ＰＵによりセットされ、 ＢＣＲＴにこの記述子がアドレス される度に割込みを行うべきこと を通知するのに使われる。

ビット９　　　イリーガルサブアドレス。ホストＣＰＵ
によりセットされ、ＢＣＲＴに このサブアドレスをアクセスして はならないことを指示する。アク セスされたザブアドレスがイリー ガルである場合状態ワード中にメ ツセージエラービットがセットさ れる。

ビット１０　　イリーガル−斉同報サブアドレス。

ホストＣＰＵによりセットされ、 ＢＣＲＴにこのサブアドレスは− 斉同報コマントによりアドレスし てはならないことを指示する。こ のイリーガルサブアドレスがアド レスされた場合は状態ワード中に メツセージエラービットがセット される。送信コマンドは一斉同報 コマンドには適用されないのでこ のビットの使用は受信コマンドに ついてのみ適用される。

ビット１１−１５　　将来の拡張用。

データリストポインターデータリストポインタは記述子
内の第２ワードである。このワードはホストＣＰＵによ
りセットされＢＣＲＴによりＲＡｔｌ中にデータをデー
タリストポインタアドレスから始めて記憶させるのに使
われる。

メツセージ状態ポインターこのワードは記述子中の第３
ワードであり、ホストＣＰＵによりセットされＢＣＲＴ
によりＲＡＭ中にメツセージ状態情報をメツセージ状態
ポインタアドレスから始めて記憶させるのに使われる。

注記：第４ワードは使用されず将来の拡張のためのもの
である。

メツセージ状態ワード−ＢＣＲＴが処理する各メツセー
ジは対応するメツセージ状態ワードを有する。このワー
ドはホストＣＰＵがメツセージの有効性を評価し、ワー
ドカウントを求め、メツセージを処理するのに適当な時
間フレームを計痒することを可能にする。

ビット０−７　タイムラグ。これらのビットはメツセー
ジ終了後ＢＣＲＴにより書 込まれる。その際の分解能は６４ マイクロ秒である。

ビット８−１２　ワードカウント。これはメツセージ中
のワード数を示し、またこれ によりコマンドワード中のワード カウントフィールドを示す。メツ セージがワードカウントフィール ドと異ったワード数を含む場合、 メツセージエラーフラグが立てら れる。ワードの数が多すぎる場合 はワードはＲＡＭへ供給されない。

一方、実際のワードカウントがあ るべき値よりも小である場合は ＭＥビットがセットされデータボ インクがワードカウントフィール ドに指定された開だけ増大される。

ビット１３　　メツセージ終了後。このビットはメツセ
ージが例えば誤った同期。

ビットカウント、ワードカウント あるいはマンチェスターエラーに より無効であることを示す。

ビット１４　−斉同報メッセージ。

ビット１５　　将来の拡張用。

本発明は以上の実施例に限定されることはなく、本発明
の思想及び範囲内で様々な変型・変更が可能である。

第　　１　　　表 ＡＯ３４Ｊｌｏ　　　１１０　　　　　　　　アドレス
バスの第０ビツト（ＬＳＢ）。

Ａ１３５　　　に１１　　１１０　　　　　　　　アド
レスバスの第１ビツト。

Ａ２　　　３６　　　Ｊｌｌ　　　Ｉｌｏ　　　　　　
　　アドレスバスの第２ビツト。

八３　　　３７　　　ＨＩＯＩｌｏ　　　　　　　　ア
ドレスバスの第３ビツト。

Ａ４　　　３８　　８１１　　　０ｔｆｆ　　　　　　
　　アドレスバスの第４ビツト。

Ａ５　　　３９　　　Ｃ９０ｔｆｆ　　　　　　　　　
アドレスバスの第５ビツト。

Ａ６　　　４Ｇ　　　ＧＩＯＯＵＴ　　　　　　　　ア
ドレスバスの第６ビツト。

八７　　　４１　　　Ｇｌｌ　　　　ＯＵＴ　　　　　
　　　アドレスバスの第７ビツト。

Ａ８　　　４４　　　Ｆ９　　　０ＵＴ　　　　　　　
　　アドレスバスの第８ビツト。

Ａ９　　　４５　　　Ｅｌｌ　　　　０１１　　　　　
　　　　アドレスバスの第９ビツト。

Ａ１０　　４６　　　ＥＩＯ０１ｆｆ　　　　　　　　
７トＩ、ｔスｔ＜ス（１）第１０ビツト。

Ａ１１　　４７　　　Ｆｌｌ　　　　０ｔｌＴ　　　　
　　　　アドレスバスの第１１ビツト。

Ａ１２　　４８　　０１１　　　０ＵＴ　　　　　　　
　アドレスバスの第１２ビツト。

Ａ１３　　４９　　　ＤＩＧ　　　　０ＩＩＴ　　　　
　　　　アドレスバスの第１３ビツト。

Ａ１４　　５０　　　Ｃ１１０υ丁　　　　　　　アド
レスバスの第１４ビツト。

Ａ１５　　５１　　　Ｂ１１　　１１０　　　　　　　
　アドレスバスの第１５ビツト（ＭＳＢ）。

ＤＯ９に１１　　１１０　　　　　　　　データバスの
第０ビツト。

（ＬＳＢ） ０１　　　８　　　ＪＩ　　　　Ｉｌｏ　　　　　　　
　データバスの第１ビツト。

０２　　　７　　　Ｈ２Ｉｌｏ　　　　　　　　データ
バスの第２ビツト。

０３　　　６　　１１１　　　　Ｉｌｏ　　　　　　　
　データバスの第３ビツト。

０４　　　５　　８３　　　１１０　　　　　　　　デ
ータバスの第４ビツト。

０５　　　４　　　ＧＩ　　　　Ｉｌｏ　　　　　　　
　データバスの第５ビツト。

０６　　　３　　　ＧＩ　　　　Ｉｌｏ　　　　　　　
　データバスの第６ビツト。

０７　　　２　　　ＦＩ　　　　Ｉｌｏ　　　　　　　
　データバスの第７ビツト。

０８　　　８３　　　ＥＩ　　　　Ｉｌｏ　　　　　　
　　データバスの第８ビツト。

０９　　８２　　　Ｆ２　　　　Ｉｌｏ　　　　　　　
　データバスの第９ビツト。

０１０　　８７　　　Ｆ２　　　１１０　　　　　　　
　データバスの第１０ビツト。

０１１　　８０　　　Ｄｌ　　　　１１０　　　　　　
　　データバスの第１１ビツト。

０１２　　７９　　０１　　　１１０　　　　　　　　
データバスの第１２ビツト。

０１３　　７８　　　Ｃ１Ｉｌｏ　　　　　　　　デー
タバスの第１３ビツト。

０１４　　７７　　　ＢＩ　　　　Ｉｌｏ　　　　　　
　　データバスの第１４ビツト。

０１５　　７６　　　Ｃ２１１０データバスの第１５ビ
ツト（ＭＳＢ）。

ＤＨＡＲ５６ＡＩＯ０ＩＩＴ　　　　　ＡＬ　　　　Ｄ
ＭＡ要求。ＲＡＭのアクセスが要求された場合に発生さ
れる。

ＤＭＡＣ信号の受信の後非動作 状態に移行。

ＤＲＡＧ　　　５７　　　Ａ９　　　　ＩＮ　　　　　
ＡＬ　　　　ＤＭＡ１ｉ’ＦｉＵ。コ（１）信号がＢＣ
ＲＴに入力されるとＢＣＲＴにＲ ＡＭアクセスが許可される。こ れはＭＣＬＫＤ２の立上り縁の ４５ｎ秒前に識別される。

Ｄ）ＩＡＧＯ６７８５０１ＪＴ　　　　　ＡＬ　　　　
ＤＭＡ訂可終了。ＤＭＡ許可が受信されたが不必要であ
る場合 この出力端子へ送られる ＤＨＡＣＫ　　５８　　　ＢＢ　　　　０ＵＴ　　　　
　２１　　　　ＤＭＡｔｍ定応答。

この信号はＢＣＲＴによりＤＭ Ａ許可信号の受信を確認するた めに発せられる。この信号はメ モリアクセスが完了するまでハ イのままである。

ＲＤ　　　　６１　　８７　　　　ＩＮ　　　　　Ａｔ
　　　　読込み。これはホストＣＰＵにより、Ｏ８と組
合せて、ＢＣＲ ■内部レジスタと読むのに使わ れる。

ＭｎＳ２　　　Ｃ７ＩＮ　　　　　ＡＬ　　　　書込み
。これはホストＣＰＵにより、Ｃ８と組合わぜて、ＢＣ ＲＴ内部レジスタに書込むのに 使われる。

ＲＩｔＤ　　　５３　　　＾１１　　０１ｆｆ　　　　
　ＡＬ　　　　ＲＡＭ読取り。これは疑似２ボ一トＲＡ
Ｍモードにおいて、ホ ストＣＰＵにより、ＭＥＭＣ８ Ｏと組合わせて、ＢＣＲＴを介 して外部ＲＡＭを読むのに使わ れる。

これはまたＢＣＲＴによりそ のメモリを読むのにも使われる。

これはＤＭＡＣ信号の受信の後 で出力される。ＢＣＲＴが複数 の読取りを行なう場合はこの信 号はパルス的に出力される。

聞Ｒ５２ＣＩＯＯＵＴ　　　　　ＡＬ　　　　ＲＡＭ書
込み。これは疑似２ボ一トＲＡＭモードにおいてＣＰ Ｕ及びＢＣＲＴにより外部ＲＡ Ｍに書込むのに使われる。ＢＣ ＲＴにより使われる場合はＤＭ ＡＧ倍信号受信後に出力される。

Ｈ［）ＩＣＳＩ　　５９　　　Ａ８　　　　ＩＮ　　　
　　ＡＬ　　　　メモリチップセレクト信号入力。

疑似２ボ一トＲＡＭモードでの み使われ、メモリチップセレク ト入力信号を受信してこれをＭ ＥＭＣ８Ｏへ転送。

Ｈ［）ｔｃｓＯ５４８１００ｔｆｆ　　　　　ＡＬ　　
　　メモリチップセレクト信号出力。

これは疑似２ボートＲＡＭＥ− ドにおける外部ＲＡＭへの再生 ＭＥＭＣ８Ｉ入力信号である。

これはまたＢＣＲＴによりメモ リアクセスの際外部メモリを選 択するのにも使われる。

０　　６２　　＾７１ＮＡＬ　　　　チップ選択。これ
はＢＣＲＴの内部レジスタをアクセスする際 ＢＣＲＴを選択するのに使われ る。

ＴＳＣＴＬ５５　　　Ｂ９　　　０ｔｆｆ　　　　　Ａ
Ｌ　　　　３状態制御。コノ信号はＢＣＲＴが実際にメ
モリをアクセスし ている状態を指示するのに使わ れる。この信号からアクティブ な状態にある場合はホストサブ システムのアドレス及びデータ ラインは＾インピーダンス状態 になければならない。これは外 部データ及びアドレス用バッフ ァを高インピーダンス状態にす るのを補助するのにも使われる。

ＡＥＮ　　　６６　　　Ａ５　　　　ＩＮ　　　　　＃
　　　　アドレスエネーブル。ホストＣＰＵはＡＥＮを
使ってＢＣＲＴ にＢＣＲＴのアドレスラインが 使用可能であることを示すのに 使われる。これはアドレスバス の衝突を回避するための予防信 号である。使われない場合はハ イ状態に固定される。

５ＴＤＩＮＴＬ　６８　　　Ａ６　　　０１ｆｆ　　　
　　ＺＬ　　　　標準人力（レベル）。これはレベル割
込みである。この信号は Ｉ２準割込みイネーブルレジスタ、 Ｒ前記迷子、あるいはＢＣコマ ンドブロックにおいて又は複数 の事象がイネーブルされて発生 された場合に出力される。これ は高侵先順位割込み／リセット レジスタの標準割込みビットを リセットすることでクリアされ る。

５ＴＤＩＮＴＰ　６９　　　Ａ４　　　０ｔｆｆ　　　
　　ＡＬ　　　　標準割込み（パルス）。この割込みパ
ルスはレベル割込み信号 の場合と同じ条件下で出力され る。パルスは事象毎に発生され る。

ＨＰＩＮ７　７０　　　Ｂ４　　　０ＵＴ　　　　　Ｚ
Ｌ　　　　＾優先順位別込み。この高優先順位割込みは
高優先順位割込み イネーブルレジスタ中でイネ− プルされた事象の発生に応じて 出力される。これは高優先順位 割込み状態／リセットレジスタ 中の対応するビットを使ってリ セットされる。

ＣＫＬ　　　２１　　　Ｊ５　　　　ＩＮ　　　　　　
　　　　１２ＭＨｚクロック入力。

デユーティ−サイクルは５０％、 精度は０．０１％以上が必要。

ＨＣＬＫ　　　６５　　　Ｃ５ＩＮ　　　　　　　　　
メモリクロック。これはＢＣＲＴによりメモリアクセス
に使わ れるクロック入力周波数である。

メモリサイクル時間は２ＭＣＬ Ｋナイクルに等しい。従って、 この人力周波数（最高１２ＭＨ １）はＲＡＭのメモリアクセス 時間に比例する。（ＲＡＭを選 択する際、１２ＭＨｚのクロッ ク信号を採用するとＲＡＭに １００ｎｓの最大アクセス時間 が要求されるが、８ＭＨｚのク ロック信号は１６６ｎｓの最大 アクセス時間でよい。） １４ｃＬＫＤ２７１　　　Ａ３　　　０ｔｆｆ　　　　
　　　　　２で分周したメモリクロック。

この信号は入力メモリクロック 信号の周波数を２で割ったもの である。これはホストサブシス テムがＤＭＡ事象と同期するの を補助するのに使われる ＴＡＺ　　　１３　　　Ｋ３　　　０ＵＴ　　　　　　
　　　ＡＺ　ｆｆヤンネ／Ｌｚ）　（７）送信。ＴＡＺ
及びＴＡＯはトランスミツ タ入力に供給されるマンチェス ターエンコーダの２つの相補的 出力信号である。アイドリンク 状態ではいずれもロー状態にあ る。

ＴＡＧ　　　１４　　１．）　　　　ＯＵＴ　　　　　
　　　　ＡＯ（チャンネル）の送信。相補チャンネルＡ
を送信。ＴＡＺ 参照。

ＴＢＺ　　　１７　　　Ｌ４　　　０ＵＴ　　　　　　
　　　ＢＺ（チャンネル）の送信。チャンネルがＢであ
る点を除きＴ ＡＺと同じ。

ＴＢｏ　　　１８　　　Ｋ６　　　０ＵＴ　　　　　　
　　　８０　＜ｆ−ｖンネル）　（Ｄ送（ｉ。相補チャ
ンネルＢの送信。（ＴＡ Ｚ参照） ＲＡＺ　　　１５　　　Ｌ３　　　　ＩＮ　　　　　　
　　　ＡＺ　（チャンネル＞　１７）受信。ＲＡＺ及び
ＲＡＯはレシーバから マンチェスターデコーダへの相 補的入力信号である。

ＲＡＯ１６Ｋ４　　　　　ＩＮ　　　　　　　　ＡＯ（
チャンネル）の受信。相補チャンネル八を受信。（ＲＡ Ｚ参照） １１Ｂ７　　１９　　　Ｋ５　　　　１Ｎ　　　　　　
　　ＢＺ（チャンネル）の受信。チャンネルが８である
点を除き１（ ＡＺと同じ。

ＲＢＯ２０１５ＩＮ　　　　　　　　Ｓｏ（チャンネル
）の受信。相補チャンネルＢを受信（ＲＡＺ 参照） ＴＩＨＥＲＯＮ　２５　　　に７　　　　０ＵＴ　　　
　　ＡＬ　　　（ＲＴ）タイマオン。これは７６０マイ
クロ秒フェイルセイフ イネーブルタイマである。送信 の開始時に始動され７６０マイ クロ秒後に切れる。あるいは新 たなコマンドが受信されると自 動的にリセットされる。チャン ネルＡ／Ｂの出力と組合わせて チャンネルＡ及びＢの７エイル セイフタイマを構成するのに使 われる。

側Ａ／Ｂ２６　　　Ｊ７　　　　０ｔｆｆ　　　　　　
　　チャンネルＡ／Ｂ、作動中の又は最後に作動したチ
ャンネルを 示す。

ＨＲ３Ｔ　　　１０　　　Ｊ２　　　　　ＩＮ　　　　
　＾［マスタリセット。全ての内部状態マシン、エンコ
ーダ、デコー ダ、及びレジスタをリセット。

ＣＯＨ８ＴＲ２７１８０１ｆｆ　　　　　ＡＬ　　　（
ＲＴ）コマンドストローブ。

有効コマンドの受信により作動 され、コマンドが終了すると非 動作にされる。

ＢＣＲＴＳＥＬ　１１　　　ＬＩ　　　　　ＩＭ　　　
　　　　　ＢＣ／ＲＴ選択。これはバス制御装置又は遠
隔端末の動作モー ドを選択する。また制御レジス タ中のＢＣ／ＲＴモード選択ビ ットによりオーバーライドされ る。このビンは内部でハイ状態 に付勢される。

ＲＴ八へ　　　２８　　　に８　　　　１ＮＴ　　　　
　　　　遠隔端末アドレス第０ピツト（ＬＳＢ）。全て
のＲＴアドレ スはマスクリセットによりスト ローブされる。これは遠隔端末 アドレスレジスタを読むことで 確認される。

注記：全での遠隔端末アドレス ビットは内部でハイ状態に付勢 される。

ＲＴＡｌ　　　２９　　　Ｌ９　　　　１Ｎ　　　　　
　　　遠隔端末アドレスの第１ビツト。

ＲＴＡ２　　３０　　１１０　　　　ＩＮ　　　　　　
　　遠隔端末アドレスの第３ピツト。

ＲＴ＾４　　３２　　　Ｌｌｌ　　　　ＩＮ　　　　　
　　　遠隔端末アドレスの第４ビツト。

ＲＴＰＴＹ　　３３　　　に１０１Ｎ　　　　　　　　
遠隔端末（アドレス）パリティ。

これは遠隔端末アドレスのため の奇数パリティ入力信号である。

５ＳＹＳＦ７２　　　Ａ２　　　　　ＩＮ　　　　　Ａ
ｌｌ　　　システム故障。この信号は受信されると直ち
にＰＴ状態ワード 及びＢＣＲＴ状態レジスタへ転 送される。

ＢＣＲＴＦ　　７５　　　Ｂ２　　　　０ＵＴ　　　　
　Ａｌｌ　　　ＢＣＲＴ故障。この信号は内蔵テスト（
ＢＩＴ）故障を示す。

ＲＴモードではまた１５５３号 規格状態ワード中の端末フラグ ビットを立てられる。

ＢＵＲ３Ｔ　　７４　　　Ａｔ　　　　　０１ｌＴ　　
　　　ＡＬ　　　バースト（ＤＭＡＩ）イクル）。

現在のＤＭＡサイクルが少なく とも２つの転送ワードを（最悪 の場合５つのワード）含むこと を示す。

Ｈｒ）ｆＷＩＮ　　７３　　８３　　　　０ｕｒ　　　
　　ＡＬ　　　メＥ１．Ｊ　（７クセス）ウィンドウ。

これはホストシステムにＭＥＭ ＷＩＮが非動作になってから少 なくとも９マイクロ秒間邪魔さ れずにメモリアクセスができる 時間窓を提供する。

ＬＯＣに　　１２に２ＩＮＡｌｌＯツク。これをセット
するとこのビンはＲＴアドレス及びＢＣ ／ＲＴ選択モードの双方が変化 するのを防止する。このｍ能は 遠隔端末アドレスレジスタのロ ツクアウト変化イネーブル１ｌｆｌｉ と同じである。このビンも内部 でハイ状態に付勢されている。

［ＸＴＯＶＲ２４Ｌ７　　　　　ＩＮ　　　　　ＡＬ　
　　外部オーバーライド。多甑長用途に使われる。これ
が受信さ れるとＢＣＲＴは実行中の全て の動作を中止する。使用時には 隣接ＢＣＲＴの０ＭＳＴＲ出力 に接続される。これも内部でハ イ状態に付勢される。

ＶＤＯ２３Ｌ６　　　　１’ＷＲ＋５Ｖ。

ＶＤｏ　　　４３　　　Ｆ９　　　　ＰＩ４Ｒ＋５Ｖ。

ＶＤＤ　　　６４　　　Ｃ６ｐＨｌｌ　　　　　　　　
＋５Ｖ。

ＶＯＤ　　　８４　　　Ｅａ　　　　ＰＳＩＲ＋５Ｖ。

ＶＳＳ　　　　Ｉ　　　Ｆ３　　　　　ＧＮＯ接地。

ＶＳＳ　　　２２　　　Ｊ６　　　　ＧＮＯ接１１ｊｌ
。

ＶＳＳ　　　４２　　　Ｆｌｏ　　　　ＧＮＯ接地。

ＶＳＳ　　　６３　　８６　　　　　ＧＮＯ接地。

注記： １、略号 ΔＬ−アクティブロー ＡＨ−アクティブハイ ＺＬ−アクティブロー、非動作状態は高インピーダンス
状態である。

２、アドレス及びデータバスは全てアクティブハイであ
り、アイドリング状態では高インピーダンス状態にある
。

第　　　　２　　　　表 内部レジスタ（ユーザがアクセス再能なもの）レジスタ
はＣＰＬＪがＢＣＲＴのＤＭＡオーバーヘッドを小さく
維持しつつＢＣＲＴの動作を制御できるように構成され
る。全ての機能はアクティブであり、ローであれば特に
言及しない限り無視される。機能／パラメータは特に指
示した場合を除きＲＴ及びＢＣモードの双方で使用され
る。レジスタは１０進数に対応した２進数によってアド
レスされる。すなわち、レジスタ＃１は０００１　Ｂと
アドレスされる。全てのレジスタは読取り／書込み機能
を有する。レジスタの使用区分は以下のように定義され
る。

＃０ｉｌｌｔｌｌレジスタ 第Ｏビット　　スタートイネーブル。ＢＣモードではこ
のビットはコマンドブロッ クの実行をスタート／再スタート させる。ＲＴモードではこのピッ トはＢＣＲＴを有効なコマンドを 受信するようにイネーブルする。

ＲＴモード動作は有効なコマンド が受信されるものではスタートし ない。この機能を使用する際は以 下に注意されたい。

・ＢＣＲＴは各々のマスタリセッ トの後で再スタートされねばなら ない。

・このビットは読むことはできな い。動作のチエツクはＢＣＲＴの 状態レジスタの第０ビツトを使っ てなされる。

第１ビツト　　（ＢＣ）ビジー状態の際の再試行。

このビットは受信した応答ＲＴ状 態ワード中にビジー状態ビットが 存在する場合に自動的再試行をイ ネーブルする（自動再試行の項を 参照）。

第２ビツト　　（ＢＣ）メツセージエラー発生の際の再
試行。このビットはＲＴか らの応答状態ワード中にメツセー ジエラービットがセットされてい た場合に自動的再試行をイネーブ ルする。

第３ビツト　　（ＢＧ）時間切れ発生の際の再試行。こ
のビットは時間切れ状態を 示す応答が得られた場合に自動的 再試行をイネーブルする。

第４ビツト　　（ＢＣ）バス制御装置メツセージ中にエ
ラーが存在する場合の再試 行。このビットはバス制御装置が エラーを検出した場合に自動的再 試行をイネーブルする（バス制御 装置アーキテクチャの項を参照）。

第５〜第６　　　（ＢＣ）再試行カウント。これらビッ
ト　　のビットは試みられる再試行の回数（１〜４）を
プログラムするの に使われる（００＝再試行１回、 １１−再試行４回）。

第７ビツト　　（ＲＴ）チャンネルヘイネーブル。

（ＢＧ）チャンネル選択Ａ／Ｂ。

第８ビツト　　（ＲＴ）チャンネルＢイネーブル。

第９ビツト　　（ＢＣ）別のバスで再試行。このビット
は別のバスについて自動再 試行をイネーブルする。例えば、 バス八について２回の自動的再試 行がプログラムされている場合、 このビットがセットされていれば バスＢについての再試行がなされ る。

第１０ビツト　Ｂ　Ｃ／ＲＴ選択。この機能はバス１１
Ｊｔｌｌ装置と遠隔端末との間で動作モードを選択・切
換えるためのも のである。これはロックアウト変 更機能を使用しない場合外部 ＢＣＲＴＳＥＬ入カセッティシカ セツティングイドする。

第１１ビツト　外部オーバーライドイネーブル。

多重冗長システムに使われる（ビ ンの割当ての項を参照）。

第１２〜 第１５ビツト　予備。

＃１　状態レジスタ このレジスタの各ビットはＢＣＲＴの現在状態をあられ
す。

第０ビツト　　（ＤＣ）コマンドブロック処理実行中。

（ＲＴ）遠隔端末動作中。

第１〜第４ ビット　　使用せず。

第５ビツト　　サブシステム故障表示、ホストサブシス
テムから５ＳＹＳＦ入力端 子にサブシステム故障信号が供給 されたことを表示する。

第６ビツト　　チャンネルＡ／Ｂ、使用中のあるいは最
後に使用されたチャンネル を示す。

第７ビツト　　ＢＣ／ＲＴ、現在の動作モードを示す。

第８ピツト　　リセット実行中。

第９ビツト　　内蔵テスト実行中。

第１０ビツト　ＲＴ状態のワード中にビジー状態ビット
をセット。

第１１ビツト　状態ワード中にサービス要求ビットをセ
ット。

第１２ビツト　状態ワード中に端末フラグビットをセッ
ト。

第１３ビツト　動的バス制御許容。

第１４ビツト　遠隔端末動作。ＢＣＲＴが遠隔端末モー
ドにおいてコマンドを処理 中。

第１５ビツト　メモリウィンドウ。このビットはメモリ
ウィンドウ出力をあられす。

メモリウィンドウと同時に状態を 変化させる。

＃２　現在実行中のコマンドブロック用レジスタ（ＢＣ
）このレジスタは実行中のコマンドブロックのアドレス
を有する。これは新たなコマンドブロックがアクセスさ
れる度に更新される。

（ＲＴ）遠隔端末モードスペースアドレスレジスタ。こ
れはホストＣＰＵにより初期化されてＲ前記迷子スペー
スの開始アドレスを指示する。

ホストＣＰＵはこの開始アドレスに続く３２０の　　　
　ｊ連続したロケーションを指定できなければならない
。注記：このロケーションは正しい動作のためにはＸ５
１２Ｄアドレス境界から始めなければならない（ここで
ｒＸＪは整数倍をあられす）。

＃３　ポーリング比較レジスタ ポーリングモードではポーリング比較レジスタがホスト
ＣＰＵによりセットされてＢＣＲＴが割込みを行なうべ
きＲＴ応答ワードを指示する。このレジスタは５ビツト
の長さを有しＲＴの応答状態ワードの第９〜１９ビツト
に対応する（すなわち、同期ビット、遠隔端末アドレス
ビット、及びパリティビットは含まれていない）。（ポ
ーリングの項参照） ＃４　　ＢＩＴ（組込みテスト、ビルトインテスト）ワ
ードレジスタ このレジスタはＢＣＲＴにより自己テスト開始モードコ
ード（ＲＴモード）あるいは制御レジスタ中の自己テス
ト開始ビットに応じて書込まれるレジスタである。ＢＩ
Ｔワードを変更する必要がある場合はこのワードが読出
され、変更され、このレジスタに書込まれる。

第０〜１３　　予備（これは使用されないのではビット
　　なく、ユーザが希望のＢＩＴワードを構成できるよ
うにするための ものである）。

第１４ビツト　チャンネルＡ故陣。

第１５ビツト　チャンネルＢ故障。

＃５　現在実行中のコマンド用レジスタＲＴ又はＢＧモ
ードにおいて、このレジスタは実行中のコマンドを有す
る。ＢＣＲＴが非動作時、このレジスタは実行された最
後のコマンドを有する。

＃６　割込みログリストポインタレジスタ割込みログリ
ストポインタレジスタはＣＰＵにより初期化されて割込
みログリストの開始を指示する。各リストのエントリの
後ＢＣＲＴはこのレジスタの内容を次のエントリがなさ
れるリスト中のアドレスにより更新する。

＃７　高優先順位割込みイネーブルレジスタ（Ｒ／Ｗ） このレジスタ中のビットをセットすることにより、イネ
ーブルされた事象が発生した場合に高い優先順位を持つ
割込みが生じる。

第Ｏビット　　標準的割込みイネーブル。このビットは
標準的な割込みスキームを イネーブルする。これがローにセ ットされていると標準的割込レベ ル出力はディスエーブルされる。

第１ビツト　　（ＢＧ）メツセージエラーイネーブル。

これがイネーブルされると メツセージエラーが生じた場合に ＾優先順位別込み信号が出力され る。

第２ビツト　　（ＢＧ）コマンドブロックリスト終了イ
ネーブル。（コマンドプロ ツク１ｌｊｔｌｌワード参照） 第３ビツト　　ＢＩＴワード故障イネーブル。このビッ
トは組込みテスト故障発生 の検出を示す割込みをイネーブル する。

第４ビツト　　組込みテスト終了イネーブル。このビッ
トは内部組込みテストルー チンの終了を指示する。

第５ビツト　　サブシステム故障イネーブル。これをセ
ットするとサブシステム故 障（ＳＳＹＳＦ）入力信号の受信 に応じてａｆａ先順位割込み信号が 出力される。

第６ビツト　　動的バス制御受入れ割込みイネーブル。

これを遠隔端末アドレスレ ジスタ中の動的バス１ｌｌｔｌｌイネーブルビツトと共
にセットするとダイ ナミックバス制御が受入れられた 隔別込み信号が出力される。

第７ビツト　　（ＢＣ）非論理コマンドエラーイネーブ
ル。このビットは非論理コ マントが発生した場合にａｍ先順 位割込み出力をイネーブルする。

非論理コマンドは全ての送信−斉 同報コマンドを含む。

第８ビツト　　データスターベーションイネーブル。こ
れがセットされた場合、 ＢＣＲＴがＤＭＡＧを順調なデー タ転送のため割当てられた時間内 に受信できなかった場合に割込み がイネーブルされる。

第９〜第１５ ビット　予備。

＃８　＾優先順位別込み状態／リセットレジスタ高い優
先順位の割込み信号が出力されるとこのレジスタはその
事象の発生を指示する。割込み信号をクリアしてビット
をリセットするにはハイ信号を適当なビットに震込まな
くてはならない。レジスタ＃７の対応するビットの説明
を参照。高優先順位割込みイネ−１ルレジスタ 第０ビツト　　標準割込み 第１ビツト　　ＢＧメツセージエラー 第２ビット　　コマンドブロック終了 第３ビツト　　ＢＩＴワード終了 第４ビツト　　組込みテスト終了 第５ビツト　　勺ブシステム故障 第６ビツト　　動的バス制御受入れ 第７ビツト　　非論理コマンド 第８ビツト　　データ（オーバーフロー？　オーバーラ
ン？） 第９〜第１５ ビット　予備 ＃９　標準割込みイネーブルレジスタ このレジスタは以下のイネーブル事象の−により形成さ
れる標準的な割込みをイネーブルするのに使われる。

第Ｏビット　　（ＢＧ）コマンドブロック割込み及び継
続。このビットは割込み及 び継続機能がイネーブルされたコ マンドブロックが実行されたこと を指示する割込みをイネーブルす る。

第１ビツト　　（ＢＧ）メツセージエラー事象。

このビットはＢＣモードにおいて メツセージエラーに対応して標準 的な割込みをイネーブルする。

第２ビツト　　（ＢＧ）再試行失敗。このビットはプロ
グラムされた全ての再試行 が失敗したことを示す割込みをイ ネーブルする。

第３ビツト　　（ＢＣ）ポーリング比較故障。このビッ
トはポーリング「事象」が 発生したことを示す割込みイネ− プルする。（ポーリング選択参照） 第４ビツト　　（ＲＴ）イリーガルコマンド。これがセ
ットされるとイリーガルコ マントが受信されたことを示す割 込みがイネーブルされる。

第５ビツト　　（ＲＴ）イリーガル（−斉回報）コマン
ド。このビットがセットさ れるとイリーガル−斉同報コマン ドが受信されたことを示す割込み がイネーブルされる。

第６〜１５ ビット　　予備 ＃１０　遠隔端末アドレスレジスタ このレジスタはソフトウェアにより遠隔端末アドレスを
セットするのに使われる。ロックアウト変更イネーブル
の特徴をセットすることで遠隔端末アドレス又はＢＣ／
ＲＴモード選択が変化することが防止される。

第０〜４　　　遠隔端末アドレス（ビット０はビット　
　　ＬＳＢである）。これはＲＴＡＯ〜４人力に対応す
る。遠隔端末ア ドレスはこれらビットの自込みを 行なうことにより変化できる。

第５ビツト　　遠隔端末アドレスパリティ。これは遠隔
端末アドレスと共に使わ れる奇数パリティ入力ビットであ る。これは遠隔端末アドレスを正 しく識別するために使われる。

第６ビツト　　遠隔端末アドレスのパリティエラー。こ
のビットは遠隔端末アドレ スパリティに誤りがあるかないか を示す。このビットはパリティエ　　　　□ラーが存在
する場合遠隔端末アド レスがラッチされてから１７０ｎ秒 後にセットされる。

第７ビツト　　ロックアウト変更イネーブル。これをセ
ットすると内部レジスタを 使ってＲＴアドレスを変化させた りＢ　Ｃ／ＲＴモードの選択を変化 させることができなくなる。

注記：このビットの信号状態はり セット後外部ビンＬＯＣＫに対応 して出力される。

第８ビツト　　Ｂ　Ｃ／ＲＴモード選択。このビットは
外部Ｂ　Ｃ／ＲＴ信号の設定に 対応する。

第９ビツト　　（ＲＴ）ビジーイネーブル。このビット
は状態ワードビジービット （ＲＴモードにおいて）をイネ− プルしサブシステムへのあらゆる データ転送を抑止する。

注記：可能な唯一のＤＭＡ転送は 割込みログリストにログインされ たイネーブル事象についてのもの に限られる。

第１０ビツト　（ＲＴ）サービス要求イネーブル。

このビットは状態ワードサービス 要求ビットをイネーブルする。

第１１ビツト　（ＲＴ）、端末フラグイネーブル。

このビットは１５５３号規格状態ワー ド端末フラグビットをイネーブル する、　１５５３号状態ワード中のビットもまた組込み
テストで故障が示 されれば内部でセットされる。

第１２ビツト　サブシステム故障。このビットは１５５
３＠状態ワード中のサブシステ ムビットをイネーブルしＲＴメツ セージ状態ワードに移行する（Ｒ Ｔモードにある場合）。

第１３ビツト　（ＲＴ）ダイナミックバス制御イネーブ
ル。このビットをイネーブ ルするとＢＣＲＴがダイナミック バス制御を受け、また状態ワード 中の適当なビットをセットするの が可能になる。

第１４ビツト　ビジーイネーブル。このビットはＲＴ状
態ワード中のビジービット をイネーブルする。これはデータ 転送を抑制することはしない。

第１５ビツト　（ＲＴ）計測ビット。この状態はＲＴ状
態ワード中の計測ビットを イネーブルする。

＃１１　組込みテスト開始コマンド このレジスタのアドレスロケーションへの書込みは（そ
れがどんなものであれ）内部組込みルーチンを開始させ
る。現在実行中のコマンドブロックレジスタ中の「実行
中組込みテスト」ビットを使ってそのチエツクができる
。

＃１２　リセット開始コマンド このレジスタのアドレスロケーションへの書込みは（そ
れがどんなものであれ）エンコーダ／デコーダのりヒツ
ト及び８ＣＲＴのプロットコル部分のリセットを引起す
。これは遠隔端末モードコードで使われるリセットと同
じである。全リセットについては（すなわちレジスタを
含めたリセット）マスクリセット信号を参照。

＃１３　　ＲＴタイマリセットコマンドこのレジスタの
アドレスロケーションへの書込みは（それがどんなもの
であれ）ＲＴタイムラグタイマのゼロへのリセットを生
じる。

第１４〜１５ ビット　予備。

第　　３　　表 内部ＢＣＲＴレジスタ 以下のレジスタはＢＣＲＴの内部にあって標準的なレジ
スタアクセス過程ではアクセスできないレジスタである
。

１、　データポインタレジスタ このレジスタはコマンドブロック処理の際データポイン
タをコマンドブロック域から確保するために使われる。

２、バスデータバッファレジスタ このレジスタは１５５３号規格データバス転送に関与す
るデータを確保するのに使われる。あるワードが１５５
３号データバスより受信された場合、このワードはＤＭ
Ａ転送により送出される前にいったんここへ格納される
。そのワードが１５５３号データバス上へ送出されるべ
きものである場合、そのワードはＤＭＡトランザクショ
ンにより送出される前にこのレジスタへ移される。

ａ　　ＢＧ状態ワードレジスタ ８ＣＲＴがバス制御装置として動作している場合、ＲＴ
から受信された状態ワードはいずれもこのレジスタ中に
格納される。さらにこのレジスタから状態ワードはＤＭ
Ａにより適当なコマンドブロックロケーションへ転送さ
れる。

４、　　Ｂ（ＪＩｔｌｌ’７−ビレジスタコマンドブロ
ックＤＭＡアクセスが実行されて制御ワードが得られる
とこのワードはこのレジスタ中に格納される。

【図面の簡単な説明】

第１図はホストＣＰＵと、協働するメモリと、バス制御
チップと、標準的バスに対するインターフェースとを有
するバスシステムの一部を示す図、第２図は本発明によ
るバスυＩｔｌｌデツプのブロック図、第３図はバス制
御装置中のモジュールの状態シーケンスを示すフローチ
ャート、第４図はホストメモリ中に記憶されるコマンド
ブロックの構造を示す図、第５ａ図〜第５ｑ図はバス制
御装置内の主シーケンスユニットが行なう一連の動作を
示すフローチャート、第６図は本発明で実行されるメツ
セージシーケンスの例を示す図である。 ５・・・ＭＩＬ規格バス、１０・・・ホストｃｐｕ。 １２・・・アドレスバス、１４・・・データバス、２０
・・・ホストメモリ、２５・・・メモリ制御論理回路、
３０・・・バスインターフェース、３２．３．４・・・
変圧器、１００・・・バス制御装四、１０２・・・符号
化器、１０４−・・バス制御モジュール、１１０・・・
バスコマンドブロックプロセッサ、１１２・・・タイマ
、１２０．１２２・・−ＤＭＡシーケンサ、１２４．１
２６・・・レジスタ、１３Ｇ・・・インタラブドハンド
ラー、２１０・・・遠隔端末制御ユニット、４１０．４
２０・・・コマンドブロック、４１１〜４１８・・・ワ
ード、４２１〜４２８・・・ワード。 特許出願人　ユナイテッド　テクノロジーズコーポレー
ション ＦＩＧ、４

Claims (11)

【特許請求の範囲】
1. （１）ホストＣＰＵとホストメモリとを備えたシステム
   中にあつてバスコマンドの組の中から選択されたコマン
   ドを実行することによりバスを制御するバス制御集積回
   路であつて： バスとの間で信号をやりとりするバスインターフェース
   モジュールと； 該ＣＰＵとの間で信号をやりとりするＣＰＵインターフ
   ェースモジュールと； 該ホストメモリとの間で信号をやりとりするメモリイン
   ターフェースモジュールと； 制御ワードを記憶する少なくとも一の制御レジスタと； コマンドワードを記憶する少なくとも一のコマンドレジ
   スタと； 該バス上へ又は該バスから転送される信号を記憶する少
   なくとも一のバッファレジスタと；該バス上へ又は該バ
   スから転送される信号を符号化しまた復号する符号化モ
   ジュールと；状態信号に応じて少なくとも一の動作を含
   む動作シーケンスを実行する少なくとも一の制御シーケ
   ンサモジュールとよりなり； 該ＣＰＵインターフェースモジュール、メモリモジュー
   ル、符号化モジュール、シーケンサモジユール、制御レ
   ジスタ、コマンドレジスタ及びバッファレジスタは単一
   のバス制御集積回路中に形成されており； 該メモリインターフェースモジュールはＤＭＡシーケン
   スを実行するための手段を有し；該少なくとも一のシー
   ケンサモジュールは該バス制御集積回路により、 ａ）該ホストメモリ中に画成された次に実行すべき少な
   くとも一のコマンドブロックを指定する少なくとも一の
   次のブロックポインタと、該バス制御集積回路が現在実
   行すべきコマンドシーケンスを実行するための制御情報
   を含んだ少なくとも一の制御ワードと、該バス上を送信
   されるべき通常のバスコマンドワードを含む少なくとも
   一のコマンドワードと、状態情報を記憶するための少な
   くとも一のロケーションとを含み該ホストメモリ中に画
   成され現在実行すべきコマンドブロックを指定する現在
   のブロックポインタにより指定される選択されたコマン
   ドブロックをアクセスし； ｂ）該コマンドシーケンスを実行し； ｃ）該次に実行すべきコマンドブロックポインタを実行
   すべきコマンドブロックのブロックポインタとして記憶
   することよりなる一連のコマンドシーケンスを実行する
   ための手段を有し、これにより所定のバスコマンドシー
   ケンスを該ＣＰＵの介入なしに実行することができるこ
   とを特徴とする集積回路。
2. （２）該コマンドブロックは該バスとの間でやりとりさ
   れるデータ及び該ホストメモリと該バス制御集積回路と
   の間でやりとりされるデータを記憶するためのホストメ
   モリ中の領域を指定する少なくとも一のデータポインタ
   を含んでおり、標準的なバス動作に必要な全てのコマン
   ド及びデータはホストメモリ中に記憶されていることを
   特徴とする請求項１記載の集積回路。
3. （３）該一連のコマンドシーケンス中の該次のポインタ
   はコマンドブロックポインタの組を形成し、その際該コ
   マンドブロックポインタ組中の一のポインタは該一連の
   コマンドシーケンス中の先の一のコマンドブロックを指
   示し、これにより該集積回路は一連のコマンドシーケン
   スをくりかえし実行することを特徴とする請求項１記載
   の集積回路。
4. （４）該一連のコマンドシーケンスは所定の遠隔端末に
   対する所定順序による一連の質問動作であり、その際該
   一連のコマンドシーケンスはポーリングシーケンスを形
   成することを特徴とする請求項３記載の集積回路。
5. （５）ｎ番目のコマンドブロックは該ｎ番目のコマンド
   シーケンスを含む一連のコマンドシーケンス中に含まれ
   る該ｎ番目のコマンドシーケンスの実行と（ｎ＋１）番
   目のコマンドシーケンスの実行の間に設定される遅延時
   間を指定するパラメータを含んでいることを特徴とする
   請求項３記載の集積回路。
6. （６）該集積回路は所定のビットパターンと、遠隔端末
   の応答を該ビットパターンと比較するための手段とを有
   することを特徴とする請求項１記載の集積回路。
7. （７）さらに、該所定ビットパターンの一部と該遠隔端
   末の応答との間に所定のパターンの一致が生じた場合該
   ＣＰＵに割込み信号を送る手段を有することを特徴とす
   る請求項６記載の集積回路。
8. （８）さらに、バス制御装置ユニットから該バス上に出
   力される信号に応じてなされる遠隔端末メッセージ転送
   動作を含む状態信号に応じて少なくとも一の動作を含む
   一連の動作を実行する遠隔端末シーケンサモジュールと
   、該少なくとも一のシーケンサモジユール又は該遠隔端
   末モジュールをイネーブルするチップモード制御ユニッ
   トとを含み、該チップモード制御ユニットの状態により
   バス制御装置の一部としてあるいは遠隔端末の一部とし
   て機能することを特徴とする請求項１記載の集積回路。
9. （９）さらに、遠隔端末モードで動作して所定数の遠隔
   端末メッセージを該ホストＣＰＵの介入なしに処理する
   遠隔端末制御手段を含むことを特徴とする請求項８記載
   の集積回路。
10. （１０）該遠隔端末制御手段は特定の条件が生じると該
    ホストＣＰＵへ該バスを介して割込み信号を送る手段を
    含むことを特徴とする請求項７記載の集積回路。
11. （１１）該遠隔端末制御装置は該バス上に所定ビットパ
    ターンが送られるのに応じて該集積回路に接続されたロ
    ーカルメモリ中に記憶されている該所定ビットパターン
    に対応した所定遠隔端末ブロックをアクセスする手段を
    含み、該集積回路は該所定ビットパターンに対応しロー
    カルメモリ中に記憶された少なくとも２つの特定用途コ
    マンドの一を実行することを特徴とする請求項８記載の
    集積回路。