JPS58213335A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS58213335A JPS58213335A JP57097202A JP9720282A JPS58213335A JP S58213335 A JPS58213335 A JP S58213335A JP 57097202 A JP57097202 A JP 57097202A JP 9720282 A JP9720282 A JP 9720282A JP S58213335 A JPS58213335 A JP S58213335A
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- JP
- Japan
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- control
- request
- circuit
- program
- dma
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Computer And Data Communications (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通信制御製置、特に汎用通信制御集積回路を使
用して複数の回線全時分割多重に制御できる通信制御製
置に関する。
用して複数の回線全時分割多重に制御できる通信制御製
置に関する。
ａｍの規約（プロトコル）やフォーマットには穐々のも
のべあハそれぞれのプロトコルとフォーマットに対応し
た通信の制御が行なわれる。また１回線を介して送受信
されるブータラ・・−ドウエア的に直接、メモリに読み
書きするダイレクトメモリアクセス（ＤＭＡ）ｉ行なう
ときには、読み書きされるデータ量やアクセスされるメ
モリのアドレスが自由に設定できることが望ましい。汎
用コンピュータシステムのユーザは通信の制御やＤＭＡ
についても汎用性全期待している。
のべあハそれぞれのプロトコルとフォーマットに対応し
た通信の制御が行なわれる。また１回線を介して送受信
されるブータラ・・−ドウエア的に直接、メモリに読み
書きするダイレクトメモリアクセス（ＤＭＡ）ｉ行なう
ときには、読み書きされるデータ量やアクセスされるメ
モリのアドレスが自由に設定できることが望ましい。汎
用コンピュータシステムのユーザは通信の制御やＤＭＡ
についても汎用性全期待している。
このような期待を実現するために採用されたのが、その
機能を予めプログラミングして、外部から書き込めるよ
うにした集積回路である。プログラミングした内容？書
き込むとき（スレーブモード時）は、インタフェース端
子の増加全阻止するために、その集積回路が機能すると
き（マスターモード時）に使用される、本来備えている
インターフェース端子ｔｉ用するようにしている。
機能を予めプログラミングして、外部から書き込めるよ
うにした集積回路である。プログラミングした内容？書
き込むとき（スレーブモード時）は、インタフェース端
子の増加全阻止するために、その集積回路が機能すると
き（マスターモード時）に使用される、本来備えている
インターフェース端子ｔｉ用するようにしている。
従来のこの種の通信制御製置は回線の制御全行なうため
の自らへのプログラム書込みと他の回線の前記制御とを
時分割多重に行なうことができかつ前記プログラム書込
み時と前記制御時に共用される端子を富む汎用通信制御
集積回路？少なくとも１組有している。
の自らへのプログラム書込みと他の回線の前記制御とを
時分割多重に行なうことができかつ前記プログラム書込
み時と前記制御時に共用される端子を富む汎用通信制御
集積回路？少なくとも１組有している。
このような従来構成においては、ある回線の制御全行な
っているときに、同一の汎用通信制御集積回路が制御す
る池の回線についてのプログラム書込み要求が発生する
と、両者の競合？解決するためのハードウェアが備わっ
ていないため、システムプログラムがその任？負うこと
になり、システム性能が低下するという欠点がある。
っているときに、同一の汎用通信制御集積回路が制御す
る池の回線についてのプログラム書込み要求が発生する
と、両者の競合？解決するためのハードウェアが備わっ
ていないため、システムプログラムがその任？負うこと
になり、システム性能が低下するという欠点がある。
本発明の目的はシステム性能の向上した通信制御製置を
提供することにある。
提供することにある。
本発明の装置は回線の制御全行なうための自らへのプロ
グラム書込みと他の回線の前記制御と？時分割多重に行
なうことができかつ前記プログラム書込み時と前記制御
時に共用される端子？含む汎用通信制御集積回路を少な
くとも１組備え、前記制御を抑止するための要求を通信
制御プログラムによりセット可能な抑止要求手段と。
グラム書込みと他の回線の前記制御と？時分割多重に行
なうことができかつ前記プログラム書込み時と前記制御
時に共用される端子？含む汎用通信制御集積回路を少な
くとも１組備え、前記制御を抑止するための要求を通信
制御プログラムによりセット可能な抑止要求手段と。
該抑止要求手段がセットされておりかつ前記汎用通信制
御集積回路がいずれの回線に対しても前記制御全行なっ
ていないときは前記制御の要求が発生してもこれ？抑止
するよう動作する抑止手段とを前記汎用通信制御集積回
路ごとに設け、さらに、システムプログラムにより前記
抑止手段を監視して該抑止手段が前記制御要求を抑止し
ているときに限り前記プログラム書込みを行なう制御手
段を具備したことを特徴どする。
御集積回路がいずれの回線に対しても前記制御全行なっ
ていないときは前記制御の要求が発生してもこれ？抑止
するよう動作する抑止手段とを前記汎用通信制御集積回
路ごとに設け、さらに、システムプログラムにより前記
抑止手段を監視して該抑止手段が前記制御要求を抑止し
ているときに限り前記プログラム書込みを行なう制御手
段を具備したことを特徴どする。
次に本発明について図面ｖｆ−参照して詳細に説明する
。
。
第１図は本発明の一実施例の全貌金示すブロック図であ
る。
る。
第１図において、本実施例は４個の回線接続部＄１ 、
＃２．＄３．＄４．実行制御部１００．接続制御部２０
０およびメモリ３００で構成されている。参照番号４０
０は中央処理順り参照記号＄１１．＃１２．＄１３．＄
１４．＄２１・・・・・・・・・＃４４は通信回線（以
下回線という）である。
＃２．＄３．＄４．実行制御部１００．接続制御部２０
０およびメモリ３００で構成されている。参照番号４０
０は中央処理順り参照記号＄１１．＃１２．＄１３．＄
１４．＄２１・・・・・・・・・＃４４は通信回線（以
下回線という）である。
中央処理製置４００は回線を介して端末製置等の他装置
とデータ通信を行なうときにはそのための制御プログラ
ムや制御テーブル等？メモリ３００にロードし実行制御
部１００に対して指令を下して、以後の制ａｔ委ねる。
とデータ通信を行なうときにはそのための制御プログラ
ムや制御テーブル等？メモリ３００にロードし実行制御
部１００に対して指令を下して、以後の制ａｔ委ねる。
実行制御部１００は制御プログラムと制御テーブルとに
基づいて、回線接続部＃１．＃２．＄３および＃４を時
分割多重に動作させることができる。回線を介して接続
される他装置と中央処理製置４００とは、当該回線接続
部とメモリ３００のうちに設−けられる送受信バッファ
と？経由してデータの授受が行なわれる。
基づいて、回線接続部＃１．＃２．＄３および＃４を時
分割多重に動作させることができる。回線を介して接続
される他装置と中央処理製置４００とは、当該回線接続
部とメモリ３００のうちに設−けられる送受信バッファ
と？経由してデータの授受が行なわれる。
接続制御部２００は以上述べた動作を行なううえで、通
信制御製置と中央処理製置４００との間のインタフェー
スをとるためのものである。
信制御製置と中央処理製置４００との間のインタフェー
スをとるためのものである。
第２図は回線接続部＃１の詳細？示す回路図であるが、
他の回線接続部＃２．＃３および＃４も同じ回路構成で
ある。本図において１回線＃１１゜＄１２．＄１３およ
び＃１４以外のインタフェースは全て第１図に示す共通
バス５００に接読される。
他の回線接続部＃２．＃３および＃４も同じ回路構成で
ある。本図において１回線＃１１゜＄１２．＄１３およ
び＃１４以外のインタフェースは全て第１図に示す共通
バス５００に接読される。
第２図において、回線接続部＃１は直列入出力コントロ
ーラ（８ＩＯ）１と、ＤＭＡコントローラ（ＤＭＡ）２
と、抑止要求回路３と、抑止回路４と、制御回路５と、
走査回路６と、プログラム制御回路７と、マルチプレク
＋ｊ８と、デコード回路９と、遅延回路１０と、４個の
論理積回路１１゜１２．１３および１４と、２個のラッ
チ回路１６および１７と、５個のゲート回路１８，１９
゜２０．２１および２２と、４個の回線インタフェース
回路２７，２８．２９および３０とで構成されている。
ーラ（８ＩＯ）１と、ＤＭＡコントローラ（ＤＭＡ）２
と、抑止要求回路３と、抑止回路４と、制御回路５と、
走査回路６と、プログラム制御回路７と、マルチプレク
＋ｊ８と、デコード回路９と、遅延回路１０と、４個の
論理積回路１１゜１２．１３および１４と、２個のラッ
チ回路１６および１７と、５個のゲート回路１８，１９
゜２０．２１および２２と、４個の回線インタフェース
回路２７，２８．２９および３０とで構成されている。
Ｓ ＩＯＩはたとえば、雑誌「インタフェース」１９８
０年４月号の１５６頁〜１６９頁に記載されている８Ｉ
Ｏｔ２個使用している。ＳＩＯはビット直列のシリアル
データとビット並列のパラレルデータとの変換・制御を
行なう２チヤネルデバイスであり、予めプログラム書込
みしておくことにより、非同期フォーマット、同期型バ
イト指向プロトコル（Ｍｏｎｏｓｙｎｃ、ＩＢＭ Ｂ
１５ｙｎｃ、外部シンク）および同期型ビット指向プロ
トコル（８ＤＬＣ，ＨＤＬＣ）の各モードが処理できる
。
０年４月号の１５６頁〜１６９頁に記載されている８Ｉ
Ｏｔ２個使用している。ＳＩＯはビット直列のシリアル
データとビット並列のパラレルデータとの変換・制御を
行なう２チヤネルデバイスであり、予めプログラム書込
みしておくことにより、非同期フォーマット、同期型バ
イト指向プロトコル（Ｍｏｎｏｓｙｎｃ、ＩＢＭ Ｂ
１５ｙｎｃ、外部シンク）および同期型ビット指向プロ
トコル（８ＤＬＣ，ＨＤＬＣ）の各モードが処理できる
。
また同期モードのすべてに対してＣＲＣ（Ｃｙｃｌｉｃ
Ｒｅｄａｎｄａｎｃｙ Ｃｏｄｅ ）の生成と照合を行
なうことができる。
Ｒｅｄａｎｄａｎｃｙ Ｃｏｄｅ ）の生成と照合を行
なうことができる。
ＤＭＡ２は、たとえば、雑誌［エレクトロニクスダイジ
ェストＪ、１９７８年３月号の４９頁〜６４頁に記載さ
れている。ＤＭＡコントローラ８２５７であり、４回線
を制御する。ＤＭＡ２はＤＭＡ＝ｉ行なうべきメモリ３
００のアドレスやデータ量を回線ごとに予めプログデム
書き込みしておくことにより、ＤＭＡ動作に柔軽性を持
たせることができる。
ェストＪ、１９７８年３月号の４９頁〜６４頁に記載さ
れている。ＤＭＡコントローラ８２５７であり、４回線
を制御する。ＤＭＡ２はＤＭＡ＝ｉ行なうべきメモリ３
００のアドレスやデータ量を回線ごとに予めプログデム
書き込みしておくことにより、ＤＭＡ動作に柔軽性を持
たせることができる。
さて、回線の向うにある相手製置とメモリ３００との間
でデータの授受を行なううえで、メモリ３００ｔ−アク
セスする方法には、第２図に示す回路によりメモリ３０
０を直接アクセスするＤＭＡと、中央処理装置４００の
プログラムによジメモリ３００をアクセスするプログラ
ムアクセスとがあるが、大量のデータ？高速に移送する
ときはＤＭＡが使用される。
でデータの授受を行なううえで、メモリ３００ｔ−アク
セスする方法には、第２図に示す回路によりメモリ３０
０を直接アクセスするＤＭＡと、中央処理装置４００の
プログラムによジメモリ３００をアクセスするプログラ
ムアクセスとがあるが、大量のデータ？高速に移送する
ときはＤＭＡが使用される。
まず、読み書き信号２３にライトモードにしてラッチ回
路１６を低インピーダンス状態に、ラッチ回路１７を高
インピーダンス状態にし、ゲート１８とラッチ回路１６
経由の情報２４ｋＳＩＯ１の制ｆｌｌｌレジスタ類にプ
ログラム書込みして２通信規約、フォーマットや動作モ
ード等の設定を行なう。このとき、走査回路６はプログ
ラム制御回路７が出力する走査開始信号２５により起動
されて。
路１６を低インピーダンス状態に、ラッチ回路１７を高
インピーダンス状態にし、ゲート１８とラッチ回路１６
経由の情報２４ｋＳＩＯ１の制ｆｌｌｌレジスタ類にプ
ログラム書込みして２通信規約、フォーマットや動作モ
ード等の設定を行なう。このとき、走査回路６はプログ
ラム制御回路７が出力する走査開始信号２５により起動
されて。
８Ｉ０１の４回線分のアドレスをチャネル選択信号ＡＢ
とチップイネーブル信号Ｃ−Ｅとにより走査する。５Ｉ
ＯＩはプログラム制御回路７が出力するコマンドＣに応
答し、かつ判別信号ＣＤにより情報２４ｔ−コマンドと
して認識して書き込む。すなわち、情報２４は５ＩＯＩ
においてビット配列変換の対象とはせず、制御情報とし
て使用することになる。
とチップイネーブル信号Ｃ−Ｅとにより走査する。５Ｉ
ＯＩはプログラム制御回路７が出力するコマンドＣに応
答し、かつ判別信号ＣＤにより情報２４ｔ−コマンドと
して認識して書き込む。すなわち、情報２４は５ＩＯＩ
においてビット配列変換の対象とはせず、制御情報とし
て使用することになる。
次に、プログラム制御回路７は走査開始信号２５を中止
し、ＤＭＡ２に対して読み書き信号ｌ０ＲＷにより書き
込み指示して、データ２６により指示されるＤＭＡ２の
アドレス（４回線分あり）に、情報２４ｔプログラム書
込みする。このときの情報２４はＤＭＡ１開始すべきメ
モリ３００のアドレスやＤＭＡの対象となるデータ量や
読み書きの別である。ゲート２２は高インピーダンス状
態にされている。
し、ＤＭＡ２に対して読み書き信号ｌ０ＲＷにより書き
込み指示して、データ２６により指示されるＤＭＡ２の
アドレス（４回線分あり）に、情報２４ｔプログラム書
込みする。このときの情報２４はＤＭＡ１開始すべきメ
モリ３００のアドレスやＤＭＡの対象となるデータ量や
読み書きの別である。ゲート２２は高インピーダンス状
態にされている。
８Ｉ０１内の制御レジスタの送信イネーブルま７’Ｃは
受信イネーブルピット全セットし、読み書き信号２３？
リードモードにしてラッチ１６を高インピーダンス状態
にしかつ走査回路６を動作させると５ＩＯＩはマスタモ
ードで訪作するようになる。
受信イネーブルピット全セットし、読み書き信号２３？
リードモードにしてラッチ１６を高インピーダンス状態
にしかつ走査回路６を動作させると５ＩＯＩはマスタモ
ードで訪作するようになる。
ＤＭＡ１行なうときには、５ＩＯＩはコマンドに対応し
てＤＭＡ要求３１，３２．３３および３４のいずれかを
出力する。出力されたＤＭＡ要求に対応する論理積回路
１１，１２．１３および１４のうちいずれかにおいて、
ＡＮＤが成立すると、ＤＭＡコントローラ２はホールド
要求信号ＨＲＱを制御回路５に出力する。制御回路５は
直ちにホールド受託信号ＨＬＤＡ’！ｒＤＭＡコントロ
ーラ２に返送して、ＤＭＡコントローラ２からメモリア
ドレスを出力させるよう動作全開始する。同時に、制御
回路５は実行制御部１００にバス要求信号３５を出力し
て、共通バス５００使用権？要求する。
てＤＭＡ要求３１，３２．３３および３４のいずれかを
出力する。出力されたＤＭＡ要求に対応する論理積回路
１１，１２．１３および１４のうちいずれかにおいて、
ＡＮＤが成立すると、ＤＭＡコントローラ２はホールド
要求信号ＨＲＱを制御回路５に出力する。制御回路５は
直ちにホールド受託信号ＨＬＤＡ’！ｒＤＭＡコントロ
ーラ２に返送して、ＤＭＡコントローラ２からメモリア
ドレスを出力させるよう動作全開始する。同時に、制御
回路５は実行制御部１００にバス要求信号３５を出力し
て、共通バス５００使用権？要求する。
実行制御部１００がこの要求を容認できるような状況に
なると、実行制御部１００はＤＭＡ受付信号３６をデコ
ード回路９に出力する。デコード回路９はこのとき並行
して送付されてきているＤＭＡチャネル信号３７ｖｉ：
デコードする。デコードの結果により得られるＤＭＡチ
ャネルが当該回線接続部＃１が制御する４個の回線＃１
１．＃１２゜＃１３および＃１４のうちのいずれかであ
ることが判明すると、制御回路５は、ＤＭＡ実行信号３
８を出力することにより遅延回路１０．ゲート２２およ
びラッチ回路１７を動作させる。
なると、実行制御部１００はＤＭＡ受付信号３６をデコ
ード回路９に出力する。デコード回路９はこのとき並行
して送付されてきているＤＭＡチャネル信号３７ｖｉ：
デコードする。デコードの結果により得られるＤＭＡチ
ャネルが当該回線接続部＃１が制御する４個の回線＃１
１．＃１２゜＃１３および＃１４のうちのいずれかであ
ることが判明すると、制御回路５は、ＤＭＡ実行信号３
８を出力することにより遅延回路１０．ゲート２２およ
びラッチ回路１７を動作させる。
ゲート２２とラッチ回路１７とからはそれぞれＤＭＡｖ
ｉｌ−行なうべきメモリ３００のアドレスが共通バス５
００ を介してメモリ３００に出力される。
ｉｌ−行なうべきメモリ３００のアドレスが共通バス５
００ を介してメモリ３００に出力される。
遅延回路１０からはＤＭＡコントローラ２が出力するメ
モリ読み書き信号ＭＲＷと工０読み書き信号ｌ０ＲＷと
を規定時間だけ遅延させて、それぞれメモリ３００ と
実行制御部１００とに出力する。
モリ読み書き信号ＭＲＷと工０読み書き信号ｌ０ＲＷと
を規定時間だけ遅延させて、それぞれメモリ３００ と
実行制御部１００とに出力する。
このときＤＭＡコントローラ２が、たとえば読出し、す
なわち、メモリ３００の送受信バッファからデータを読
み出し、５ＩＯＩと回線インタフェース回路とを経由し
て回線上に送り出すようにプログラム書込みされている
と、メモリ読み書き信号ＭＲＷはリード、ＩＯ読み書き
信号ｌ０ＲＷはライトの指定になる。
なわち、メモリ３００の送受信バッファからデータを読
み出し、５ＩＯＩと回線インタフェース回路とを経由し
て回線上に送り出すようにプログラム書込みされている
と、メモリ読み書き信号ＭＲＷはリード、ＩＯ読み書き
信号ｌ０ＲＷはライトの指定になる。
実行制御部１００はふたたび上述のようにして。
走査回路６とプログラム制御回路７とにコマンドを出力
して、メモリ３００の読出しと書込みに対応して、５Ｉ
０１の書込みと読出し？行ない、ビット直並列変換のう
えで、回線の向う側の相手装置との間でデータの授受を
行なう。
して、メモリ３００の読出しと書込みに対応して、５Ｉ
０１の書込みと読出し？行ない、ビット直並列変換のう
えで、回線の向う側の相手装置との間でデータの授受を
行なう。
このようなＤＭＡ１行なりているときにも他の回線に対
してプログラム書込みの要求が非同期に発生し得る。こ
のプログラム書込みを容認すると、内部共通バス２４に
おいてＤＭＡとプログラム書込みとのデータが混在して
しまうため１両者は時分割制御されなければならない。
してプログラム書込みの要求が非同期に発生し得る。こ
のプログラム書込みを容認すると、内部共通バス２４に
おいてＤＭＡとプログラム書込みとのデータが混在して
しまうため１両者は時分割制御されなければならない。
プログラム書込みに対する要求が発生すると。
実行制御部１００はコマンドにより抑止要求回路３をセ
ットする。抑止要求回路３がセットされており、かつＤ
ＭＡ実行信号３８が出力されていなければ制御回路５は
抑止回路４から抑止信号３９全輪理積回路１１〜１４と
マルチプレクサ８とに出力する。論理積回路１１〜１４
においては、５Ｉ０１からのＤＭＡ要求信号３１〜３４
を無効化し、マルチプレクサ８においてｌｄ、ＤＭＡ要
求が抑止されていることをプロゲラ友により読み出せる
ようにする。
ットする。抑止要求回路３がセットされており、かつＤ
ＭＡ実行信号３８が出力されていなければ制御回路５は
抑止回路４から抑止信号３９全輪理積回路１１〜１４と
マルチプレクサ８とに出力する。論理積回路１１〜１４
においては、５Ｉ０１からのＤＭＡ要求信号３１〜３４
を無効化し、マルチプレクサ８においてｌｄ、ＤＭＡ要
求が抑止されていることをプロゲラ友により読み出せる
ようにする。
本実施列の効果は、遅延回路１０の作用により。
メモリ読み書き信号ＭＲ，Ｗと工０読み書き信号■ＯＲ
Ｗの出力および共通バスの使用開始時刻をメモリアドレ
スの設定終了時刻まで遅らせることができるため％ＤＭ
Ａ動作のために共通バスを占有する時間が短くなり、プ
ログラム書込みのための時間帯を拡げることができるよ
うになり、システム性能を向上させることができること
である。
Ｗの出力および共通バスの使用開始時刻をメモリアドレ
スの設定終了時刻まで遅らせることができるため％ＤＭ
Ａ動作のために共通バスを占有する時間が短くなり、プ
ログラム書込みのための時間帯を拡げることができるよ
うになり、システム性能を向上させることができること
である。
本発明によれば、ＤＭＡ要求とプログラム書込み要求と
の競合全システムプログラムが解決することなく、以上
のような構成の採用により、プログラム書込み要求が発
生したときにシステムプログラムはＤＭＡ１抑止するた
めの要求をセットして実際にＤＭＡが抑止され友か否か
を監視するだけでよくなるため、システムプログラムの
負担を軽減できるようになり、システム性能？向上させ
ることができる。
の競合全システムプログラムが解決することなく、以上
のような構成の採用により、プログラム書込み要求が発
生したときにシステムプログラムはＤＭＡ１抑止するた
めの要求をセットして実際にＤＭＡが抑止され友か否か
を監視するだけでよくなるため、システムプログラムの
負担を軽減できるようになり、システム性能？向上させ
ることができる。
第１図と第２図は本発明の一実施例である。
１・・・・・・８ＩＯ％ ２・・・・・・ＤＭＡコント
ローラ、３・・・・・・抑止要求回路、４・・・・・・
抑止回路％５・・・・・・制御回路、６・・・・・・走
査回路、７・・・・・・プログラム制御回路、８・・・
・・・マルチプレクサ、９・−・・・・デコード回路、
１０・・・・・・遅延回路％ １１，１２，１３．１４
・・・・・・論理積回路、１６．１７・・・・・・ラッ
チ回路、１８゜１９．２０，２１．２２・・・・・・ゲ
ート、２３・・・・・・読み書き信号、２４・・・・・
・内部共通バス、２５・・・・・・走査開始信号、２６
・・・・・・データ、２７ 、２８ 、２９゜３０・・
・・・・回線インタフェース回路、３１，３２゜３３．
３４・・・・・・ＤＭＡ要求信号、３５・・・・・・バ
ス要求信号、３６・・・・・・ＤＭＡ受付信号、３７・
・・・・・ＤＭＡチャネル信号、３８・・・・・・遅延
信号、３９・・・・・・終了信号、４０・・・・・・抑
止信号、ＡＢ・・・・・・チャネル選択信号、ＣＥ・・
・・・・チップイネーブル信号、Ｃ・・・・・・コマン
ド、 ＣＤ・・・・・・判別信号、ＨＲＱ・・・・・・
ホールド要求信号、ＭＬＤＡ・・・・・・ホールド受託
信号、ＭＲＷ・・・・・・メモη読み書き信号、ｌ０Ｒ
Ｗ・・・・・・ＩＯ読み書き信号、＋１１．＃１２Ｊ１
３．＄１４゜＋２１ 、＄２２．＃２３．＄２４．＄３
１ 、＋３２ 、＋３３ 、＋３４ 、＋４１ 、＋４
２ 、＋４３゜＋４４・・・・・・回線、１００・・・
・・・実行制御部、２００・・・・・・接続制御部、３
００・・・・・・メモリ％４００・・・・・・中央処理
製置、５００・・・・・・共通バス。 第１面
ローラ、３・・・・・・抑止要求回路、４・・・・・・
抑止回路％５・・・・・・制御回路、６・・・・・・走
査回路、７・・・・・・プログラム制御回路、８・・・
・・・マルチプレクサ、９・−・・・・デコード回路、
１０・・・・・・遅延回路％ １１，１２，１３．１４
・・・・・・論理積回路、１６．１７・・・・・・ラッ
チ回路、１８゜１９．２０，２１．２２・・・・・・ゲ
ート、２３・・・・・・読み書き信号、２４・・・・・
・内部共通バス、２５・・・・・・走査開始信号、２６
・・・・・・データ、２７ 、２８ 、２９゜３０・・
・・・・回線インタフェース回路、３１，３２゜３３．
３４・・・・・・ＤＭＡ要求信号、３５・・・・・・バ
ス要求信号、３６・・・・・・ＤＭＡ受付信号、３７・
・・・・・ＤＭＡチャネル信号、３８・・・・・・遅延
信号、３９・・・・・・終了信号、４０・・・・・・抑
止信号、ＡＢ・・・・・・チャネル選択信号、ＣＥ・・
・・・・チップイネーブル信号、Ｃ・・・・・・コマン
ド、 ＣＤ・・・・・・判別信号、ＨＲＱ・・・・・・
ホールド要求信号、ＭＬＤＡ・・・・・・ホールド受託
信号、ＭＲＷ・・・・・・メモη読み書き信号、ｌ０Ｒ
Ｗ・・・・・・ＩＯ読み書き信号、＋１１．＃１２Ｊ１
３．＄１４゜＋２１ 、＄２２．＃２３．＄２４．＄３
１ 、＋３２ 、＋３３ 、＋３４ 、＋４１ 、＋４
２ 、＋４３゜＋４４・・・・・・回線、１００・・・
・・・実行制御部、２００・・・・・・接続制御部、３
００・・・・・・メモリ％４００・・・・・・中央処理
製置、５００・・・・・・共通バス。 第１面
Claims (1)
- 【特許請求の範囲】 回線の制御を行なうための自らへのプログラム書込みと
他の回線の前記制御とを時分割多重に行なうことができ
かつ前記プログラム書込み時と前記制御時に共用される
端子を含む汎用通信制御集積回路を少なくとも１組備え
。 前記制御を抑止するための要求を通信制御プログラムに
よりセット可能な抑止要求手段と。 該抑止要求手段がセットされておりかつ前記汎用通信制
御集積回路がいずれの回線に対しても前記制御を行なっ
ていないときは前記制御の要求が発生してもこれを抑止
する工う１作する抑止手段とを前記汎用通信制御集積回
路ごとに設け。 さらに、システムプログラムにより前記抑止手段？監視
して該抑止手段が前記制御要求を抑止しているときに限
り前記プログラム書込みを行なう制御手段を具備したこ
とを特徴とする通信制御製置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097202A JPS58213335A (ja) | 1982-06-07 | 1982-06-07 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097202A JPS58213335A (ja) | 1982-06-07 | 1982-06-07 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213335A true JPS58213335A (ja) | 1983-12-12 |
Family
ID=14186018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097202A Pending JPS58213335A (ja) | 1982-06-07 | 1982-06-07 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213335A (ja) |
-
1982
- 1982-06-07 JP JP57097202A patent/JPS58213335A/ja active Pending
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