JPS5896329A - ダイレクトメモリアクセス制御回路 - Google Patents
ダイレクトメモリアクセス制御回路Info
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- JPS5896329A JPS5896329A JP19440881A JP19440881A JPS5896329A JP S5896329 A JPS5896329 A JP S5896329A JP 19440881 A JP19440881 A JP 19440881A JP 19440881 A JP19440881 A JP 19440881A JP S5896329 A JPS5896329 A JP S5896329A
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- JP
- Japan
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- memory
- dma
- signal
- dmac
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（適用分野）
本発明は、ダイレクトメモリアクセス（以下ＤＭＡと略
す）制御方法によりデータ転送を行なうチャネル制御部
において、ミニコンピユータシステムで必要となるチャ
ネルの機能を現在安価に、且つ大量に使用されているＤ
ＭＡ制御用のＬＳＩとＭＳＩの組合せにより構成するＤ
ＭＡの制御方法に関する。
す）制御方法によりデータ転送を行なうチャネル制御部
において、ミニコンピユータシステムで必要となるチャ
ネルの機能を現在安価に、且つ大量に使用されているＤ
ＭＡ制御用のＬＳＩとＭＳＩの組合せにより構成するＤ
ＭＡの制御方法に関する。
（背景技術）
ミニコンピユータシステムでＩｌｏとメインメモリの間
でデータ転送を行なうＤＭＡ方式のチャネル制御部では
、データ転送の高速化を実現するために、従来は高速で
動作可能な〜ＩＳ■等で構成されていた。従ってチャネ
ル制御部の部品数が多くナリ、限られたスペースに多く
のチャネルを収容することが困難であった。一方、最近
ではＩｌｏの処理速度が向上し、ＤＭＡ転送でなければ
Ｉｌｏの機能が十分発揮できない場合が多（なっており
、それに伴ってＤＭＡチャネルも多チャネル化が要求さ
れてきている。さらに現在のミニコンピユータより上位
のシステムでは、プログラムの保護を行なうためのメモ
リプロテクト機能及び安価なダイナミックメモリの出現
によるメモリ容量の増加など、ＤＭＡチャネルに要求さ
れる機能も増えているので、従来と同じ方式で複数のＤ
ＭＡチャネル例えばＤＭＡ ８チヤネルをサポートしよ
うとするとチャネル制御部が肥大化する欠点があった。
でデータ転送を行なうＤＭＡ方式のチャネル制御部では
、データ転送の高速化を実現するために、従来は高速で
動作可能な〜ＩＳ■等で構成されていた。従ってチャネ
ル制御部の部品数が多くナリ、限られたスペースに多く
のチャネルを収容することが困難であった。一方、最近
ではＩｌｏの処理速度が向上し、ＤＭＡ転送でなければ
Ｉｌｏの機能が十分発揮できない場合が多（なっており
、それに伴ってＤＭＡチャネルも多チャネル化が要求さ
れてきている。さらに現在のミニコンピユータより上位
のシステムでは、プログラムの保護を行なうためのメモ
リプロテクト機能及び安価なダイナミックメモリの出現
によるメモリ容量の増加など、ＤＭＡチャネルに要求さ
れる機能も増えているので、従来と同じ方式で複数のＤ
ＭＡチャネル例えばＤＭＡ ８チヤネルをサポートしよ
うとするとチャネル制御部が肥大化する欠点があった。
最近では、マスク・スライスＬＳＩの出現により専用の
ＬＳＩが簡単に開発、入手可能であるが、これらのＬＳ
Ｉは一般にコスト高であり、又チャネルの機能変更に対
しても容易に対応できない欠点がある。
ＬＳＩが簡単に開発、入手可能であるが、これらのＬＳ
Ｉは一般にコスト高であり、又チャネルの機能変更に対
しても容易に対応できない欠点がある。
（発明の課題）
本発明の目的は前記欠点を除去するもので、チャネルに
必要な情報を記憶するためのＲＡＭとメモリアドレスを
計数するための加算器とＤＭＡコントロール用ＬＳＩと
の組合せにより、複数のチャネルについて共通に動作す
る回路Ｃ以下、共通回路と略す）を構成し、ＤＭＡの多
チャネル化及びメモリ空間の拡張に対して容易に対応可
能としたものである。
必要な情報を記憶するためのＲＡＭとメモリアドレスを
計数するための加算器とＤＭＡコントロール用ＬＳＩと
の組合せにより、複数のチャネルについて共通に動作す
る回路Ｃ以下、共通回路と略す）を構成し、ＤＭＡの多
チャネル化及びメモリ空間の拡張に対して容易に対応可
能としたものである。
（実施例）
第１図により、本発明の詳細な説明する。第１図におい
て、１，２．３はランダム・アクセスメモリで、１は拡
張アドレスの記憶、２はチャネルスティタスの記憶、３
はプロテクションキーの記憶に使用される。ここで本説
明の中の拡張アドレスとは後述のＤＭＡＣ６にセットす
ることができるアドレス領域を越えたアドレスを意味す
る。すなわち、ＤＭＡＣ６のアドレス空間が２１５まで
とすれば、２１６以上のアドレスは拡張アドレスとして
Ｉ（ＡＭ １に記憶される。４及び５はｚＬＩＮＥ→Ｉ
ＬＩＮＥの切替ゲートで、入力端子３がＬＯＷレベルの
時上段（１側）を選択、ＨＩＧＨレベルの時下段（２側
）を選択する。６は複数のチャネルについて独立したメ
モリアドレス、データ数のカウンタ、ＤＭＡ優先順位の
判定回路及び認識信号の送出回路を有する汎用のＤＭＡ
コントロール用ＬＳＩであり、通常はＤＭＡ４チヤネル
程度を内蔵したものである。８は加算器、９は加算結果
を一時記憶するためのバッファレジスタである。７はエ
ンコーダであり、その時動作しているＤＭＡ ＡＣＫ信
号を受けて２進数に変換し、これをｌ’ｔＡＭ１〜３の
アドレスラインに入力するためのものである。１０はメ
モリアドレスの下位側が全て１”になった時に′１”を
出力するゲートで、拡張アドレスな歩進（＋１）するの
に使用する。
て、１，２．３はランダム・アクセスメモリで、１は拡
張アドレスの記憶、２はチャネルスティタスの記憶、３
はプロテクションキーの記憶に使用される。ここで本説
明の中の拡張アドレスとは後述のＤＭＡＣ６にセットす
ることができるアドレス領域を越えたアドレスを意味す
る。すなわち、ＤＭＡＣ６のアドレス空間が２１５まで
とすれば、２１６以上のアドレスは拡張アドレスとして
Ｉ（ＡＭ １に記憶される。４及び５はｚＬＩＮＥ→Ｉ
ＬＩＮＥの切替ゲートで、入力端子３がＬＯＷレベルの
時上段（１側）を選択、ＨＩＧＨレベルの時下段（２側
）を選択する。６は複数のチャネルについて独立したメ
モリアドレス、データ数のカウンタ、ＤＭＡ優先順位の
判定回路及び認識信号の送出回路を有する汎用のＤＭＡ
コントロール用ＬＳＩであり、通常はＤＭＡ４チヤネル
程度を内蔵したものである。８は加算器、９は加算結果
を一時記憶するためのバッファレジスタである。７はエ
ンコーダであり、その時動作しているＤＭＡ ＡＣＫ信
号を受けて２進数に変換し、これをｌ’ｔＡＭ１〜３の
アドレスラインに入力するためのものである。１０はメ
モリアドレスの下位側が全て１”になった時に′１”を
出力するゲートで、拡張アドレスな歩進（＋１）するの
に使用する。
なお、第１図において本発明の説明に必要でない信号線
、例えばＲＡＭのリード／ライト線、メモリバスのリー
ド／２イト線などは省略しである。
、例えばＲＡＭのリード／ライト線、メモリバスのリー
ド／２イト線などは省略しである。
以下ｌｉ図の構成において動作を説明する。
ＤＭＡ転送を開始する場合は、チャネルを起動する前に
ＣＰＵより下記手順により各レジスタに対して初期設定
を行なう。
ＣＰＵより下記手順により各レジスタに対して初期設定
を行なう。
ＤＭＡＣ６には、データ転送を開始するチャネルに対し
てメモリアドレスの下位側及びデータ転送数をセットす
る。続いてＲＡＭ１．ＲＡＭ３にも初期設定を行なうが
、この時のＲＡＭのアドレスは、切換グー）ＥＸＧ５の
３入力端子がまだＤＭＡサイクルになっていないのでＬ
ＯＷレベルのため、ＣＰＵのアドレスバスを選択した状
態になっている。そこで、ＣＰＵより使用するＤＭＡチ
ャネルに対応したアドレスを送出してＲＡＭ３にはメモ
リの保護キーをセットし、ＲＡＭＩには次の手順により
拡張アドレスをセットする。すなわち、ＲＡＭＩの入力
線にはＢＸＧゲート４があり、ＣＰＵより拡張アドレス
をセットする場合は、ＤＭＡ ＢＵＯＹ信号はオフ状態
（ＨＩＧＨレベル）となっているので、ＲＡＭ １０入
力線にＣＰＵのデータバスが選択され、拡張アドレスが
セットされる。以上の初期設定を行なった後、ＤＭＡＣ
６の中の動作させたいチャネルを動作可能状態とし、Ｉ
ｌｏからのデータ転送要求であるＤＲＱ信号（ＤＭＡ
Ｒ，ＥＱＵＥＳＴ）待ちの状態となる。ＤＭＡＣ６は、
ＩｌｏからのＤＲＱ信号を受信するとメモリバスを専有
し、Ｉｌｏに対してチャネルがＤＲＱを受付けたことヲ
示を認識信号テアルＤＡＣＫ （Ｉｌｍ ＡＣＫＮＯＷ
ＬＢＤＧＥ ）信号を返送し、メモリに対してはメモリ
アドレスの下位側を送出してＤＭＡ転送サイクルに入る
・この時エンコーダＢＮＣ７には、現在選択されている
ＤＡＣＫ信号が入力されているので、それに対応した２
進数がＥＸＧｓの２側に送出される。ＥＸＧ ５の出力
は、ＤＭＡ転送中はＤＭＡ ＢＵＳＹ信号が′１”にな
るので、ＥＸＧ５の３人力がＨＩＧＨレベルとなって２
側が選択されることになり、ＥＮＣ７の出力信号がＲＡ
Ｍ１〜３のアドレスとして送出さ引、る。
てメモリアドレスの下位側及びデータ転送数をセットす
る。続いてＲＡＭ１．ＲＡＭ３にも初期設定を行なうが
、この時のＲＡＭのアドレスは、切換グー）ＥＸＧ５の
３入力端子がまだＤＭＡサイクルになっていないのでＬ
ＯＷレベルのため、ＣＰＵのアドレスバスを選択した状
態になっている。そこで、ＣＰＵより使用するＤＭＡチ
ャネルに対応したアドレスを送出してＲＡＭ３にはメモ
リの保護キーをセットし、ＲＡＭＩには次の手順により
拡張アドレスをセットする。すなわち、ＲＡＭＩの入力
線にはＢＸＧゲート４があり、ＣＰＵより拡張アドレス
をセットする場合は、ＤＭＡ ＢＵＯＹ信号はオフ状態
（ＨＩＧＨレベル）となっているので、ＲＡＭ １０入
力線にＣＰＵのデータバスが選択され、拡張アドレスが
セットされる。以上の初期設定を行なった後、ＤＭＡＣ
６の中の動作させたいチャネルを動作可能状態とし、Ｉ
ｌｏからのデータ転送要求であるＤＲＱ信号（ＤＭＡ
Ｒ，ＥＱＵＥＳＴ）待ちの状態となる。ＤＭＡＣ６は、
ＩｌｏからのＤＲＱ信号を受信するとメモリバスを専有
し、Ｉｌｏに対してチャネルがＤＲＱを受付けたことヲ
示を認識信号テアルＤＡＣＫ （Ｉｌｍ ＡＣＫＮＯＷ
ＬＢＤＧＥ ）信号を返送し、メモリに対してはメモリ
アドレスの下位側を送出してＤＭＡ転送サイクルに入る
・この時エンコーダＢＮＣ７には、現在選択されている
ＤＡＣＫ信号が入力されているので、それに対応した２
進数がＥＸＧｓの２側に送出される。ＥＸＧ ５の出力
は、ＤＭＡ転送中はＤＭＡ ＢＵＳＹ信号が′１”にな
るので、ＥＸＧ５の３人力がＨＩＧＨレベルとなって２
側が選択されることになり、ＥＮＣ７の出力信号がＲＡ
Ｍ１〜３のアドレスとして送出さ引、る。
従って、ＤＭＡサイクル中のＲＡＭ出力は、予めψ期設
定された拡張アドクス及びプロテクションキーが選択さ
れ、メモリバスに送出されてＤＭＡの１サイクルが実行
されることになる。拡張アドレスについては、ＤＭＡＣ
６により送出される下位側のアドレスが全て′１”にな
った時に歩進（＋１）する必要があるので、ＧＡＴＥＩ
Ｏでこの状態を検出し、加算器８にＮ１１＋信号を送出
する。加算器８は、ＱＡＴＥＩＯからの信号がＬＯＷの
時は（拡張アドレス）＋０を行ない、ＧＡＴＥＩＯから
の信号がＨＩＧＨの時は（拡張アドレス）＋１を行なっ
て、バッファレジスタＢＵＦ９に送出する。ＢＵＦ９の
出力は、ＥＸＧ４ゲートの１側に接続されており、ＤＭ
Ａ転送中はＥＸＧ４の３人力はＬＯＷレベルになってい
るので、ＲＡＭ１にはアドレスの加算された結果が入力
されることになり、現在のＤＭＡサイクルが終了す、る
前にチャネル制御部で再びＲＡＭ １に拡張アドレスを
書込むことにより、メモリアドレスが更新される。第１
図でＲＡＭ ２は、メモリのパリティエラ、プロテクシ
ョンエラーなどのＤＭＡ転送に伴う情報を記憶するため
のもので、システムによっては必ずしも必要ではないが
、本例のような応用も可能である。
定された拡張アドクス及びプロテクションキーが選択さ
れ、メモリバスに送出されてＤＭＡの１サイクルが実行
されることになる。拡張アドレスについては、ＤＭＡＣ
６により送出される下位側のアドレスが全て′１”にな
った時に歩進（＋１）する必要があるので、ＧＡＴＥＩ
Ｏでこの状態を検出し、加算器８にＮ１１＋信号を送出
する。加算器８は、ＱＡＴＥＩＯからの信号がＬＯＷの
時は（拡張アドレス）＋０を行ない、ＧＡＴＥＩＯから
の信号がＨＩＧＨの時は（拡張アドレス）＋１を行なっ
て、バッファレジスタＢＵＦ９に送出する。ＢＵＦ９の
出力は、ＥＸＧ４ゲートの１側に接続されており、ＤＭ
Ａ転送中はＥＸＧ４の３人力はＬＯＷレベルになってい
るので、ＲＡＭ１にはアドレスの加算された結果が入力
されることになり、現在のＤＭＡサイクルが終了す、る
前にチャネル制御部で再びＲＡＭ １に拡張アドレスを
書込むことにより、メモリアドレスが更新される。第１
図でＲＡＭ ２は、メモリのパリティエラ、プロテクシ
ョンエラーなどのＤＭＡ転送に伴う情報を記憶するため
のもので、システムによっては必ずしも必要ではないが
、本例のような応用も可能である。
以上説明したシーケンスによりＤＭＡ転送が実行される
が、ＲＡＭ１〜３はアドレスラインが共通になっている
ので、入出力線の数が多いＲＡＭを選択して、例えばＲ
ＡＭ１とＲＡＭ３を１つのＲＡＭで置き換えることによ
り、さらに部品の数を減少させることも可能である。
が、ＲＡＭ１〜３はアドレスラインが共通になっている
ので、入出力線の数が多いＲＡＭを選択して、例えばＲ
ＡＭ１とＲＡＭ３を１つのＲＡＭで置き換えることによ
り、さらに部品の数を減少させることも可能である。
第１図ではＤＭＡのチャネル数は４つの場合について説
明したが、ＤＭＡＣ５の数を増加して、チャネル数を例
えば８〜１６チヤネルにしても、チャネル数がＲＡＭの
アドレス領域を越えない限り対応可能であり、ＤＭＡ
８チヤネルについてサポートした実施例を第２図に示す
。
明したが、ＤＭＡＣ５の数を増加して、チャネル数を例
えば８〜１６チヤネルにしても、チャネル数がＲＡＭの
アドレス領域を越えない限り対応可能であり、ＤＭＡ
８チヤネルについてサポートした実施例を第２図に示す
。
第２図は第１の実施例に対して、ＤＭＡＣ１１を追加し
、ＤＭＡの認識線であるＤＡＣＫ信号をエンコーダＥＮ
Ｃ７の入力に追加したものであり、動作は第１図のもの
と全く同じである。
、ＤＭＡの認識線であるＤＡＣＫ信号をエンコーダＥＮ
Ｃ７の入力に追加したものであり、動作は第１図のもの
と全く同じである。
第２図の如く、本発明ではチャネル数を増加する場合は
、例えばＲＡＭのアドレス線及びエンコーダの出力とし
て４ビット分を確保しておけば、２’＝１６で１６チヤ
ネルまでについては、共通回路を何ら変更することなく
対応可能となることが特徴である。又、アドレス空間の
拡張に対しても、予めＲＡＭＩの入出力線に予備を準備
しておくことにより、全てのＤＭＡチャネルに対して容
易に拡張可能である。
、例えばＲＡＭのアドレス線及びエンコーダの出力とし
て４ビット分を確保しておけば、２’＝１６で１６チヤ
ネルまでについては、共通回路を何ら変更することなく
対応可能となることが特徴である。又、アドレス空間の
拡張に対しても、予めＲＡＭＩの入出力線に予備を準備
しておくことにより、全てのＤＭＡチャネルに対して容
易に拡張可能である。
（発明の効果）
本回路方式では、ＤＭＡＣ６周辺の回路が複数のチャネ
ルに対する共通回路になっているので、部品数が少ない
簡単な回路で多チャネルのサポートが可能となり、コス
ト低減とともに信頼性が向上する利点がある。又、本方
式では１つのチャネルについて動作の確認ができれば、
ＤＭＡＣ周辺が共通回路になっているので他のチャネル
もほとんど動作可能であり、調整時間を短縮できる効果
もある。
ルに対する共通回路になっているので、部品数が少ない
簡単な回路で多チャネルのサポートが可能となり、コス
ト低減とともに信頼性が向上する利点がある。又、本方
式では１つのチャネルについて動作の確認ができれば、
ＤＭＡＣ周辺が共通回路になっているので他のチャネル
もほとんど動作可能であり、調整時間を短縮できる効果
もある。
第１図は本発明による装置の１実施例の構成例、第２図
ｉ本発明による装置の別の実施例の構成例である。 １．２．３・・・・・・ランダムアクセスメモリ４．５
・・・・・・・・・２ＬＩＮＥ→１ＬＩＮＥ切換ゲート
６・・・・・・・・・・・・ＤＭＡコントロール用、Ｌ
ＳＩ７・・・・・・…・・・エンコーダ ８・・・・・・・・・・・・加算器 ９・・・・・・・・・・・・バッファレジスタ１０・・
・・・・・・・・・・ゲート（１”検出用のゲート）特
許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
ｉ本発明による装置の別の実施例の構成例である。 １．２．３・・・・・・ランダムアクセスメモリ４．５
・・・・・・・・・２ＬＩＮＥ→１ＬＩＮＥ切換ゲート
６・・・・・・・・・・・・ＤＭＡコントロール用、Ｌ
ＳＩ７・・・・・・…・・・エンコーダ ８・・・・・・・・・・・・加算器 ９・・・・・・・・・・・・バッファレジスタ１０・・
・・・・・・・・・・ゲート（１”検出用のゲート）特
許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- メインメモリと■１０゛との間でデータ転送を行なうダ
イレクトメモリアクセス方式において、少なくともひと
つのダイレクトメモリアクセスコントローラ（ＤＭＡＣ
）と、その転送アドレスの上位ビットである拡張アドレ
スを与えるランダムアクセスメモリ（ＲＡＭ ’）とが
具備され、所望のチャネル（／′Ｃ割り当てられたＲＡ
ＭとＤＭＡＣに収容され所望のチャネルに割り当てられ
たレジスタに拡張アドレス、グロテクションキー及びメ
モリアドレスをＣＰＵにより初期設定する工程と、ＣＰ
ＵによりＤＭＡＣ内のレジスタに動作可能状態を表示
すると共にＩｌｏに動作指令を発する工程と、ＤＭＡ
Ｃにより当該Ｉ１０からのリクエストを受信し該当する
チャネルの番号を２進数アドレスに変換する工程と、Ｃ
’Ｐ ＵからのアドレスバスとＤＭＡＣからの２進数ア
ドレスとを切換処理し選択されたアドレス情報を上記Ｒ
ＡＭのアドレスラインに久方する工程と、ＲＡＭからの
拡張ビット及びグロテクションキー並びにＤ ＭＡ Ｃ
からの転送アドレスの下位ビットをメモリバスな介して
ＣＰＵのメインメモリに送出する工程とを有することを
特徴とするダイレクトメモリアクセス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19440881A JPS6041387B2 (ja) | 1981-12-04 | 1981-12-04 | ダイレクトメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19440881A JPS6041387B2 (ja) | 1981-12-04 | 1981-12-04 | ダイレクトメモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896329A true JPS5896329A (ja) | 1983-06-08 |
| JPS6041387B2 JPS6041387B2 (ja) | 1985-09-17 |
Family
ID=16324101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19440881A Expired JPS6041387B2 (ja) | 1981-12-04 | 1981-12-04 | ダイレクトメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041387B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114385528A (zh) * | 2020-10-16 | 2022-04-22 | 瑞昱半导体股份有限公司 | 直接记忆体存取控制器、使用其之电子装置以及操作其的方法 |
-
1981
- 1981-12-04 JP JP19440881A patent/JPS6041387B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114385528A (zh) * | 2020-10-16 | 2022-04-22 | 瑞昱半导体股份有限公司 | 直接记忆体存取控制器、使用其之电子装置以及操作其的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041387B2 (ja) | 1985-09-17 |
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