JPH05316168A - 多チャンネル多重通信コントローラー - Google Patents
多チャンネル多重通信コントローラーInfo
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- JPH05316168A JPH05316168A JP4116031A JP11603192A JPH05316168A JP H05316168 A JPH05316168 A JP H05316168A JP 4116031 A JP4116031 A JP 4116031A JP 11603192 A JP11603192 A JP 11603192A JP H05316168 A JPH05316168 A JP H05316168A
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- channel
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 ＳＤＬＣやＨＤＬＣのデータリンクの下位レ
イヤをＨ／Ｗで処理する時に、多重化された多チャンネ
ルのデータを、少ないＨ／Ｗで処理できる。 【構成】 多重化されデータラインを、チャンネルナン
バーを得る事により分離し、又、多重化して送出する。
又、全チャンネルの制御・状態情報、送受信データ格納
メモリ２を周辺に持ち、主たるデータ処理は通信処理共
通部１で行い、チャンネルナンバー毎に遂次過去の情報
を読み出し、モディファイし、再び格納する動作を行
う。 【効果】 従来方法で、多チャンネルのデータを扱う場
合のＨ／Ｗの増加に比べ、少ないＨ／Ｗとなる。
イヤをＨ／Ｗで処理する時に、多重化された多チャンネ
ルのデータを、少ないＨ／Ｗで処理できる。 【構成】 多重化されデータラインを、チャンネルナン
バーを得る事により分離し、又、多重化して送出する。
又、全チャンネルの制御・状態情報、送受信データ格納
メモリ２を周辺に持ち、主たるデータ処理は通信処理共
通部１で行い、チャンネルナンバー毎に遂次過去の情報
を読み出し、モディファイし、再び格納する動作を行
う。 【効果】 従来方法で、多チャンネルのデータを扱う場
合のＨ／Ｗの増加に比べ、少ないＨ／Ｗとなる。
Description
【０００１】
【産業上の利用分野】この発明は、多重化されたＳＤＬ
Ｃ及びＨＤＬＣプロトコルなどの通信を行うような通信
コントローラーに関するものである。
Ｃ及びＨＤＬＣプロトコルなどの通信を行うような通信
コントローラーに関するものである。
【０００２】
【従来の技術】図７は、従来のシリアル通信コントロー
ラーであるが、データライン（ＴＸＤ、ＲＸＤ）は多重
化されてはおらず又、図８も従来のシリアル通信コント
ローラーであるが、２チャンネルを備えているものの、
データラインはＡチャンネル、Ｂチャンネル共分離され
ている。
ラーであるが、データライン（ＴＸＤ、ＲＸＤ）は多重
化されてはおらず又、図８も従来のシリアル通信コント
ローラーであるが、２チャンネルを備えているものの、
データラインはＡチャンネル、Ｂチャンネル共分離され
ている。
【０００３】次に動作について説明する。図７では、ク
ロック入力（ＣＬＫ）のトリガにより、送信データ（Ｔ
ＸＤ）を出力し、受信データ（ＲＸＤ）を取り込む。
又、データはＣＰＵによりライト、及び、リードされる
ようになっている。図８では、データラインが２本ずつ
あるものの、上記と同様の動作を行っている。
ロック入力（ＣＬＫ）のトリガにより、送信データ（Ｔ
ＸＤ）を出力し、受信データ（ＲＸＤ）を取り込む。
又、データはＣＰＵによりライト、及び、リードされる
ようになっている。図８では、データラインが２本ずつ
あるものの、上記と同様の動作を行っている。
【０００４】
【発明が解決しようとする課題】従来の通信コントロー
ラーは以上のように構成されているので、多チャンネル
を扱う為には、同様の構成をもつ回路をチャンネル数に
応じて増加させる必要がある。従って、ＬＳＩの数を増
やさなければならず、Ｈ／Ｗ部の増大、コストの上昇と
いう問題点があった。又、外部メモリとのデータ転送に
ＤＭＡ(ＤirectＭemory Ａccess)を行う為にＣＰＵバス
を占有し装置の性能を落とすなどの問題点もあった。
ラーは以上のように構成されているので、多チャンネル
を扱う為には、同様の構成をもつ回路をチャンネル数に
応じて増加させる必要がある。従って、ＬＳＩの数を増
やさなければならず、Ｈ／Ｗ部の増大、コストの上昇と
いう問題点があった。又、外部メモリとのデータ転送に
ＤＭＡ(ＤirectＭemory Ａccess)を行う為にＣＰＵバス
を占有し装置の性能を落とすなどの問題点もあった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、多重化された多チャンネルの通
信を少ないＨ／Ｗで行うことを目的としている。
ためになされたもので、多重化された多チャンネルの通
信を少ないＨ／Ｗで行うことを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る通信コン
トローラーは、通信プロトコルの下位レイヤを担う部分
を共有化し、各チャンネルの制御・状態情報、送／受信
データなどが格納されたメモリを配置することにより、
多チャンネルのシリアル通信を行なうものである。さら
にＣＰＵデータなどをメモリから直接アクセスできるよ
うにしたものである。
トローラーは、通信プロトコルの下位レイヤを担う部分
を共有化し、各チャンネルの制御・状態情報、送／受信
データなどが格納されたメモリを配置することにより、
多チャンネルのシリアル通信を行なうものである。さら
にＣＰＵデータなどをメモリから直接アクセスできるよ
うにしたものである。
【０００７】
【作用】この発明における多チャンネル多重通信コント
ローラーは、チャンネルナンバー入力により選択された
チャンネルの送／受信データ等の情報をメモリから読み
出し、データの送／受信処理を行い、結果をメモリへ格
納する。
ローラーは、チャンネルナンバー入力により選択された
チャンネルの送／受信データ等の情報をメモリから読み
出し、データの送／受信処理を行い、結果をメモリへ格
納する。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１は通信処理共通部、
２はチャンネル別・制御／状態情報、送／受信データ格
納メモリである。さらに、図２は通信処理共通部１の機
能別ブロック図であり、又、図３は、チャンネル別・制
御／状態情報メモリ２の内部構成を示す。又、図４は、
本実施例の動作シーケンスを示す。図５は、シリアル多
重データとチャンネルナンバーのタイミングを示す。
ついて説明する。図１において、１は通信処理共通部、
２はチャンネル別・制御／状態情報、送／受信データ格
納メモリである。さらに、図２は通信処理共通部１の機
能別ブロック図であり、又、図３は、チャンネル別・制
御／状態情報メモリ２の内部構成を示す。又、図４は、
本実施例の動作シーケンスを示す。図５は、シリアル多
重データとチャンネルナンバーのタイミングを示す。
【０００９】次に動作について説明する。図１におい
て、通信処理共通部１から、シリアル多重送信データ
（ＴＸＤ）が出力され、同じタイミングで、シリアル多
重受信データ（ＲＸＤ）及び、チャンネルナンバー（Ｓ
ＥＬ７〜０）がクロック（ＣＬＫ）に同期して、通信処
理共通部１へ入力される。図５にタイミング図を示す。
通信処理共通部１は、チャンネル別・制御／状態情報、
送受信データ格納メモリ２を制御しており、チャンネル
ナンバー（ＳＥＬ７〜０）入力により選択されたチャン
ネルの各種制御／状態情報、及び、送受信データのリー
ド、モディファイ、及び、ライトを行いながら、送受信
動作を進めてゆく。又、ＣＰＵからのチャンネル別の制
御、及び、状態のリード、即ち、チャンネル別・制御／
状態情報、送受信データ格納メモリ２へのアクセスは、
通信処理共通部１が間接的に行う。従って、メモリ容
量、及び、チャンネルナンバー入力端子数の許す限り、
多チャンネルのデータ通信を行えることになる。
て、通信処理共通部１から、シリアル多重送信データ
（ＴＸＤ）が出力され、同じタイミングで、シリアル多
重受信データ（ＲＸＤ）及び、チャンネルナンバー（Ｓ
ＥＬ７〜０）がクロック（ＣＬＫ）に同期して、通信処
理共通部１へ入力される。図５にタイミング図を示す。
通信処理共通部１は、チャンネル別・制御／状態情報、
送受信データ格納メモリ２を制御しており、チャンネル
ナンバー（ＳＥＬ７〜０）入力により選択されたチャン
ネルの各種制御／状態情報、及び、送受信データのリー
ド、モディファイ、及び、ライトを行いながら、送受信
動作を進めてゆく。又、ＣＰＵからのチャンネル別の制
御、及び、状態のリード、即ち、チャンネル別・制御／
状態情報、送受信データ格納メモリ２へのアクセスは、
通信処理共通部１が間接的に行う。従って、メモリ容
量、及び、チャンネルナンバー入力端子数の許す限り、
多チャンネルのデータ通信を行えることになる。
【００１０】次に、図２について説明する。通信処理共
通部１は、中央制御部３により制御される。中央制御部
３はチャンネルナンバー入力により選択されたチャンネ
ルについての制御状態情報、及び、送受信データのリー
ド、モディファイ、及び、ライトを、その内部構成ブロ
ックである、送信データ選択部４、受信データ選択部
５、送／受データ数カウンター６、データ格納アドレス
カウンター７、ＣＲＣ／パリティ計算部８、データ多重
・分離部９、及び、アドレス多重部１０を制御しながら
行う。チャンネル別・制御／状態情報、送受信データ格
納メモリ２上には、第３図に示すようにチャンネル毎
に、送信制御・状態情報１２、送信データ数情報１３、
送信ＣＲＣ／パリティ情報１４、送信データ格納位置情
報１５、受信制御・状態情報１６、受信データ数情報１
７、受信ＣＲＣ／パリティ情報１８、受信データ格納位
置情報１９、送信データ格納エリア２０、及び、受信デ
ータ格納エリア２１が設けられている。通信処理共通部
１がデータの送受信を行う度に、選択されたチャンネル
の上記各情報が、モディファイ、ライトされてゆくが、
これは、多チャンネルの処理を１つの共通部で行なう為
に必要となるものである。
通部１は、中央制御部３により制御される。中央制御部
３はチャンネルナンバー入力により選択されたチャンネ
ルについての制御状態情報、及び、送受信データのリー
ド、モディファイ、及び、ライトを、その内部構成ブロ
ックである、送信データ選択部４、受信データ選択部
５、送／受データ数カウンター６、データ格納アドレス
カウンター７、ＣＲＣ／パリティ計算部８、データ多重
・分離部９、及び、アドレス多重部１０を制御しながら
行う。チャンネル別・制御／状態情報、送受信データ格
納メモリ２上には、第３図に示すようにチャンネル毎
に、送信制御・状態情報１２、送信データ数情報１３、
送信ＣＲＣ／パリティ情報１４、送信データ格納位置情
報１５、受信制御・状態情報１６、受信データ数情報１
７、受信ＣＲＣ／パリティ情報１８、受信データ格納位
置情報１９、送信データ格納エリア２０、及び、受信デ
ータ格納エリア２１が設けられている。通信処理共通部
１がデータの送受信を行う度に、選択されたチャンネル
の上記各情報が、モディファイ、ライトされてゆくが、
これは、多チャンネルの処理を１つの共通部で行なう為
に必要となるものである。
【００１１】動作シーケンスを、図４について説明す
る。チャンネルナンバーが入力されると、送信制御・状
態情報がリードされ、次に現在残っている送信データ数
がリードされる。この残数が“０”となれば送信終了で
ある。次に、送信データ格納位置情報をリードし、送信
すべきデータの格納されている位置を得る。これは、デ
ータを送信する毎に次のデータの格納されている位置を
示すようにモディファイされる。次に、得られた位置情
報をアドレスとして変換し、実際のデータを得る。次
に、送信ＣＲＣ／パリティ情報をリードし、ＣＲＣ、又
は、パリティの演算をし、データを送信する毎にモディ
ファイされてゆく。その後、以上のシーケンスでモディ
ファイされた情報を順次メモリへ格納してゆく。受信動
作も上記シーケンスと同様である。
る。チャンネルナンバーが入力されると、送信制御・状
態情報がリードされ、次に現在残っている送信データ数
がリードされる。この残数が“０”となれば送信終了で
ある。次に、送信データ格納位置情報をリードし、送信
すべきデータの格納されている位置を得る。これは、デ
ータを送信する毎に次のデータの格納されている位置を
示すようにモディファイされる。次に、得られた位置情
報をアドレスとして変換し、実際のデータを得る。次
に、送信ＣＲＣ／パリティ情報をリードし、ＣＲＣ、又
は、パリティの演算をし、データを送信する毎にモディ
ファイされてゆく。その後、以上のシーケンスでモディ
ファイされた情報を順次メモリへ格納してゆく。受信動
作も上記シーケンスと同様である。
【００１２】実験例２．なお、上記実施例では、通信処
理共通部１がＣＰＵアドレス、及び、ＣＰＵデータを取
り込んでいたが、図６において、ＣＰＵ制御信号だけを
取り込み、ＣＰＵアドレス、及び、ＣＰＵデータは、ゲ
ート２３により制御しても良い。このような構成にする
ことにより、入力ピン数を大幅に削減できる。又、チャ
ンネルナンバーは、８本で、２５６チャンネルまで選択
できるようになっていたが、任意の数でよく、図６で
は、４本とし、１６チャンネルを選択できるようにして
いる。さらに上記実施例では、ＨＤＬＣプロトコル、Ｓ
ＤＬＣプロトコル等による通信に適用したが、これに限
らず、本発明の趣旨を逸脱しない範囲内の種々の通信に
適用可能である。
理共通部１がＣＰＵアドレス、及び、ＣＰＵデータを取
り込んでいたが、図６において、ＣＰＵ制御信号だけを
取り込み、ＣＰＵアドレス、及び、ＣＰＵデータは、ゲ
ート２３により制御しても良い。このような構成にする
ことにより、入力ピン数を大幅に削減できる。又、チャ
ンネルナンバーは、８本で、２５６チャンネルまで選択
できるようになっていたが、任意の数でよく、図６で
は、４本とし、１６チャンネルを選択できるようにして
いる。さらに上記実施例では、ＨＤＬＣプロトコル、Ｓ
ＤＬＣプロトコル等による通信に適用したが、これに限
らず、本発明の趣旨を逸脱しない範囲内の種々の通信に
適用可能である。
【００１３】
【発明の効果】以上のように、この発明によれば、シリ
アルデータを多重化し、チャンネルナンバー入力を設
け、各チャンネルの各種情報を格納する専用メモリーを
配置するので、従来の方法で多チャンネルのデータを扱
う場合に比してＨ／Ｗの量が少ない。また、ＣＰＵデー
タ等をメモリから直接アクセスできるようにしたので、
入力ピン数を大幅に削減できる。
アルデータを多重化し、チャンネルナンバー入力を設
け、各チャンネルの各種情報を格納する専用メモリーを
配置するので、従来の方法で多チャンネルのデータを扱
う場合に比してＨ／Ｗの量が少ない。また、ＣＰＵデー
タ等をメモリから直接アクセスできるようにしたので、
入力ピン数を大幅に削減できる。
【図１】この発明の一実施例による多チャンネル多重通
信コントローラーの構成である。
信コントローラーの構成である。
【図２】この発明の一実施例による多チャンネル多重通
信コントローラーのブロック図である。
信コントローラーのブロック図である。
【図３】この発明の一実施例による情報格納メモリの内
部配置例である。
部配置例である。
【図４】この発明の一実施例によるシーケンス図であ
る。
る。
【図５】この発明の一実施例によるタイミング図であ
る。
る。
【図６】この発明の他の実施例を示す多チャンネル多重
通信コントローラーの構成図である。
通信コントローラーの構成図である。
【図７】従来のシリアルデータ通信コントローラーの一
例である。
例である。
【図８】従来のシリアルデータ通信コントローラーの一
例である。
例である。
１ 通信処理共通部 ２ チャンネル別・制御／状態情報、送受信データ格納
メモリ ３ 中央制御部 ４ 送信データ選択部 ５ 受信データ選択部 ６ 送／受データ数カウンター ７ データ格納アドレスカウンター ８ ＣＲＣ／パリティ計算部 ９ データ多重・分離部 １０ アドレス多重部 １１ 制御バス １２ 送信制御・状態情報 １３ 送信データ数情報 １４ 送信ＣＲＣ／パリティ情報 １５ 送信データ格納位置情報 １６ 受信制御・状態情報 １７ 受信データ数情報 １８ 受信ＣＲＣ／パリティ情報 １９ 受信データ格納位置情報 ２０ 送信データ格納エリア ２１ 受信データ格納エリア
メモリ ３ 中央制御部 ４ 送信データ選択部 ５ 受信データ選択部 ６ 送／受データ数カウンター ７ データ格納アドレスカウンター ８ ＣＲＣ／パリティ計算部 ９ データ多重・分離部 １０ アドレス多重部 １１ 制御バス １２ 送信制御・状態情報 １３ 送信データ数情報 １４ 送信ＣＲＣ／パリティ情報 １５ 送信データ格納位置情報 １６ 受信制御・状態情報 １７ 受信データ数情報 １８ 受信ＣＲＣ／パリティ情報 １９ 受信データ格納位置情報 ２０ 送信データ格納エリア ２１ 受信データ格納エリア
Claims (2)
- 【請求項１】 シリアル伝送路上に多重化された複数チ
ャンネルの通信の下位レイヤをＨ／Ｗにより実現する多
チャンネル多重通信コントローラーにおいて、前記各チ
ャンネルに対応したチャンネルナンバーを入力するチャ
ンネルナンバー入力部と、前記各チャンネルの送／受信
データ等を格納するメモリーと、複数チャンネルのデー
タ処理を共通の回路で経時的に行なう通信処理共通部と
を有し、当該通信処理共通部は、当該データ処理前に当
該チャンネルナンバーに対応した送／受信データ等を前
記メモリーから取り込み、かつデーター処理後に前記メ
モリーに格納することを特徴とする多チャンネル多重通
信コントローラー。 - 【請求項２】 前記メモリーと前記通信処理共通部とを
接続する第１の信号線より分岐し、通信の上位レイヤを
Ｓ／Ｗにより実現するＣＰＵに接続する第２の信号線
と、前記第２の信号線上に設けられ、前記通信処理共通
部からの制御信号に応じて前記送／受信データ等を制御
するゲートを有することを特徴とする請求項１記載の多
チャンネル多重通信コントローラー。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11603192A JP3225589B2 (ja) | 1992-05-08 | 1992-05-08 | 多チャンネル多重通信コントローラー |
| DE4315260A DE4315260C2 (de) | 1992-05-08 | 1993-05-07 | Anordnung zur Steuerung der Datenübertragung |
| FR9305591A FR2691028B1 (fr) | 1992-05-08 | 1993-05-10 | Contrôleur de communication multiplex multicanal. |
| US08/432,009 US5579483A (en) | 1992-05-08 | 1995-05-01 | Communication controller for controlling multi-channel multiplex communication and having channel selection functions and memory for storing communication control data for each channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11603192A JP3225589B2 (ja) | 1992-05-08 | 1992-05-08 | 多チャンネル多重通信コントローラー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05316168A true JPH05316168A (ja) | 1993-11-26 |
| JP3225589B2 JP3225589B2 (ja) | 2001-11-05 |
Family
ID=14677043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11603192A Expired - Lifetime JP3225589B2 (ja) | 1992-05-08 | 1992-05-08 | 多チャンネル多重通信コントローラー |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5579483A (ja) |
| JP (1) | JP3225589B2 (ja) |
| DE (1) | DE4315260C2 (ja) |
| FR (1) | FR2691028B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0950312A (ja) * | 1995-05-31 | 1997-02-18 | Mitsubishi Electric Corp | Ｆａコントローラのデータ処理方法 |
| US6230219B1 (en) * | 1997-11-10 | 2001-05-08 | International Business Machines Corporation | High performance multichannel DMA controller for a PCI host bridge with a built-in cache |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4539655A (en) * | 1982-03-16 | 1985-09-03 | Phoenix Digital Corporation | Microcomputer based distributed control network |
| CH655822A5 (en) * | 1983-07-14 | 1986-05-15 | Siemens Ag Albis | Device for testing exchanges |
| JPS60257636A (ja) * | 1984-06-05 | 1985-12-19 | Okamura Seisakusho:Kk | 調歩式多重通信方法 |
| US4773043A (en) * | 1985-02-06 | 1988-09-20 | The United States Of America As Represented By The Secretary Of The Air Force | ADCCP communication processor |
| US4787028A (en) * | 1985-09-03 | 1988-11-22 | Ncr Corporation | Multicommunication protocol controller |
| JPH01284035A (ja) * | 1988-05-10 | 1989-11-15 | Toshiba Corp | データ伝送装置 |
| JPH0283759A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | チャネル制御方式 |
| DE9006238U1 (ja) * | 1990-05-30 | 1990-09-20 | Avm Audiovisuelles Marketing Und Computer-Systeme Gmbh, 1000 Berlin, De | |
| DE4140571C2 (de) * | 1991-12-10 | 1994-05-05 | Telefunken Microelectron | Schaltungsanordnung |
-
1992
- 1992-05-08 JP JP11603192A patent/JP3225589B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-07 DE DE4315260A patent/DE4315260C2/de not_active Expired - Fee Related
- 1993-05-10 FR FR9305591A patent/FR2691028B1/fr not_active Expired - Fee Related
-
1995
- 1995-05-01 US US08/432,009 patent/US5579483A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4315260C2 (de) | 1996-10-31 |
| US5579483A (en) | 1996-11-26 |
| JP3225589B2 (ja) | 2001-11-05 |
| FR2691028A1 (fr) | 1993-11-12 |
| FR2691028B1 (fr) | 1994-12-09 |
| DE4315260A1 (de) | 1993-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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