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PATENTANSPRÜCHE
1. Testgerät für die Prüfung von Vermittlungsstellen, mit dem verschiedene Signalisierungsverfahren simulierbar sind, dadurch gekennzeichnet, dass ein Gruppenkoppler (SPMX) vorhanden ist, der mit einem Tongenerator (TOG), einem digitalen Codeempfänger (DCR), einer Prozessoreinheit (PE) und einer mit einer PCM-Leitung verbindbaren Anschlusseinheit (DIU) verbunden ist, wobei die Prozessoreinheit (PE) einen Zeichenmultiplexer (SMX), einen Taktgenerator(GCG) und eine Verarbeitungseinheit (PU/SIB) aufweist, dass Test-Informationen über zu prüfende Signalisierungsverfahren über eine Tastatur (TR) eingebbar sind, die in einem Bedienungsfeld (BF) vorhanden ist, das zudem eine Anzeigevorrichtung (DPL) umfasst, die Auskunft über die Richtigkeit bzw.
Unrichtigkeit der Reaktion der Vermittlungsstelle gibt, und dass die Verarbeitungseinheit (PU/SIB) mittels externer Daten-, Adress- und Kontrollbusse (D, A, C bzw. D2, A2, C2) über einen Arbeitsspeicher (MIO) an das Bedienungsfeld (BF) angeschlossen ist, wobei die Test-Information ebenso wie die Instruktionen für die Verarbeitungseinheit (PU/SIB) in den Arbeitsspeicher (MIO) ablegbar sind.
2. Testgerät nach Anspruch 1, dadurch gekennzeichnet, dass der Arbeitsspeicher (MIO) eine Speichereinheit (SE) mit einer Anzahl Speicherbausteine (BSI ... BSn) umfasst, die an einen internen bidirektionalen Datenbus (Dl) angeschlossen sind, der einerseits über einen Datensignalpuffer (PD) mit dem eingangsseitigen externen Datenbus (D) und andererseits über einen weiteren Datensignalpuffer (PDI) mit dem ausgangsseitigen externen Datenbus (D2) verbunden ist, dass ferner im Arbeitsspeicher (MIO) ein Speicher-Decoder (CSD) vorhanden ist, der eingangsseitig an einen internen Adressbus (Al) angeschlossen ist und ausgangsseitig Signale (CSI, CS2 ... CSi ... CSn) liefert, die je einem weiteren Eingang der Speicherbausteine (SBI ...
bzw. SBn) zugeführt sind, wobei der Adressbus (Al) über einen Adress-Signalpuffer (PA) mit dem eingangsseitigen externen Adressbus (A) und über einen weiteren Adress-Signalpuffer (PAI) mit dem ausgangsseitigen externen Adressbus (A2) sowie mit den Adresseingängen der Speicherbausteine (SBI ...
SB2) verbunden ist, dass weiter der Arbeitsspeicher (MIO) einen Kontrollbus (Cl) aufweist, der über einen Kontrollsignalpuffer (PC) an den eingangsseitigen externen Kontrollbus (C) und über einen weiteren Kontrollsignalpuffer (PCI) an den ausgangsseitigen externen Kontrollbus (C2) angeschlossen ist, und dass eine eingangsseitig mit dem Kontrollbus (Cl) verbundene Logikschaltung (LK) vorhanden ist, die zwei Signale (a, b) abgibt, die zur Steuerung der Datensignalpuffer (PD bzw. PD1) dienen, wobei dem Steuereingang des mit dem Bedienungsfeld (BF) verbundenen Puffers (PDI) ein UND-Tor (Gl) vorgeschaltet ist, das ein Ausgangssignal (b) der Logikschaltung (LK) mit einem vorbestimmten Ausgangssignal (CSi) des Speicher-Decoders (CSD) verknüpft.
3. Testgerät nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Bedienungsfeld (BF) eine Speichereinheit (SPE) mit einer Anzahl Speicherbausteine (RMl ... RMm) aufweist, deren Ausgänge über einen ersten internen Bus (Bl) an den Adresseingängen eines Festwertspeichers (ZG) angeschlossen sind, wobei die Adressleitungen der Speicherbausteine (RMI ...
RMm) über einen zweiten internen Bus (B2) mit den Ausgängen eines Multiplexers (MX) verbunden sind, in dem die Ausgangs Adress-Signale die Anzeigevorrichtung (DPL) mit den über einen internen Adressbus (A3) geführten Ausgangssignalen eines weiteren Adress-Signalpuffers (PA2) multiplexiert werden, der eingangsseitig an den externen Adressbus (A2) angeschlossen ist, ferner dass die Kontrolleingänge der Speicherbausteine (RMI ... RMm) jeweils mit dem Ausgang je eines UND-Tores (Ul ... Um) verbunden sind, deren erste Eingänge über einen internen Kontrollbus (C3) an einen mit dem externen Kontrollbus (C2) verbundenen Puffer (PC2) angeschlossen sind, und deren zweite Eingänge mit je einem Signal (KS1 ...
KSm) beaufschlagt sind, die von einem an den internen Adressbus (A3) angeschlossenen Speicher-Decoder (KSD) erzeugt werden, weiter dass die Daten-Eingänge der Speicherbausteine (RMI ... RMm) über einen internen Datenbus (D3) an einen weiteren Datensignalpuffer (PD2) angeschlossen sind, der eingangsseitig mit dem externen Datenbus (D2) verbunden ist, und dass je ein vorbestimmtes Ausgangssignal (KSi, KSj) des Speicher-Decoders (KSD) zusätzlich je einem Steuereingang des Multiplexers (MX) und der Tastatursteuerung (TRS) zugeführt ist, wobei der Steuereingang des bidirektionalen Datensignalpuffers (PD2) mit dem Ausgangssignal einer weiteren Logikschaltung (LG) beaufschlagt ist, in der mindestens zwei Signale vom internen Kontrollbus (C3) zusammengefasst werden.
4. Testgerät nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, dass die Tastatur (TR) im Bedienungsfeld (BF) eine Anzahl Schalter aufweist, mit deren Hilfe Verbindungen zwischen je zwei Anschlüssen einer Tastatursteuerung (TRS) manuell herstellbar sind, sowie eine zusätzliche Taste zur Betätigung eines Schalters aufweist, mit dem ein Erdsignal (Sb) an die Verarbeitungseinheit (PU/SIB) geliefert werden kann, um das Testgerät in eine definierte Ausgangslage zu bringen, und dass die Tastatursteuerung (TRS) sowohl an einen internen Datenbus (D3) als auch an einen internen Kontrollbus (C3) angeschlossen ist und ein Steuersignal (Sa) an die Verarbeitungseinheit (PU/SIB) liefert, um die Betätigung einer Taste anzuzeigen,
wobei die Dateneingänge der Anzeigevorrichtung (DPL) sowie ein Teil der Adressausgänge derselben über je einen weiteren Bus an einen Festwertspeicher (ZG) angeschlossen sind.
5. Testgerät nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass zwischen den Gruppenkoppler (SPMX) und das Bedienungsfeld (BF) ein Teilnehmersatz (TNS) eingefügt ist.
6. Testgerät nach Anspruch 5, dadurch gekennzeichnet, dass der Teilnehmersatz (TNS) die Reihenschaltung eines Codewandlers (CDC), eines PCM-Filters (FLT) und eines NF-Wandlers (TRF) sowie eine Kanalauswahllogik (KAL) umfasst, die zur Auswahl des zu benutzenden PCM-Kanals Steuersignale (Kr, Kt) für den Codewandler (CDC) abgibt.
7. Testgerät nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass über die Tastatur (TR) Test-Informationen über Betriebsarten, Belegungssignale, Auslösesignale und Wahlziffern eingebbar sind.
Die vorliegende Erfindung betrifft ein Testgerät für die Prüfung von Vermittlungsstellen nach dem Oberbegriff des Patentanspruches 1.
Bei der Inbetriebsetzung von Fernsprechvermittlungsstellen und zu ihrer Überwachung werden Testgeräte verwendet, die ohne mit der Steuerung der Anlage direkt verbunden zu sein, eine objektive Beurteilung der Funktionsweise und der Dienstgüte einer Vermittlungsstelle ermöglichen. Aus der Fachzeitschrift Elektrisches Nachrichtenwesen, Band 55, Nr. 3, 1980, S.
210-216 ist beispielsweise ein solches Testgerät unter der Bezeichnung Anrufsimulator UCS bekannt. Dieses Testgerät liefert zwar aufbereitete und leicht zu interpretierende Angaben über die Fehlerarten und die Häufigkeit ihres Auftretens, ist jedoch aus Funktionseinheiten in Analogtechnik aufgebaut und kann nur zur Prüfung von analogen Vermittlungsstellen eingesetzt werden.
Bisher sind in den Fernsprechnetzen fast ausschliesslich konventionelle Ämter in Analogtechnik im Einsatz gewesen. Solche Ämter sollen nun allmählich durch neue Ämter in Digitaltechnik ersetzt werden, wobei während einer gewissen Übergangszeit beide Systeme koexistieren müssen. Damit stellt sich nun
das Problem, wie die neuen digitalen Vermittlungsstellen getestet werden können, und zwar unter anderem auch in bezug auf die Systemteile für die analogen Signalisierungsverfahren. Zu diesem Zweck können nur dann die herkömmlichen Testgeräte verwendet werden, wenn man Zugang zu der analogen Seite hat. Es besteht aber vielfach der Wunsch bzw. die Notwendigkeit, den richtigen Signalisierablauf einer Vermittlungsstelle von der digitalen Schnittstelle (CCITT-Richtlinien G732 / G734 / G703, Vol. 111-2) aus zu prüfen.
Es ist daher Aufgabe der vorliegenden Erfindung, ein auf der Digitaltechnik basierendes Testgerät der oben erwähnten Art zu schaffen, das geeignet ist, ohne weitere Vorkehrungen Prüfungen an digitalen Schnittstellen, insbesondere von PCM Fernsprechnetzen durchzuführen.
Diese Aufgabe wird mit einem Testgerät gemäss dem kennzeichnenden Teil des Patentanspruches 1 gelöst.
Ein solches Testgerät erweist sich als sehr flexibel, indem es erlaubt, verschiedene Signalisierungsarten nachzubilden und sowohl abgehende als auch ankommende Belegungen zu simulieren. Das Testgerät kann auf den verschiedenen Netzebenen angeschlossen werden und beispielsweise auch die digitale Signalisierung einer Teilnehmerstation nachbilden.
Im folgenden wird die Erfindung anhand von Zeichnungen näher erörtert. Es zeigt:
Fig. 1 das Blockschaltbild eines erfindungsgemässen Testgerätes,
Fig. 2 das Blockschaltbild eines Arbeitsspeichers,
Fig. 3 das Blockschaltbild eines Bedienungsfeldes,
Fig. 4 das Blockschaltbild eines Teilnehmersatzes.
Das Testgerät nach Fig. 1 weist eine herkömmliche als Gruppenkoppler arbeitende Zeitstufe SPMX auf, die eingangsseitig mit den Ausgängen eines Tongenerators TOG für beispielsweise zwei Gruppen von je 32 PCM-Kanälen verbunden ist. Das Testgerät umfasst ausserdem einen digitalen Codeempfänger DCR, der sowohl als Codeempfänger für Mehrfrequenz Code-Signalisierung als auch als Codeempfänger für die Tastwahl einer Teilnehmerstation arbeiten kann. Der digitale Codeempfänger DCR ist eingangsseitig mit einer Gruppe von 30 bzw. 32 PCM-Kanälen des Gruppenkopplers SPMX verbunden.
Das Testgerät weist ferner eine Anschlusseinheit DIU für PCM-Übertragungssysteme auf, die schnittstellenseitig an eine PCM-Leitung angeschlossen werden kann. Internseitig sind 32 doppelt gerichtete PCM-Kanal-Verbindungen zwischen der Anschlusseinheit DIU und dem Gruppenkoppler SPMX vorhanden, wobei die eine Richtung für die ankommenden und die andere für die abgehenden PCM-Worte vorgesehen ist. Zur Steuerung des Testgerätes ist eine an einen Zeichenmultiplexer SMX und an einen Taktgenerator GCG angeschlossene Verarbeitungseinheit PU/SIB vorgesehen. Die Elemente SMX, GCG und PU/SIB bilden eine Prozessoreinheit PE. Dabei erzeugt der Taktgenerator GCG alle im System benötigten Takte, die in den Figuren 1 bis 4 explizit dargestellt sind.
Die Verarbeitungseinheit PU/SIB kann mit einem Mikroprozessor, beispielsweise vom Typ IlC 8085, bestückt sein. Der Zeichenmultiplexer SMX ist über einen bidirektionalen seriellen Bus für die Kanäle 2 und 12 mit der Anschlusseinheit DIU, über einen seriellen Bus für den Kanal 0 mit dem digitalen Codeempfänger DCR und über serielle Busse für die Kanäle 24 bis 28 und 16 bis 19 mit dem Gruppenkoppler SPMX verbunden.
Die Elemente SPMX, TOG, DCR, DIU, SMX, GCG und PU/SIB sind an sich kommerziell erhältlich und bilden zusammen ein Teilsystem TS, wie es beispielsweise aus dem Beiheft Digitalvermittlungssystem EWSD von telcom report 4 (1981) S. 19-23 bekannt ist. Sie sind dort bildlich auf Seite 21, jedoch in einem anderen Zusammenhang und für einen anderen Zweck dargestellt. Gemäss der vorliegenden Erfindung ist jedoch ein digitaler Codeempfänger DCR nach der CH-PS 601 954 zu verwenden. Das bekannte Element SPMX erfüllt beispielsweise zwei Funktionen, nämlich eine Vermittlungs- und eine Multiplexierungsfunktion. Für den Zweck der Erfindung ist allerdings nur seine Funktion als Vermittlungseinrichtung massgebend; es ist aber auch ohne weiteres möglich, ein solches Element SPMX zu verwenden, ohne von der Multiplexierungsfunktion Gebrauch zu machen.
Es wird daher davon abgesehen, diese an sich bekannten Elemente hier nochmals zu beschreiben.
Das Testgerät nach Fig. 1 weist zudem zwei neue Elemente auf, und zwar einen Arbeitsspeicher MIO (Fig. 2), der aus einer Speichereinheit mit einer Ein-/Ausgabeeinheit besteht, und ein Bedienungsfeld BF (Fig. 3) mit einer Anzeigevorrichtung DPL und einer Tastatur TR.
Das Testgerät nach Fig. 1 funktioniert folgendermassen:
An die Anschlusseinheit DIU wird schnittstellenseitig beispielsweise über eine PCM-Leitung mit 30 Sprachkanälen eine Vermittlungsstelle angeschlossen, deren Arbeitsweise geprüft werden soll. Dabei kann zunächst geprüft werden, ob, wenn eine Belegung angeboten wird, die Belegung akzeptiert wird. Es kann ferner geprüft werden, ob, wenn beispielsweise durch eine falsche oder unvollständige Wahlinformation ein Fehler auftritt, die Vermittlungsstelle fähig ist, den Fehler richtig zu erkennen und richtig darauf zu reagieren. Die verschiedenen Signalisierungsarten können somit bezüglich der normalen und abnormalen Fälle geprüft werden, wie sie beispielsweise von der CCITT für die internationalen Verbindungen vorgeschrieben sind.
Es sei beispielsweise angenommen, dass die Vermittlungsstelle bezüglich des Signalisierungsverfahrens CCITT Nr. 5 geprüft werden soll. Zu diesem Zweck muss man zunächst die entsprechenden Tasten in der Tastatur TR (Fig. 3) des Bedienungsfeldes BF (Fig. 1) drücken. Durch weitere Tasten kann man wählen, ob eine Belegung vom Testgerät zur Vermittlungsstelle oder umgekehrt erzeugt werden soll.
Über weitere Tasten ist es möglich, einen von den 30 Sprachkanälen auszuwählen und die Prüfung im Einzelschrittverfahren oder repetitiv oder gleichzeitig auf mehreren Kanälen durchzuführen. Zu diesem Zweck können verschiedene Verbindungen durch den Gruppenkoppler SPMX hergestellt werden, und zwar je nach Bedarf beispielsweise der Vermittlung von einem Eingangskanal der Anschlusseinheit DIU zum digitalen Codeempfänger DCR und von einem bestimmten Kanal des Tongenerators TOG zu einem bestimmten Kanal der Anschlusseinheit DIU. Zudem stellt der Taktgenerator TOG alle benötigten Frequenzsignale für Leitungszeichen, Registerzeichen und Töne in digitaler Form zur Verfügung, wobei der digitale Codeempfänger- DCR in der Lage ist, alle Frequenzen des betreffenden Signalisierungsverfahrens zu erkennen.
Im Arbeitsspeicher MIO werden die über die Tastatur TR in digitaler Form eingegebenen Informationen gespeichert, die den verschiedenen Digital- und Analog-Signalisierungsverfahren, Belegungssignalen, Betriebsarten und Wahlziffern entsprechen. Der Mikroprozessor in der Verarbeitungseinheit PU/SIB bestimmt über den Arbeitsspeicher MIO, in dem die Vorschriften fest programmiert sind, wie die Signale abgegeben, die empfangenen Signale interpretiert und die Bedienungselemente vom Bedienungsfeld gesteuert werden müssen. Somit kann einfach durch Drücken der entsprechenden Tasten der Mikroprozessor veranlasst werden, eine gespeicherte Arbeitsvorschrift durchzuführen. Die Verarbeitungseinheit PU/SIB holt sich aus dem Arbeitsspeicher MIO die Instruktionen ab, die angeben, was der Mikroprozessor aus führen soll.
Zudem wird im Arbeitsspeicher MIO Speicherplatz zur Verfügung gestellt, wo Zwischenergebnisse und die über die Tastatur eingegebenen Daten abgelegt werden können. Im weiteren verkehren über diese Baugruppe die Informationen von und zum Bedienungsfeld. So kann der Mikroprozessor, wenn beispielsweise eine Verbindung vom Tongenerator TOG, der Frequenzsignale sendet, die z.B. eine Belegung bedeuten, zu einem bestimmten Kanal aufgebaut werden soll, eine entspre chende Verbindung auf diesen Kanal über den Gruppenkoppler SPMX zu der Anschlusseinheit DIU herstellen, wobei der Mikroprozessor dann abwartet, bis der digitale Codeempfänger DCR den Empfang eines Quittungssignals von der Vermittlungsstelle gemeldet hat. Erst dann wird gemäss Arbeitsvorschrift die Wahlinformation vom Tongenerator TOG auf bestimmte Kanäle zunächst abgerufen und daraufhin ausgesendet werden.
Dabei erfolgt die Aussendung der vorher über das Bedienungsfeld BF eingegebenen Wahlinformation über die Anschlusseinheit DIU an die ausgewählte(n) Leitung(en). Zudem wird empfangsseitig wieder an der Anzeigevorrichtung DPL (Fig. 3) des Bedienungsfeldes angegeben, was von der Vermittlungsstelle oder von der Gegenstelle empfangen worden ist. Somit kann der Prüfer mit einem Blick sehen, was vom Testgerät gesendet wurde und wie die Vermittlungsstelle reagiert hat.
Die Erkennung der Fehler geschieht vorwiegend über das Programm. Wenn beispielsweise vom Tongenerator TOG aus ein Belegungssignal gesendet wurde, wird vom Mikroprozessor eine Wartezeit veranlasst, bis der digitale Codeempfänger DCR die entsprechenden gegenamtlichen Quittierungssignale empfangen hat. Treffen diese nicht ein, so wird dies in der Anzeigevorrichtung DPL als Fehler oder Belegung nicht erkannt angegeben. Treffen diese hingegen richtig ein, so wird das entsprechende Zeichen angezeigt und gemäss den im voraus gespeicherten Eingaben das Prüfverfahren weitergeführt.
Der in Fig. 2 dargestellte Arbeitsspeicher MIO ist eingangsseitig über je einen bidirektionalen Datenbus D, einen Adressbus A und einen Kontrollbus C an die Verarbeitungseinheit PU/SIB angeschlossen. Der Arbeitsspeicher MIO weist eine Speichereinheit SE auf, die eine Anzahl n Speicherbausteine SBI ... SBn umfasst, die entweder PROMs oder RAMs sein können. Die Speicherbausteine sind an einen weiteren bidirektionalen Datenbus Dl derart angeschlossen, dass die Daten entweder über den Datenbus D, einen Datensignalpuffer PD, den Datenbus Dl, einen weiteren Datensignalpuffer PDI und einen weiteren Datenbus D2 oder umgekehrt verkehren können. Im Arbeitsspeicher MIO ist ferner ein Speicher-Decoder CSD vorhanden, der eingangsseitig an einen Adressbus Al angeschlossen ist und ausgangsseitig die Signale CSI, CS2... CSi ...
CSn liefert, die je einem weiteren Eingang der Speicherbausteine SBI ... bzw. SBn zugeführt werden. Dabei ist der Adressbus A über einen Adress-Signalpuffer PA mit dem Adressbus Al verbunden, der über einen weiteren Adress-Signalpuffer PAI an einen ausgangsseitigen Adressbus A2 angeschlossen ist. Die Adress-Signaleingänge der Speicherbausteine SB1 ... SBn werden mit den Signalen des Adressbusses Al beaufschlagt. Zudem weist der Arbeitsspeicher MIO einen Kontrollbus Cl auf, der eingangsseitig über einen Kontrollsignalpuffer PC an den Kontrollbus C und ausgangsseitig über einen weiteren Kontrollsignalpuffer PC1 an einen weiteren Kontrollbus C2 angeschlossen ist. Vorzugsweise sind die Kontrollbusse C, Cl und C2 für den Eingabeleseimpuls Re, das Speicherlesesignal Rm, den Ausgabeschreibeimpuls We und das Speicherschreibesignal Wm vorgesehen.
Die Datenbusse D, Dl und D2 sind vorzugsweise für 8 Bits und die Adressbusse A, Al und A2 für 16 Bits ausgelegt.
Ferner ist eine Logikschaltung LK vorhanden, die eingangsseitig mit den Signalen Re, Rm, We und Wm beaufschlagt ist, aus denen sie die Signale a und b ableitet, die zur Steuerung der bidirektionalen Datensignalpuffer PD bzw. PDI dienen, wobei dem Steuereingang des Puffers PDI ein UND-Tor Gl vorgeschaltet ist, in dem das Signal b und ein vorbestimmtes Ausgangssignal CSi des Speicher-Decoders CSD verknüpft werden.
Die Puffer PD, PA, PC und PD1, PAI, PCI brauchen keine Zwischenspeicher zu sein; sie sind hier als kommerzielle Treiber vorgesehen, die die Signale regenerieren und verstärken können.
Der Arbeitsspeicher MIO nach Fig. 2 funktioniert folgendermassen.
Da in vielen Fällen die benötigte Speicherkapazität nicht mit einem einzigen Speicherbaustein realisiert werden kann, sind die verschiedenen Speicherbausteine SBI ... SBn vorgesehen, die den Speicherbereich bilden. Der Prozessor selbst liefert die komplette Adresse, die aber jetzt in mehreren Bauelementen liegt. Somit kann eine gewünschte Kapazität für den Adressierbereich und gegebenenfalls auch eine gewünschte Kapazität für die Bearbeitungsbreite erreicht werden. Zu diesem Zweck ist der Speicher-Decoder CSD vorgesehen, der die Signale CSI ... CSn abgibt, die gezielt jeweils jene Speicherbausteine SBI, So2...
SBn aktivieren, in denen die verschiedenen Adressunterbereiche untergebracht sind. Die Logikschaltung LK generiert die Signale a und b, die die Datenflussrichtung der bidirektionalen Datensignalpuffer PD und PDI steuern. Mit dem Signal b von der Logikschaltung LK wird ein Signal CSi verknüpft, weil auf dem Bedienungsfeld BF (Fig. 3) ein bestimmter Speicherbereich vorhanden ist, wo die Daten für die Anzeigevorrichtung DPL abgelegt werden, so dass dieser Pufferteil nur dann eingeschaltet wird, wenn vom Prozessor Daten abgegeben werden, die zum Bedienungsfeld gehen sollen. Diese Daten können in einem beliebig gewählten Speicherbereich abgelegt werden, der dann auch das Signal CSi unter den Signalen CSl ... CSn bestimmt.
Das Bedienungsfeld nach Fig. 3 weist eine Speichereinheit SPE mit m Speicherbausteinen RMI ... RMm, beispielsweise RAMs auf, deren Ausgänge über einen Bus B1 an den Adress Signaleingängen eines Festwertspeichers ZG angeschlossen sind, der vorzugsweise ein PROM ist. Die Adressleitungen der Speicherbausteine RMI ... RMm sind über einen weiteren Bus B2 mit den Ausgängen eines sogenannten Eins-aus-zwei-Multiplexers MX verbunden. in dem die Ausgangs-Adress-Signale der Anzeigevorrichtung (Display) DPL mit den über einen Adressbus A3 geführten Ausgangssignalen eines weiteren Adress-Signalpuffers PA2 multiplexiert werden, der eingangsseitig an den Adressbus A2 (Fig. 2) angeschlossen ist. Die Kontrolleingänge der Speicherbausteine RMI ... RMm sind jeweils mit dem Ausgang je eines UND-Tores U1 ...
Um verbunden, deren erste Eingänge über einen weiteren Kontrollbus C3 an einen mit dem Kontrollbus C2 (Fig. 2) verbundenen Puffer PCI angeschlossen ist, und deren zweite Eingänge mit je einem Signal KSI ... KSm beaufschlagt sind, die von einem an den Bus A3 angeschlossenen Speicher-Decoder KSD erzeugt werden.
Die Daten-Eingänge der Speicherbausteine RM1 ... RMm sind über einen Bus D3 an einen weiteren Puffer PD2 angeschlossen, der eingangsseitig mit dem Datenbus D2 (Fig.2) verbunden ist. Die Tastatur TR im Bedienungsfeld BF weist eine Anzahl z Schalter auf, mit deren Hilfe Verbindungen zwischen je zwei Anschlüssen einer Tastatursteuerung TRS manuell hergestellt werden können, sowie eine zusätzliche Taste zur Betätigung eines Schalters, mit dem ein Erdsignal Sb an die Verarbeitungseinheit PU/SIB geliefert werden kann, um das Testgerät in eine definierte Ausgangslage zu bringen. Die Tastatursteuerung TRS, die sowohl an den Datenbus D3 als auch an den Kontrollbus C3 angeschlossen ist, liefert ein Steuersignal Sa an die Verarbeitungseinheit PU/SIB, um die Betätigung einer Taste anzuzeigen.
Die Dateneingänge der Anzeigevorrichtung DPL sowie ein Teil der Adress-Signalausgänge derselben sind über je einen Bus an den Festwertspeicher ZG angeschlossen.
Je ein vorbestimmtes Ausgangssignal KSi des Speicher-Decoders KSD ist zusätzlich je einem Steuereingang des Multiplexers MX und der Tastatursteuerung TRS zugeführt. Der Steuereingang des bidirektionalen Datensignalpuffers PD2 wird mit dem Ausgangssignal einer weiteren Logik LG beaufschlagt, in die die Signale We, Re, Wm vom Bus C3 zusammengefasst werden.
Das Bedienungsfeld BF nach Fig. 3 funktioniert folgendermassen:
Die Tastatursteuerung TRS, die Tastatur TR selbst und die Anzeigevorrichtung DPL sind kommerzielle Elemente. Die An zeigevorrichtung DPL ist fähig, selbständig Adressen zu generieren und die Informationen, die von der Verarbeitungseinheit PU/SIB kommen und in die Speichereinheit SPE eingeschrieben werden, selbständig von der Speichereinheit SPE abzurufen und anzuzeigen. Die Speichereinheit SPE wird daher zweimal adressiert, zunächst von der Verarbeitungseinheit PU/SIB und dann von der Anzeigevorrichtung DPL her. Die Tastatursteuerung TRS fragt dauernd die Tastatur TR ab,welche Taste gedrückt ist. Wenn eine Taste gedrückt wird, geht eine entsprechende Meldung an die Verarbeitungseinheit PU/SIB ab, die dann entsprechend reagiert.
Falls nach dem Programmablauf etwas an der Anzeigevorrichtung DPL angezeigt werden soll, schickt die Verarbeitungseinheit PU/SIB die Daten mit der entsprechenden Adresse zur Speichereinheit SPE, worin die Daten eingeschrieben werden. Bei diesem Vorgang ist der Ausgang des Multiplexers MX mit dem Adressbus A3 verbunden. Während der übrigen Zeit hingegen bleibt der Ausgang des Multiplexers MX mit den Adressleitungen der Anzeigevorrichtung DPL verbunden, damit diese zyklisch Informationen aus der Speichereinheit SPE abholen und zur Anzeige bringen kann. Der Speicher-Decoder KSD (Fig.3) kann gleich aufgebaut sein und gleich arbeiten wie der Speicher-Decoder CSD (Fig. 2). Zur Prüfung einer analogen Vermittlungsstelle kann der Anschlusseinheit DIU ein PCM-Multiplexer vorgeschaltet werden.
In weiterer Ausgestaltung der Erfindung kann ein Teilnehmersatz TNS zwischen den Gruppenkoppler SPMX (Fig. 1) und das Bedienungsfeld BF eingefügt werden. Der Teilnehmersatz TNS gemäss Fig. 4 weist die Reihenschaltung eines Codewandlers CDC, eines PCM-Filters FLT und eines NF-Wandlers TRF auf, indem der Codewandler CDC über eine bidirektionale Leitung für PCM-Signale mit dem Gruppenkoppler SPMX und der NF-Wandler TRF über eine NF-Leitung mit einer an das Bedienungsfeld BF angeschlossenen Teilnehmerstation verbunden ist, wobei statt einer Teilnehmerstation auch ein Mikrotel oder eine Sprechgarnitur verwendet werden kann. Der Teilnehmeranschluss Tf kann selbstverständlich auch direkt mit dem NF-Wandler TRF verbunden sein. Die Elemente CDC, FLT und TRF sind an sich kommerziell erhältlich.
Der Teilnehmersatz TNS ist zudem mit einer Kanalauswahllogik KAL versehen, die die Signale Kr und Kt für die Steuerung des Codewandlers CDC liefert.
Der Taktgenerator GCG (Fig. 1) liefert einen Synchronisierungsimpuls Syp für die Kanalauswahllogik KAL und einen Takt Ck von beispielsweise 2,048 MHz, der über einen Treiber DR, beispielsweise einen Schmitt-Trigger, den Takteingängen der Schaltungen CDC, FLT und KAL zugeführt wird.
Der Teilnehmersatz TNS nach Fig. 4 funktioniert in der Weise, dass der getestete PCM-Kanal nach erfolgtem Verbindungsaufbau derart über den Gruppenkoppler SPMX zum Teilnehmersatz durchgeschaltet werden kann, dass eine Sprechverbindung für die Person besteht, die die Prüfung durchführt. Im Gegensatz zu bekannten Teilnehmersätzen enthält diese Version keine Indikationsstellen, da das Belegen und Auslösen der Leitung über die Tastatur des Bedienungsfeldes BF erfolgt. Die Kanalauswahllogik bestimmt, welcher PCM-Kanal benutzt wird. Da im Gruppenkoppler SPMX die Vermittlung der Kanäle beliebig vorgenommen werden kann, kann hier zur Vereinfachung vorzugsweise für den Codewandler CDC ein bestimmter Kanal durch die Kanalauswahllogik KAL fest vorgegeben werden.
Abkürsungen: SPMX = Sprechmultiplexer mit Zeitstufe = Speech Multi plexer TOG = Tongenerator = Tone Generator DCR = Digitaler Codeempfänger = Digital Code Receiver DIU = Anschlusseinheit = Digital Interface Unit SMX = Zeichenmultiplexer = Signal Multiplexer GCG = Taktgenerator = Group Clock Generator PU/SIB = Verarbeitungseinheit = Processor Unit / Signal
Buffer MIO = Arbeitsspeicher mit Ein- und Ausgabe = Memory and l/O DPL = Anzeigevorrichtung = Display CDC = Codewandler = Codec TRF = NF-Wandler = Transformer
** WARNING ** beginning of DESC field could overlap end of CLMS **.
PATENT CLAIMS
1.Test device for testing exchanges, with which various signaling methods can be simulated, characterized in that a group coupler (SPMX) is present, which with a tone generator (TOG), a digital code receiver (DCR), a processor unit (PE) and one is connected to a PCM line connectable connection unit (DIU), the processor unit (PE) having a character multiplexer (SMX), a clock generator (GCG) and a processing unit (PU / SIB) that provide test information about signaling methods to be tested via a Keyboard (TR) can be entered, which is available in a control panel (BF), which also includes a display device (DPL) that provides information about the correctness or
Incorrect response of the switching center, and that the processing unit (PU / SIB) by means of external data, address and control buses (D, A, C or D2, A2, C2) via a working memory (MIO) to the control panel (BF ) is connected, whereby the test information as well as the instructions for the processing unit (PU / SIB) can be stored in the main memory (MIO).
2. Test device according to claim 1, characterized in that the main memory (MIO) comprises a memory unit (SE) with a number of memory modules (BSI ... BSn), which are connected to an internal bidirectional data bus (Dl), on the one hand via a Data signal buffer (PD) is connected to the external data bus (D) on the input side and, on the other hand, via a further data signal buffer (PDI) to the external data bus (D2) on the output side, that a memory decoder (CSD) is also present in the main memory (MIO) is connected on the input side to an internal address bus (Al) and supplies signals (CSI, CS2 ... CSi ... CSn) on the output side, each of which provides an additional input of the memory modules (SBI ...
or SBn) are supplied, the address bus (Al) via an address signal buffer (PA) with the input-side external address bus (A) and via a further address signal buffer (PAI) with the output-side external address bus (A2) and with the Address inputs of the memory modules (SBI ...
SB2) that the main memory (MIO) has a control bus (Cl), which is connected via a control signal buffer (PC) to the input-side external control bus (C) and via a further control signal buffer (PCI) to the output-side external control bus (C2) is connected, and that there is a logic circuit (LK) on the input side connected to the control bus (Cl), which emits two signals (a, b) which are used to control the data signal buffers (PD or PD1), the control input of the with the Control panel (BF) connected buffer (PDI) an AND gate (Gl) is connected upstream, which links an output signal (b) of the logic circuit (LK) with a predetermined output signal (CSi) of the memory decoder (CSD).
3. Test device according to claim 1 or 2, characterized in that the control panel (BF) has a memory unit (SPE) with a number of memory modules (RMl ... RMm), the outputs of which via a first internal bus (Bl) at the address inputs Read-only memory (ZG) are connected, the address lines of the memory modules (RMI ...
RMm) are connected via a second internal bus (B2) to the outputs of a multiplexer (MX) in which the output address signals the display device (DPL) with the output signals of an additional address signal buffer (A3) carried via an internal address bus (A3) PA2), which is connected on the input side to the external address bus (A2), furthermore that the control inputs of the memory modules (RMI ... RMm) are each connected to the output of one AND gate (Ul ... Um), the first inputs are connected via an internal control bus (C3) to a buffer (PC2) connected to the external control bus (C2), and their second inputs each with a signal (KS1 ...
KSm), which are generated by a memory decoder (KSD) connected to the internal address bus (A3), further that the data inputs of the memory modules (RMI ... RMm) via an internal data bus (D3) to another Data signal buffers (PD2) are connected, which are connected on the input side to the external data bus (D2), and that a predetermined output signal (KSi, KSj) from the memory decoder (KSD) each has a control input of the multiplexer (MX) and the keyboard control ( TRS) is supplied, the control input of the bidirectional data signal buffer (PD2) being supplied with the output signal of a further logic circuit (LG) in which at least two signals from the internal control bus (C3) are combined.
4. Test device according to one of claims 1, 2 or 3, characterized in that the keyboard (TR) in the control panel (BF) has a number of switches by means of which connections between two connections of a keyboard control (TRS) can be made manually, and has an additional button for actuating a switch with which an earth signal (Sb) can be supplied to the processing unit (PU / SIB) in order to bring the test device into a defined starting position, and that the keyboard control (TRS) both to an internal data bus (D3) is also connected to an internal control bus (C3) and supplies a control signal (Sa) to the processing unit (PU / SIB) to indicate the actuation of a key,
wherein the data inputs of the display device (DPL) and some of the address outputs thereof are each connected to a read-only memory (ZG) via an additional bus.
5. Test device according to one of claims 1 to 4, characterized in that a participant set (TNS) is inserted between the group coupler (SPMX) and the control panel (BF).
6. Test device according to claim 5, characterized in that the subscriber set (TNS) comprises the series connection of a code converter (CDC), a PCM filter (FLT) and an LF converter (TRF) and a channel selection logic (KAL) for selection of the PCM channel to be used outputs control signals (Kr, Kt) for the code converter (CDC).
7. Test device according to one of claims 1 to 6, characterized in that test information about operating modes, occupancy signals, trigger signals and dialing digits can be entered via the keyboard (TR).
The present invention relates to a test device for testing exchanges according to the preamble of claim 1.
When commissioning telephone exchanges and monitoring them, test devices are used which, without being directly connected to the control of the system, enable an objective assessment of the functioning and quality of service of an exchange. From the journal Electrical News, Volume 55, No. 3, 1980, p.
210-216, for example, such a test device is known under the name call simulator UCS. Although this test device provides prepared and easy-to-interpret information about the types of errors and the frequency of their occurrence, it is made up of functional units in analog technology and can only be used to test analog switching centers.
So far, almost exclusively conventional offices in analog technology have been used in the telephone networks. Such offices are now to be gradually replaced by new offices in digital technology, with both systems having to coexist during a certain transition period. So now it turns out
the problem of how the new digital exchanges can be tested, including in relation to the system parts for the analog signaling methods. The conventional test devices can only be used for this purpose if you have access to the analog side. However, there is often a desire or necessity to check the correct signaling sequence of a switching center from the digital interface (CCITT guidelines G732 / G734 / G703, Vol. 111-2).
It is therefore an object of the present invention to provide a test device of the type mentioned above which is based on digital technology and is suitable for carrying out tests on digital interfaces, in particular of PCM telephone networks, without further precautions.
This object is achieved with a test device according to the characterizing part of patent claim 1.
Such a test device proves to be very flexible in that it allows various types of signaling to be simulated and both outgoing and incoming assignments to be simulated. The test device can be connected to the various network levels and, for example, can also simulate the digital signaling of a subscriber station.
In the following the invention will be discussed in more detail with reference to drawings. It shows:
1 shows the block diagram of a test device according to the invention,
2 shows the block diagram of a main memory,
3 shows the block diagram of a control panel,
Fig. 4 shows the block diagram of a subscriber set.
The test device according to FIG. 1 has a conventional time stage SPMX which works as a group coupler and is connected on the input side to the outputs of a tone generator TOG for, for example, two groups of 32 PCM channels each. The test device also includes a digital code receiver DCR, which can work both as a code receiver for multi-frequency code signaling and as a code receiver for key selection of a subscriber station. The digital code receiver DCR is connected on the input side to a group of 30 or 32 PCM channels of the group coupler SPMX.
The test device also has a connection unit DIU for PCM transmission systems, which can be connected on the interface side to a PCM line. On the inside there are 32 bidirectional PCM channel connections between the connection unit DIU and the group coupler SPMX, one direction being intended for the incoming and the other for the outgoing PCM words. To control the test device, a processing unit PU / SIB connected to a character multiplexer SMX and to a clock generator GCG is provided. The elements SMX, GCG and PU / SIB form a processor unit PE. The clock generator GCG generates all the clocks required in the system, which are shown explicitly in FIGS. 1 to 4.
The processing unit PU / SIB can be equipped with a microprocessor, for example of the type IlC 8085. The character multiplexer SMX is via a bidirectional serial bus for channels 2 and 12 with the connection unit DIU, via a serial bus for channel 0 with the digital code receiver DCR and via serial buses for channels 24 to 28 and 16 to 19 with the group coupler SPMX connected.
The elements SPMX, TOG, DCR, DIU, SMX, GCG and PU / SIB are commercially available per se and together form a subsystem TS, as is known, for example, from the supplementary digital switching system EWSD from telcom report 4 (1981) pp. 19-23 is. They are shown there on page 21, but in a different context and for a different purpose. According to the present invention, however, a digital code receiver DCR according to CH-PS 601 954 is to be used. The known element SPMX fulfills two functions, for example, namely a switching and a multiplexing function. For the purpose of the invention, however, only its function as a switching device is decisive; however, it is also easily possible to use such an element SPMX without making use of the multiplexing function.
It is therefore not necessary to describe these elements which are known per se here again.
1 also has two new elements, namely a working memory MIO (FIG. 2), which consists of a storage unit with an input / output unit, and a control panel BF (FIG. 3) with a display device DPL and a keyboard TR.
1 works as follows:
On the interface side, a switching center is connected to the interface unit DIU, for example via a PCM line with 30 voice channels, and its mode of operation is to be checked. It can first be checked whether the occupancy is accepted if an occupancy is offered. It can also be checked whether, for example, if an error occurs due to incorrect or incomplete dialing information, the switching center is able to correctly recognize the error and to react to it correctly. The different types of signaling can thus be checked for normal and abnormal cases, as prescribed by the CCITT for international connections, for example.
For example, assume that the switch is to be checked for signaling procedure CCITT # 5. For this purpose, one must first press the corresponding keys in the keyboard TR (Fig. 3) of the control panel BF (Fig. 1). You can use other keys to choose whether an assignment should be generated from the test device to the exchange or vice versa.
With further keys it is possible to select one of the 30 voice channels and to carry out the test in a single-step procedure or repetitively or simultaneously on several channels. For this purpose, various connections can be made by the group coupler SPMX, depending on the need, for example, of switching from an input channel of the connection unit DIU to the digital code receiver DCR and from a specific channel of the tone generator TOG to a specific channel of the connection unit DIU. In addition, the clock generator TOG provides all the required frequency signals for line characters, register characters and tones in digital form, the digital code receiver DCR being able to recognize all frequencies of the relevant signaling method.
The information entered via the keyboard TR in digital form is stored in the working memory MIO and corresponds to the various digital and analog signaling methods, occupancy signals, operating modes and dialing digits. The microprocessor in the processing unit PU / SIB determines via the working memory MIO, in which the regulations are firmly programmed, how the signals are emitted, the received signals interpreted and the operating elements have to be controlled from the control panel. Thus, simply by pressing the corresponding keys, the microprocessor can be prompted to carry out a stored working procedure. The PU / SIB processing unit fetches the instructions from the main memory MIO which specify what the microprocessor should do.
In addition, MIO memory space is made available in the working memory, where intermediate results and the data entered via the keyboard can be stored. In addition, the information from and to the control panel travels via this module. For example, the microprocessor, if for example a connection from the tone generator TOG, sends frequency signals which e.g. an assignment mean to be established for a specific channel, establish a corresponding connection on this channel via the group coupler SPMX to the connection unit DIU, the microprocessor then waiting until the digital code receiver DCR has reported the receipt of an acknowledgment signal from the switching center. Only then, in accordance with the working instructions, is the tone generator TOG first of all calling up information on certain channels and then sending it out.
The selection information previously entered via the control panel BF is then sent via the connection unit DIU to the selected line (s). In addition, on the receiving side, the display device DPL (FIG. 3) of the control panel again indicates what has been received by the switching center or by the remote station. Thus, the examiner can see at a glance what was sent by the test device and how the exchange reacted.
The detection of errors mainly takes place via the program. If, for example, an occupancy signal was sent from the tone generator TOG, the microprocessor causes a waiting time until the digital code receiver DCR has received the corresponding counter-acknowledgment signals. If these do not arrive, this is indicated in the display device DPL as an error or assignment not recognized. If, on the other hand, they arrive correctly, the corresponding symbol is displayed and the test procedure is continued according to the entries saved in advance.
The main memory MIO shown in FIG. 2 is connected to the processing unit PU / SIB on the input side via a bidirectional data bus D, an address bus A and a control bus C. The working memory MIO has a storage unit SE which comprises a number n of memory modules SBI ... SBn, which can be either PROMs or RAMs. The memory modules are connected to a further bidirectional data bus D1 in such a way that the data can run either via the data bus D, a data signal buffer PD, the data bus Dl, a further data signal buffer PDI and a further data bus D2 or vice versa. In the working memory MIO there is also a memory decoder CSD which is connected on the input side to an address bus A1 and on the output side the signals CSI, CS2 ... CSi ...
CSn delivers, each of which is fed to another input of the memory modules SBI ... or SBn. In this case, the address bus A is connected via an address signal buffer PA to the address bus A1, which is connected via a further address signal buffer PAI to an address bus A2 on the output side. The address signal inputs of the memory modules SB1 ... SBn are acted upon by the signals of the address bus A1. In addition, the working memory MIO has a control bus C1 which is connected on the input side to the control bus C via a control signal buffer PC and on the output side to a further control bus C2 via a further control signal buffer PC1. The control buses C, Cl and C2 are preferably provided for the input read pulse Re, the memory read signal Rm, the output write pulse We and the memory write signal Wm.
The data buses D, Dl and D2 are preferably designed for 8 bits and the address buses A, Al and A2 for 16 bits.
There is also a logic circuit LK, which is acted upon on the input side by the signals Re, Rm, We and Wm, from which it derives the signals a and b, which are used to control the bidirectional data signal buffers PD and PDI, the control input of the buffer PDI an AND gate Gl is connected upstream, in which the signal b and a predetermined output signal CSi of the memory decoder CSD are combined.
The buffers PD, PA, PC and PD1, PAI, PCI need not be buffers; they are intended here as commercial drivers that can regenerate and amplify the signals.
The main memory MIO according to FIG. 2 functions as follows.
Since in many cases the required memory capacity cannot be realized with a single memory module, the various memory modules SBI ... SBn are provided, which form the memory area. The processor itself supplies the complete address, which is now in several components. A desired capacity for the addressing area and possibly also a desired capacity for the processing width can thus be achieved. For this purpose, the memory decoder CSD is provided, which emits the signals CSI ... CSn, which selectively those memory modules SBI, So2 ...
Activate SBn in which the various address sub-areas are housed. The logic circuit LK generates the signals a and b, which control the data flow direction of the bidirectional data signal buffers PD and PDI. With the signal b from the logic circuit LK, a signal CSi is linked, because on the control panel BF (FIG. 3) there is a certain memory area where the data for the display device DPL are stored, so that this buffer part is only switched on when the processor issues data that should go to the control panel. This data can be stored in an arbitrarily selected memory area, which then also determines the signal CSi among the signals CS1 ... CSn.
3 has a memory unit SPE with m memory modules RMI ... RMm, for example RAMs, the outputs of which are connected via a bus B1 to the address signal inputs of a read-only memory ZG, which is preferably a PROM. The address lines of the memory modules RMI ... RMm are connected via a further bus B2 to the outputs of a so-called one-out-of-two multiplexer MX. in which the output address signals of the display device (display) DPL are multiplexed with the output signals of an additional address signal buffer PA2 carried over an address bus A3, which is connected on the input side to the address bus A2 (FIG. 2). The control inputs of the RMI ... RMm memory modules are each connected to the output of one AND gate U1 ...
Um connected, the first inputs of which are connected via a further control bus C3 to a buffer PCI connected to the control bus C2 (FIG. 2), and the second inputs of which are each supplied with a signal KSI ... KSm, which is sent from one to the bus A3 connected memory decoder KSD are generated.
The data inputs of the memory modules RM1 ... RMm are connected via a bus D3 to a further buffer PD2, which is connected on the input side to the data bus D2 (FIG. 2). The keyboard TR in the control panel BF has a number of z switches, with the aid of which connections between two connections of a keyboard control TRS can be made manually, as well as an additional key for actuating a switch with which an earth signal Sb is supplied to the processing unit PU / SIB can be used to bring the test device into a defined starting position. The keyboard controller TRS, which is connected to both the data bus D3 and the control bus C3, supplies a control signal Sa to the processing unit PU / SIB to indicate the actuation of a key.
The data inputs of the display device DPL and part of the address signal outputs thereof are each connected to the read-only memory ZG via a bus.
A predetermined output signal KSi from the memory decoder KSD is additionally fed to a control input of the multiplexer MX and the keyboard control TRS. The control input of the bidirectional data signal buffer PD2 is acted upon by the output signal of a further logic LG, into which the signals We, Re, Wm from the bus C3 are combined.
The control panel BF according to FIG. 3 functions as follows:
The keyboard control TRS, the keyboard TR itself and the display device DPL are commercial elements. The display device DPL is able to independently generate addresses and to independently retrieve and display the information that comes from the processing unit PU / SIB and is written into the storage unit SPE from the storage unit SPE. The storage unit SPE is therefore addressed twice, first by the processing unit PU / SIB and then by the display device DPL. The keyboard control TRS continuously asks the keyboard TR which key is pressed. If a key is pressed, a corresponding message is sent to the processing unit PU / SIB, which then responds accordingly.
If something should be displayed on the display device DPL after the program has run, the processing unit PU / SIB sends the data with the corresponding address to the storage unit SPE, in which the data is written. In this process, the output of the multiplexer MX is connected to the address bus A3. During the rest of the time, however, the output of the multiplexer MX remains connected to the address lines of the display device DPL so that it can cyclically fetch information from the memory unit SPE and display it. The memory decoder KSD (Fig.3) can be constructed in the same way and operate in the same way as the memory decoder CSD (Fig. 2). A PCM multiplexer can be connected upstream of the connection unit DIU to test an analog switching center.
In a further embodiment of the invention, a subscriber set TNS can be inserted between the group coupler SPMX (FIG. 1) and the control panel BF. The subscriber set TNS according to FIG. 4 has the series connection of a code converter CDC, a PCM filter FLT and an LF converter TRF, in that the code converter CDC has a bidirectional line for PCM signals with the group coupler SPMX and the LF converter TRF an LF line is connected to a subscriber station connected to the control panel BF, it being possible to use a microtel or a headset instead of a subscriber station. The subscriber connection Tf can of course also be connected directly to the NF converter TRF. The elements CDC, FLT and TRF are commercially available per se.
The subscriber set TNS is also provided with a channel selection logic KAL, which supplies the signals Kr and Kt for controlling the code converter CDC.
The clock generator GCG (FIG. 1) supplies a synchronization pulse Syp for the channel selection logic KAL and a clock Ck of, for example, 2.048 MHz, which is fed to the clock inputs of the circuits CDC, FLT and KAL via a driver DR, for example a Schmitt trigger.
The subscriber set TNS according to FIG. 4 functions in such a way that the tested PCM channel can be switched through to the subscriber set via the group coupler SPMX after the connection has been established in such a way that there is a voice connection for the person who is carrying out the test. In contrast to known subscriber sets, this version does not contain any indication points, since the line is seized and triggered via the keyboard of the BF control panel. The channel selection logic determines which PCM channel is used. Since the switching of the channels in the group coupler SPMX can be carried out as desired, for simplification, a specific channel can preferably be predetermined for the code converter CDC by the channel selection logic KAL.
Abbreviations: SPMX = speech multiplexer with time step = Speech Multiplexer TOG = tone generator = tone generator DCR = digital code receiver = digital code receiver DIU = connection unit = digital interface unit SMX = character multiplexer = signal multiplexer GCG = clock generator = group clock generator PU / SIB = processing unit = Processor unit / signal
Buffer MIO = main memory with input and output = memory and I / O DPL = display device = display CDC = code converter = codec TRF = LF converter = transformer