JPH05134968A - 周辺処理装置 - Google Patents

周辺処理装置

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JPH05134968A
JPH05134968A JP29730391A JP29730391A JPH05134968A JP H05134968 A JPH05134968 A JP H05134968A JP 29730391 A JP29730391 A JP 29730391A JP 29730391 A JP29730391 A JP 29730391A JP H05134968 A JPH05134968 A JP H05134968A
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JP
Japan
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data
driver
processor
internal bus
interface
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JP29730391A
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English (en)
Inventor
Kazutoshi Motoo
和敏 本尾
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Original Assignee
NEC Corp
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Abstract

(57)【要約】 【目的】 周辺処理装置を、データ転送能力および信頼
性の向上が図れるとともに、プロセッサの性能を十分生
かすことができるようにする。 【構成】 周辺処理装置１０は、第１乃至第３のドライ
バ／レシーバ回路２２1〜２２3と、第１のイネーブル回
路２４と、第４乃至第６のドライバ／レシーバ回路２２
4〜２２6と、第２のイネーブル回路２５と、プロセッサ
１１，バッファメモリ１４，ＤＭＡ転送制御部１５およ
び第１乃至第３のドライバ／レシーバ回路２２1〜２２3
がバス接続される第１の内部バス２１と、プロセッサ１
１および第４乃至第６のドライバ／レシーバ回路２２4
〜２２6がバス接続される第２の内部バス２３と、第３
乃至第５の内部バス２６1〜２６3とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、周辺処理装置に関し、
特に、プロセッサを有する、中央処理装置と複数の周辺
装置との間のデータ転送を制御する周辺処理装置に関す
る。
【０００２】
【従来の技術】図２は、この種の周辺処理装置の一従来
例を示すブロック図である。
【０００３】周辺処理装置５０は、中央処理装置１と第
１乃至第３の周辺装置２1〜２3との間のデータ転送を制
御するものであり、中央処理装置１とは上位インタフェ
ース４０により互いに接続されており、第１乃至第３の
周辺装置２1〜２3とは第１乃至第３のデバイスインタフ
ェース４１1〜４１3により互いにそれぞれ接続されてい
る。また、周辺処理装置５０は、プロセッサ５１と、プ
ロセッサ５１で実行されるマイクロプログラムが格納さ
れるマイクロプログラム格納部５２と、第１乃至第３の
デバイスインタフェース４１1〜４１3をそれぞれ制御す
る第１乃至第３のインタフェース制御部５３1〜５３
3と、中央処理装置１と各周辺装置２1〜２3との間で転
送されるデータが一時的に格納されるバッファメモリ５
４と、バッファメモリ５４と各インタフェース制御部５
３1〜５３3との間のデータ転送を制御するＤＭＡ転送制
御部５５と、プロセッサ５１，各インタフェース制御部
５３1〜５３3，バッファメモリ５４およびＤＭＡ転送制
御部５５がバス接続される内部バス５６とからなる。
【０００４】次に、周辺処理装置５０の動作について説
明する。
【０００５】周辺処理装置５０は、マイクロプログラム
格納部５２に格納されたマイクロプログラムを実行する
ことにより、ＤＭＡ転送制御部５５および各インタフェ
ース制御部５３1〜５３3を制御して、中央処理装置１と
各周辺装置２1〜２3との間のデータ転送を制御する。
【０００６】すなわち、中央処理装置１から第１の周辺
装置２1 に送出すべきデータが発生すると、中央処理装
置１から周辺処理装置５０にデータの送出指示が上位イ
ンタフェース４０を介して送られてくる。周辺処理装置
５０は、データの送出指示が送られてくると、中央処理
装置１から送られてくるデータを受け取り、受け取った
データをバッファメモリ５４に一旦格納する。続いて、
プロセッサ５１は、バッファメモリ５４に格納されたデ
ータを第１のインタフェース制御部５３1 に転送するよ
うＤＭＡ転送制御部５５に指示を送る。ＤＭＡ転送制御
部５５は該指示に従い、バッファメモリ５４から第１の
インタフェース制御部５３1 への前記データの転送を内
部バス５６を介して行う。第１のインタフェース制御部
５３1 は、転送されてきたデータをインタフェース信号
に変換したのち、第１のデバイスインタフェース４１1
を介して第１の周辺装置２1 に送出する。
【０００７】また、第１の周辺装置２1 から中央処理装
置１に送出すべきデータが発生すると、第１の周辺装置
２1 から周辺処理装置５０にデータの受取指示が第１の
デバイスインタフェース４１1 を介して送られてくる。
データの受取指示が送られてくると、第１のインタフェ
ース制御部５３1 は第１の周辺装置２1 から送られてく
るインタフェース信号をデータに変換するとともに、プ
ロセッサ５１は第１のインタフェース制御部５３1 から
バッファメモリ５４にデータを転送するようＤＭＡ転送
制御部５５に指示を送る。ＤＭＡ転送制御部５５は該指
示に従い、第１のインタフェース制御部５３1 からバッ
ファメモリ５４への前記データの転送を内部バス５６を
介して行う。第１の周辺装置２1 から送られてくるすべ
てのデータがバッファメモリ５４に格納されると、該デ
ータは、バッファメモリ５４から中央処理装置１に上位
インタフェース４０を介して送出される。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の周辺処理装置５０では、バッファメモリ５４と
各インタフェース制御部５３1〜５３3との間のデータの
転送は内部バス５６を介して行われるため、たとえば中
央処理装置１から第１の周辺装置２1 にイメージデータ
などの連続した多量のデータを転送しようとすると内部
バス５６が長時間占有されてしまうので、以下に示す問
題がある。
【０００９】（１）中央処理装置１から第１の周辺装置
２1 に連続した多量のデータを転送している間は、第２
および第３の周辺装置２2，２3へのデータ転送が行えな
いため、データ転送能力が低下する。
【００１０】（２）第２および第３の周辺装置２2，２3
側でタイムアウトを検出すると、第２および第３の周辺
装置２2，２3側がインタフェースから切り離されるた
め、信頼性が低下する。
【００１１】（３）中央処理装置１から第１の周辺装置
２1 に連続した多量のデータを転送している間は、プロ
セッサ５１は各インタフェース制御部５３1〜５３3をア
クセスすることができないため、プロセッサ５１自身が
もつ性能を十分に生かし切れない。
【００１２】本発明の目的は、データ転送能力および信
頼性の向上が図れるとともに、プロセッサの性能を十分
生かすことができる周辺処理装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明の周辺処理装置
は、中央処理装置と上位インタフェースにより互いに接
続され、周辺装置群と各デバイスインタフェースにより
互いにそれぞれ接続され、プロセッサと、該プロセッサ
で実行されるマイクロプログラムが格納されるマイクロ
プログラム格納部と、各デバイスインタフェースをそれ
ぞれ制御するインタフェース制御部群と、前記中央処理
装置と前記各周辺装置との間で転送されるデータが一時
的に格納されるバッファメモリと、該バッファメモリと
前記各インタフェース制御部との間のデータ転送を制御
するＤＭＡ転送制御部とを含む周辺処理装置において、
第１のドライバ／レシーバ手段群と、該各第１のドライ
バ／レシーバ手段の方向制御および入出力制御をそれぞ
れ行う第１のイネーブル手段と、第２のドライバ／レシ
ーバ手段群と、前記第１のイネーブル手段の出力信号お
よび前記プロセッサから送られてくる前記各インタフェ
ース制御部のアクセス信号に基づいて前記各第２のドラ
イバ／レシーバ手段の方向制御および入出力制御をそれ
ぞれ行う第２のイネーブル手段と、前記プロセッサ，前
記バッファメモリ，前記ＤＭＡ転送制御部および前記各
第１のドライバ／レシーバ手段がバス接続される第１の
内部バスと、前記プロセッサおよび前記各第２のドライ
バ／レシーバ手段がバス接続される第２の内部バスと、
前記各第１のドライバ／レシーバ手段，前記各第２のド
ライバ／レシーバ手段および前記各インタフェース制御
部がそれぞれバス接続される第３の内部バス群とを含
み、前記ＤＭＡ転送制御部が、前記プロセッサへの割り
込み手段を有する。
【００１４】
【作用】本発明の周辺処理装置は、プロセッサ，バッフ
ァメモリ，ＤＭＡ転送制御部および各第１のドライバ／
レシーバ手段がバス接続される第１の内部バスとプロセ
ッサおよび各第２のドライバ／レシーバ手段がバス接続
される第２の内部バスとを含むことにより、バッファメ
モリと一つのインタフェース制御部との間のデータの転
送に第１の内部バスが占有されても、プロセッサは第２
の内部バスを介して他のインタフェース制御部をアクセ
スすることができるため、前記データ転送中に他の周辺
装置の状態確認または中央処理装置と他の周辺装置との
データ転送が行える。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１６】図１は、本発明の周辺処理装置の一実施例
を示すブロック図である。
【００１７】周辺処理装置１０は、以下に示す点で図２
に示した従来の周辺処理装置５０と異なる。
【００１８】（１）第１のドライバ／レシーバ手段群と
して機能する第１乃至第３のドライバ／レシーバ回路２
２1〜２２3を有する。
【００１９】（２）各第１のドライバ／レシーバ手段
（第１乃至第３のドライバ／レシーバ回路２２1〜２
２3）の方向制御および入出力制御をそれぞれ行う第１
のイネーブル手段として機能する第１のイネーブル回路
２４を有する。
【００２０】（３）第２のドライバ／レシーバ手段群と
して機能する第４乃至第６のドライバ／レシーバ回路２
２4〜２２6を有する。
【００２１】（４）前記第１のイネーブル手段（第１の
イネーブル回路２４）の出力信号およびプロセッサ１１
から送られてくる各インタフェース制御部１３1〜１３3
のアクセス信号に基づいて前記各第２のドライバ／レシ
ーバ手段（第４乃至第６のドライバ／レシーバ回路２２
4〜２２6）の方向制御および入出力制御をそれぞれ行う
第２のイネーブル手段として機能する第２のイネーブル
回路２５を有する。
【００２２】（５）プロセッサ１１，バッファメモリ１
４，ＤＭＡ転送制御部１５および前記各第１のドライバ
／レシーバ手段（第１乃至第３のドライバ／レシーバ回
路２２1〜２２3）がバス接続される第１の内部バスとし
て機能する第１の内部バス２１を有する。
【００２３】（６）プロセッサ１１および前記各第２の
ドライバ／レシーバ手段（第４乃至第６のドライバ／レ
シーバ回路２２4〜２２6）がバス接続される第２の内部
バスとして機能する第２の内部バス２３を有する。
【００２４】（７）前記各第１のドライバ／レシーバ手
段（第１乃至第３のドライバ／レシーバ回路２２1〜２
２3），前記各第２のドライバ／レシーバ手段（第４乃
至第６のドライバ／レシーバ回路２２4〜２２6）および
各インタフェース制御部１３1〜１３3がそれぞれバス接
続される第３の内部バス群として機能する第３乃至第５
の内部バス２６1〜２６3を有する。
【００２５】（８）ＤＭＡ転送制御部１５が、プロセッ
サ１１への割り込み手段１５1 を有する。
【００２６】次に、周辺処理装置１０の動作について説
明する。
【００２７】中央処理装置１から第１の周辺装置２1 に
送出すべきデータが発生すると、中央処理装置１から周
辺処理装置１０にデータの送出指示が上位インタフェー
ス４０を介して送られてくる。周辺処理装置１０は、デ
ータの送出指示が送られてくると、中央処理装置１から
送られてくるデータを受け取り、受け取ったデータをバ
ッファメモリ１４に一旦格納する。
【００２８】続いて、プロセッサ１１は、バッファメモ
リ１４に格納されたデータを第１のインタフェース制御
部１３1 に転送するようＤＭＡ転送制御部１５に第１の
内部バス２１を介して指示を送る。ＤＭＡ転送制御部１
５は該指示に従い、バッファメモリ１４から第１のイン
タフェース制御部１３1への前記データの転送を、第１
の内部バス２１，第１のドライバ／レシーバ回路２２1
および第３の内部バス２６1 を介して行う。第１のイン
タフェース制御部１３1 は、転送されてきたデータをイ
ンタフェース信号に変換したのち、第１のデバイスイン
タフェース４１ 1 を介して第１の周辺装置２1 に送出す
る。
【００２９】上記データの転送が行われている間に、プ
ロセッサ１１は、データ転送が行われていない第２およ
び第３の周辺装置２2，２3の状態（たとえば、データの
送信要求など）を確認する場合には、第１の内部バス２
１はデータ転送に占有されているため、第２の内部バス
２３と第５および第６のドライバ／レシーバ回路２
２ 5，２２6と第４および第５の内部バス２６2，２６3と
を介して第２および第３のインタフェース制御部１
３2，１３3をアクセスする。このとき、プロセッサ１１
が、第２の内部バス２３と第４のドライバ／レシーバ回
路２２4 と第３内部バス２６1 とを介して第１のインタ
フェース制御部１３1 をアクセスしようとしても、第２
のイネーブル回路２５により第４のドライバ／レシーバ
回路２２4 は回路がオープンしないようにされているた
め、上記データの転送に支障をきたすことはない。
【００３０】また、上記データの転送が行われている間
に、第２の周辺装置２2 からデータの送信要求があった
場合には、プロセッサ１１は、第２の内部バス２３と第
５のドライバ／レシーバ回路２２5 と第４の内部バス２
６2 を介して第２のインタフェース制御部１３2 にデー
タの受け取り指示を送出する。第２のインタフェース制
御部１３2 は該受け取り指示に従い、第２の周辺装置２
2 からデータを受け取る。プロセッサ１１は、第２の内
部バス２３と第５のドライバ／レシーバ回路２２5 と第
４の内部バス２６2 を介して第２のインタフェース制御
部１３2 からデータの受け取り、上位インタフェース４
０を介して中央処理装置１に受け取ったデータを転送す
る。
【００３１】なお、中央処理装置１から第１の周辺装置
２1 へのデータ転送が終了すると、第１の内部バス２１
が開放されるとともに、ＤＭＡ転送制御部１５の割り込
み手段１５1 からプロセッサ１１へ割り込み信号が出力
されることによりプロセッサ１１にデータ転送の終了が
通知される。
【００３２】次に、第３の周辺装置２3 から中央処理装
置１に送出すべきデータが発生したときの周辺処理装置
１０の動作について説明する。
【００３３】第３の周辺装置２3 から中央処理装置１に
送出すべきデータが発生すると、第３の周辺装置２3 か
ら周辺処理装置１０にデータの受け取り指示が第３のデ
バイスインタフェース４１3 を介して送られてくる。デ
ータの受け取り指示が送られてくると、第３のインタフ
ェース制御部１３3 は第３の周辺装置２3 から送られて
くるインタフェース信号をデータに変換する。また、プ
ロセッサ１１は、第３のインタフェース制御部１３3 か
らバッファメモリ１４にデータを転送するようＤＭＡ転
送制御部１５に指示を送る。ＤＭＡ転送制御部１５は該
指示に従い、第３のインタフェース制御部１３3 からバ
ッファメモリ１４への前記データの転送を第５の内部バ
ス２６3 ，第３のドライバ／レシーバ回路２２3 および
第１の内部バス２１を介して行う。第３の周辺装置２3
から送られてくるすべてのデータがバッファメモリ１４
に格納されると、該データは、バッファメモリ１４から
中央処理装置１に上位インタフェース４０を介して送出
される。
【００３４】上記データの転送が行われている間に、プ
ロセッサ１１は、データ転送が行われていない第１およ
び第２の周辺装置２1，２2の状態（たとえば、データの
送信要求など）を確認する場合には、第１の内部バス２
１はデータ転送に占有されているため、第２の内部バス
２３と第４および第５のドライバ／レシーバ回路２
２ 4，２２5と第３および第４の内部バス２６1，２６2を
介して第１および第２のインタフェース制御部１３1，
１３2をアクセスする。このとき、プロセッサ１１が、
第２の内部バス２３と第６のドライバ／レシーバ回路２
２6 と第５内部バス２６3 を介して第３のインタフェー
ス制御部１３3 をアクセスしようとしても、第２のイネ
ーブル回路２５により第６のドライバ／レシーバ回路２
２6 は回路がオープンしないようにされているため、上
記データの転送に支障をきたすことはない。
【００３５】また、上記データの転送が行われている間
に、中央処理装置１から第１の周辺装置２1 送出すべき
データが発生した場合には、プロセッサ１１は、中央処
理装置１からデータを受け取って、第２の内部バス２３
と第４のドライバ／レシーバ回路２２4 と第３の内部バ
ス２６1 を介して第１のインタフェース制御部１３1に
データを転送する。第１のインタフェース制御部１３1
は、転送されてきたデータをインタフェース信号に変換
したのち、第１のデバイスインタフェース４１ 1 を介し
て第１の周辺装置２1 に送出する。
【００３６】なお、第３の周辺装置２3 から中央処理装
置１へのデータ転送が終了すると、第１の内部バス２１
が開放されるとともに、ＤＭＡ転送制御部１５の割り込
み手段１５1 からプロセッサ１１へ割り込み信号が出力
されることによりプロセッサ１１にデータ転送の終了が
通知される。
【００３７】以上のほか、周辺処理装置１０では、第１
の内部バス２１によりプロセッサ１１とバス接続された
バッファメモリ１４およびＤＭＡ転送制御部１５に何ら
かの故障が発生しても、プロセッサ１１は、第２の内部
バス２３を介して各インタフェース制御部１３1〜１３3
を直接アクセスすることができるため、中央処理装置１
と各周辺装置２1〜２3との間のデータ転送を続行するこ
とができる。
【００３８】
【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。
【００３９】プロセッサ，バッファメモリ，ＤＭＡ転送
制御部および各第１のドライバ／レシーバ手段がバス接
続される第１の内部バスとプロセッサおよび各第２のド
ライバ／レシーバ手段がバス接続される第２の内部バス
とを含むことにより、（１）バッファメモリと一つのイ
ンタフェース制御部との間のデータの転送に第１の内部
バスが占有されても、プロセッサは第２の内部バスを介
して他のインタフェース制御部をアクセスすることがで
きるため、前記データ転送中に他の周辺装置の状態確認
または中央処理装置と他の周辺装置とのデータ転送が行
えるので、イメージデータにように連続した多量のデー
タをある周辺装置に転送した場合でも、データの送信待
ちタイムアウトにより他の周辺装置が切り離されること
がなくなり、データ転送能力の向上および信頼性の向上
が図れ、また、（２）従来のようにプロセッサが内部バ
スを使用できずに、プロセッサ自身のもつ能力を生かし
切れなくなることを防げる。
【図面の簡単な説明】
【図１】本発明の周辺処理装置の一実施例を示すブロッ
ク図である。
【図２】この種の周辺処理装置の一従来例を示すブロッ
ク図である。
【符号の説明】
１ 中央処理装置 ２1〜２3 周辺装置 １０ 周辺処理装置 １１ プロセッサ １２ マイクロプログラム格納部 １３1〜１３3 インタフェース制御部 １４ バッファメモリ １５ ＤＭＡ転送制御部 １５1 割り込み手段 ２１，２３，２６1〜２６3 内部バス ２２1〜２２6 ドライバ／レシーバ回路 ２４ 第１のイネーブル回路 ２５ 第２のイネーブル回路 ４０ 上位インタフェース ４１1〜４１3 デバイスインタフェース

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置と上位インタフェースによ
    り互いに接続され、周辺装置群と各デバイスインタフェ
    ースにより互いにそれぞれ接続され、 プロセッサと、 該プロセッサで実行されるマイクロプログラムが格納さ
    れるマイクロプログラム格納部と、 各デバイスインタフェースをそれぞれ制御するインタフ
    ェース制御部群と、 前記中央処理装置と前記各周辺装置との間で転送される
    データが一時的に格納されるバッファメモリと、 該バッファメモリと前記各インタフェース制御部との間
    のデータ転送を制御するＤＭＡ転送制御部とを含む周辺
    処理装置において、 第１のドライバ／レシーバ手段群と、 該各第１のドライバ／レシーバ手段の方向制御および入
    出力制御をそれぞれ行う第１のイネーブル手段と、 第２のドライバ／レシーバ手段群と、 前記第１のイネーブル手段の出力信号および前記プロセ
    ッサから送られてくる前記各インタフェース制御部のア
    クセス信号に基づいて前記各第２のドライバ／レシーバ
    手段の方向制御および入出力制御をそれぞれ行う第２の
    イネーブル手段と、 前記プロセッサ，前記バッファメモリ，前記ＤＭＡ転送
    制御部および前記各第１のドライバ／レシーバ手段がバ
    ス接続される第１の内部バスと、 前記プロセッサおよび前記各第２のドライバ／レシーバ
    手段がバス接続される第２の内部バスと、 前記各第１のドライバ／レシーバ手段，前記各第２のド
    ライバ／レシーバ手段および前記各インタフェース制御
    部がそれぞれバス接続される第３の内部バス群とを含
    み、 前記ＤＭＡ転送制御部が、前記プロセッサへの割り込み
    手段を有することを特徴とする周辺処理装置。
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