JPH0313026A - 回線制御装置 - Google Patents
回線制御装置Info
- Publication number
- JPH0313026A JPH0313026A JP1146680A JP14668089A JPH0313026A JP H0313026 A JPH0313026 A JP H0313026A JP 1146680 A JP1146680 A JP 1146680A JP 14668089 A JP14668089 A JP 14668089A JP H0313026 A JPH0313026 A JP H0313026A
- Authority
- JP
- Japan
- Prior art keywords
- control unit
- mpu
- line
- control section
- bus interface
- Prior art date
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 230000004913 activation Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は回線制御部とインタフェース制御部とを有する
回線制御装置に関し、特に回線制御部及び上位装置との
インタフェース制御部からの割り込みに対する優先制御
に関する。
回線制御装置に関し、特に回線制御部及び上位装置との
インタフェース制御部からの割り込みに対する優先制御
に関する。
従来１回線制御装置では回線への送信時においては上位
装置からのデータを内部バスに接続されるバッファメモ
リに格納するためバスインタフェース制御部からマイク
ロプロセシングユニット（ＭＰＵ）にバス要求割り込み
を送出される。さらに９回線からの受信時においては。
装置からのデータを内部バスに接続されるバッファメモ
リに格納するためバスインタフェース制御部からマイク
ロプロセシングユニット（ＭＰＵ）にバス要求割り込み
を送出される。さらに９回線からの受信時においては。
バッファメモリに格納された受信データを上位装置に転
送するためバスインタフェース制御部からバス要求割り
込み’ｉＭＰＵに送出する。
送するためバスインタフェース制御部からバス要求割り
込み’ｉＭＰＵに送出する。
一方２回線制御部はバッファメモリ内のデータを回線上
に送信するため割９込みを送出するとともに回線からの
受信データをバッフ１メモリに格納するために割り込み
を送出する。
に送信するため割９込みを送出するとともに回線からの
受信データをバッフ１メモリに格納するために割り込み
を送出する。
割υ込みを受けたＭＰＵはバス使用権をバスインタフェ
ース制御部または回線制御部に与え。
ース制御部または回線制御部に与え。
これによって、データ転送が行われる。この際。
優先順位はＭＰＵ内部で予め定められている入力ピンに
各割り込み信号をハードウェア的に接続することによっ
て決定される。そして２回線制御装置では回線のオーバ
ーラン／アンダーランを防ぐため回線制御部を優先させ
ている。
各割り込み信号をハードウェア的に接続することによっ
て決定される。そして２回線制御装置では回線のオーバ
ーラン／アンダーランを防ぐため回線制御部を優先させ
ている。
上述のように、従来の回線制御装置における優先制御は
ＭＰＵにハードウェア的に接続される割り込み信号線に
よって予め決定され、常に回線制御部を優先している。
ＭＰＵにハードウェア的に接続される割り込み信号線に
よって予め決定され、常に回線制御部を優先している。
このため１回線からの割り込みが多（なると、バス使用
権が回線制御部のみに与えられるようになり、バスイン
タフェース制御部からの割り込みは保留され。
権が回線制御部のみに与えられるようになり、バスイン
タフェース制御部からの割り込みは保留され。
バスインタフェース制御部が動作不能となる。
その結果、送信時にはバッファメモリに送信データが存
在せず、受信時には受信データが上位装置へ引き取られ
ておらず、アンダーラン／オーバーランが発生するとい
う問題点がある。
在せず、受信時には受信データが上位装置へ引き取られ
ておらず、アンダーラン／オーバーランが発生するとい
う問題点がある。
本発明の目的は回線のオーバーラン／アンダーランが発
生することのない回線制御装置を提供することにある。
生することのない回線制御装置を提供することにある。
本発明によれば、上位装置とのデータ転送を行うバスイ
ンタフェース制御部と１通信回線とのデータ送受信制御
を行う回線制御部と、前記バスインタフェース制御部及
び前記回線制御部に共有されデータが一旦格納されるバ
ッファメモリと、前記バスインタフェース制御部及び前
記回線制御部を監理するマイクロプロセシングユニット
とを有し、さらに、前記バスインタフェース制御部及び
前記回線制御部の前記バッファメモリの使用優先順位を
示す順位値がセットされるレジスタ金偏える割シ込み制
御部を有し。
ンタフェース制御部と１通信回線とのデータ送受信制御
を行う回線制御部と、前記バスインタフェース制御部及
び前記回線制御部に共有されデータが一旦格納されるバ
ッファメモリと、前記バスインタフェース制御部及び前
記回線制御部を監理するマイクロプロセシングユニット
とを有し、さらに、前記バスインタフェース制御部及び
前記回線制御部の前記バッファメモリの使用優先順位を
示す順位値がセットされるレジスタ金偏える割シ込み制
御部を有し。
前記マイクロプロセシングユニットは前記バッファメモ
リの使用状態に応じて前記レジスタの順位値をセットし
、該順位値に基づいて前記バスインタフェース制御部及
び前記回線制御部の優先順位が決定されるようにしたこ
とを特徴とする回線制御装置が得られる。
リの使用状態に応じて前記レジスタの順位値をセットし
、該順位値に基づいて前記バスインタフェース制御部及
び前記回線制御部の優先順位が決定されるようにしたこ
とを特徴とする回線制御装置が得られる。
以下本発明について実施例によって説明する。
第１図を参照して、１はマイクロプログラムで定行する
ＭＰＵ、２はバッファメモリ、５は上位装置（図示せず
）とのデータ転送を行うバスインタフェース制御部、４
は回線との送受信制御を行う回線制御部、５はＭＰＵ
１からアクセス可能な外部レジスタ８を有する割込み制
御部である。また、６は共通内部バス、７は上位装置と
のインタフェースを有するシステムバスである。
ＭＰＵ、２はバッファメモリ、５は上位装置（図示せず
）とのデータ転送を行うバスインタフェース制御部、４
は回線との送受信制御を行う回線制御部、５はＭＰＵ
１からアクセス可能な外部レジスタ８を有する割込み制
御部である。また、６は共通内部バス、７は上位装置と
のインタフェースを有するシステムバスである。
回線への送信時において、バスインタフェース制御部５
はシステムバス７を介して上位装置からデータを受・げ
取ると、このデータをバッファメモリ２に転送するため
にＭＰＵ １に対して割り込みを起こす。割り込まれた
ＭＰＵ １はバスインタフェース制御部６にバスの使用
権を返す。バスの確保をしたバスインタフェース制御部
６はバックアメモリ２に送信用データをダイレクトメモ
リアクセス（ＤＭＡ）転送にて格納し、転送完了後再び
ＭＰ（Ｊｌに対して終了割込みを出す。終了割込みを受
けたＭＰＵ１は回線制御部４に起動をかける。これによ
って２回線制御部４はＭＰＵ１に対してバス要求を出し
。
はシステムバス７を介して上位装置からデータを受・げ
取ると、このデータをバッファメモリ２に転送するため
にＭＰＵ １に対して割り込みを起こす。割り込まれた
ＭＰＵ １はバスインタフェース制御部６にバスの使用
権を返す。バスの確保をしたバスインタフェース制御部
６はバックアメモリ２に送信用データをダイレクトメモ
リアクセス（ＤＭＡ）転送にて格納し、転送完了後再び
ＭＰ（Ｊｌに対して終了割込みを出す。終了割込みを受
けたＭＰＵ１は回線制御部４に起動をかける。これによ
って２回線制御部４はＭＰＵ１に対してバス要求を出し
。
バス使用権が得られた場合バッファメモリ２から送信デ
ータ’ｉＤＭＡ転送により引き取９回線上に出力する。
ータ’ｉＤＭＡ転送により引き取９回線上に出力する。
なお９回線からデータを受信する際には、データ送出と
逆の順序で、つまり２回線制御部４゜バスインタフェー
ス制御部３の順で動作する。
逆の順序で、つまり２回線制御部４゜バスインタフェー
ス制御部３の順で動作する。
ところで外部レジスタ８は通信制御装置の立ち上げ時に
クリアされ２回線制御部４側のバス要求の割込み信号が
ＭＰＵ１のＬ１ビンに、バスインタフェース制御部３側
のバス要求信号はＭＰＵ１のＬ２ピンに接続されている
。ＭＰＵ１内部ではＬｌ＞Ｌ２の順に優先制御されてお
９回線制御部４が優先される。回線上の送信／受信の多
重度が多（なると１回線制御部４からの受信のためのバ
ス要求の割込み信号が頻発しバッファメモリ２への受信
データの格納回数が増える一方、ＭＰＵ１はバスインタ
フェース制御部５にバックアメモリ内の格納済み受信デ
ータの上位装置への引き取りのため起動をかけるが、バ
スインタフェース制御部６からの割込みが回線制御部４
からの割込みより優先順位が低いため受付けられないケ
ースが多くなる。
クリアされ２回線制御部４側のバス要求の割込み信号が
ＭＰＵ１のＬ１ビンに、バスインタフェース制御部３側
のバス要求信号はＭＰＵ１のＬ２ピンに接続されている
。ＭＰＵ１内部ではＬｌ＞Ｌ２の順に優先制御されてお
９回線制御部４が優先される。回線上の送信／受信の多
重度が多（なると１回線制御部４からの受信のためのバ
ス要求の割込み信号が頻発しバッファメモリ２への受信
データの格納回数が増える一方、ＭＰＵ１はバスインタ
フェース制御部５にバックアメモリ内の格納済み受信デ
ータの上位装置への引き取りのため起動をかけるが、バ
スインタフェース制御部６からの割込みが回線制御部４
からの割込みより優先順位が低いため受付けられないケ
ースが多くなる。
ＭＰＵ １はバスインタフェース制御部３への起動に対
するバスインタフェース制御部５からの割込み信号を受
付けるまでの受付は時間を監視し、この受付は時間が予
め設定された設定時間に達すると、ＭＰＵＩはタイムア
ウトする。
するバスインタフェース制御部５からの割込み信号を受
付けるまでの受付は時間を監視し、この受付は時間が予
め設定された設定時間に達すると、ＭＰＵＩはタイムア
ウトする。
このタイムアウトによってＭＰＵ １は外部レジスタ８
にアウト（ＯＵＴ）命令を実行し、外部レジスタ８に優
先順位変更用ビラトラオンにする。優先順位変更用ビッ
トがオンになると２割込み制御部５内の割込みレベル変
換回路５ａが動作して、バスインタフェース制御部３の
割込み信号がＭＰＵ １のＬ１ピンに２回線制御部４の
割込み信号がＭＰＵＩのＬ２ピンに接続される。この結
果、バスインタフェース制御部６の割り込みが優先され
て、バスインタフェース制御部３にバス使用権が与えら
れて、バックアメモリ２内の受信データを上位装置に転
送可能となる。バスインタフェース制御部６からのＤＭ
Ａ転送完了割込みがＭＰＵ １に発生すると９ＭＰＵ１
は外部レジスタ８をアクセスし、優先順位変更用ビラト
ラオフにする。これによって割込み制御部５内の割込み
レベル変換回路５ａが元に戻され、再び回線制御部４か
らの割込みが優先するようになる。
にアウト（ＯＵＴ）命令を実行し、外部レジスタ８に優
先順位変更用ビラトラオンにする。優先順位変更用ビッ
トがオンになると２割込み制御部５内の割込みレベル変
換回路５ａが動作して、バスインタフェース制御部３の
割込み信号がＭＰＵ １のＬ１ピンに２回線制御部４の
割込み信号がＭＰＵＩのＬ２ピンに接続される。この結
果、バスインタフェース制御部６の割り込みが優先され
て、バスインタフェース制御部３にバス使用権が与えら
れて、バックアメモリ２内の受信データを上位装置に転
送可能となる。バスインタフェース制御部６からのＤＭ
Ａ転送完了割込みがＭＰＵ １に発生すると９ＭＰＵ１
は外部レジスタ８をアクセスし、優先順位変更用ビラト
ラオフにする。これによって割込み制御部５内の割込み
レベル変換回路５ａが元に戻され、再び回線制御部４か
らの割込みが優先するようになる。
以上説明したように１本発明では９割込み制御部内の外
部レジスタ’ｉＭＰＵからアクセスして優先順位変更用
ビットをオン／オフすることで、バスインタフェース制
御部及び回線制御部からのバス要求割込み信号の優先順
位を切替えるようにしたから、受信時にバッファメモリ
内のデータが引き取れず、また送信時にバッファメモリ
２内に送信データが存在しないというオーバーラン／ア
ンダーランを防止することができるという効果がある。
部レジスタ’ｉＭＰＵからアクセスして優先順位変更用
ビットをオン／オフすることで、バスインタフェース制
御部及び回線制御部からのバス要求割込み信号の優先順
位を切替えるようにしたから、受信時にバッファメモリ
内のデータが引き取れず、また送信時にバッファメモリ
２内に送信データが存在しないというオーバーラン／ア
ンダーランを防止することができるという効果がある。
第１図
第１図は本発明による回線制御装置を示すフロック図で
ある。 １・・・マイクロプロセシングユニッ） （ＭＰＵ）。 ２・・・バッファメモリ、５・・・バスインタフェース
制御部、４・・・回線制御部、５・・・割込み制御部。 ６・・・内部バス、７・・・システムバス、８・・・外
部レジスタ。
ある。 １・・・マイクロプロセシングユニッ） （ＭＰＵ）。 ２・・・バッファメモリ、５・・・バスインタフェース
制御部、４・・・回線制御部、５・・・割込み制御部。 ６・・・内部バス、７・・・システムバス、８・・・外
部レジスタ。
Claims (1)
- １、上位装置とのデータ転送を行うバスインタフェース
制御部と、通信回路とのデータ送受信制御を行う回線制
御部と、前記バスインタフェース制御部及び前記回線制
御部に共有されデータが一旦格納されるバッファイモリ
と、前記バスインタフェース制御部及び前記回線制御部
を監理するマイクロプロセシングユニットとを有し、さ
らに、前記バスインタフェース制御部及び前記回線制御
部の前記バッファメモリの使用優先順位を示す順位置が
セットされるレジスタを備える割り込み制御部を有し、
前記マイクロプロセシングユニットは前記バッファメモ
リの使用状態に応じて前記レジスタの順位値をセットし
、該順位値に基づいて前記バスインタフェース制御部及
び前記回線制御部の優先順位が決定されるようにしたこ
とを特徴とする回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146680A JPH0313026A (ja) | 1989-06-12 | 1989-06-12 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146680A JPH0313026A (ja) | 1989-06-12 | 1989-06-12 | 回線制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0313026A true JPH0313026A (ja) | 1991-01-22 |
Family
ID=15413167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146680A Pending JPH0313026A (ja) | 1989-06-12 | 1989-06-12 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0313026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434297B1 (ko) * | 2002-01-03 | 2004-06-05 | 엘지전자 주식회사 | 천장 부착형 공기조화기의 배수장치 |
-
1989
- 1989-06-12 JP JP1146680A patent/JPH0313026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434297B1 (ko) * | 2002-01-03 | 2004-06-05 | 엘지전자 주식회사 | 천장 부착형 공기조화기의 배수장치 |
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