JPH1097411A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】シリアルインタフェース回路によるバス占有時
間を削減する。 【解決手段】同一のバス１６に接続された複数のリアル
インタフェース回路の各々３ａ内に設けた送信バッファ
７に送信データを一時的に保持させ、送信部１がＮワー
ド送信するごとに、転送要求回路３により送信データの
転送をバス権制御回路４に要求し、メモリ読み出し回路
５と連続書き込み回路８１を用いてメモリ１２から送信
データをＮワードずつまとめてバス１４、１６を介して
送信バッファ７に転送する。同様に、受信部２が受信し
たデータを受信バッファ８に一時的に保持させ、Ｎワー
ドのデータを受信するごとに、転送要求回路３により受
信データの転送をバス権制御回路４に要求し、連続読み
出し回路８２とメモリ書き込み回路６とを用いて受信バ
ッファ８から送信データをＮワードづつまとめてメモリ
１２に転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は外部装置との間で
データをビットシリアルに送信あるいは受信するシリア
ルインタフェース回路を持つデータ処理装置に関する。

【０００２】

【従来の技術】従来のデータ処理装置に内蔵されたシリ
アルインタフェース回路は、プロセッサ内部のレジスタ
およびプロセッサが使用するメモリに接続された第１の
バスとは別の第２のバスに接続され、この第２のバスは
第１のバスにバス接続回路を介して接続されている。プ
ロセッサがメモリをアクセスするときには、第２のバス
を第１のバスから切り離す。それにより第１のバスの容
量や抵抗を低減し、それによりこのバスをプロセッサが
高速の内部クロックで使用する。シリアルインタフェー
ス回路が上記メモリをアクセスするときには、バス接続
回路は第１、第２のバスを接続する。シリアルインタフ
ェース回路は、メモリへのデータの書き込み、読み出し
の単位である１ワード分のデータをこれらのバスを介し
て上記メモリあるいはプロセッサ内部のレジスタとの間
で交換する。一般には、シリアルインタフェース回路
は、上記内部クロックより遅い周辺回路用のクロックに
同期してデータをビットシリアルに送信及び受信する。

【０００３】シリアルインタフェース回路は、外部装置
からデータを受信する受信部と外部装置にデータを送信
する送信部を有し、受信部は、１ワード分のデータ、例
えば、８ビットのデータを受信するごとに、上記第１、
第２のバスの使用権を要求し、バス権制御回路により使
用権が与えられた時点で、上記第１のバス、上記バス接
続回路、上記第２のバスを介して上記メモリあるいはプ
ロセッサ内部のレジスタに受信した１ワードのデータを
書き込む。受信部は、この書き込み動作を新たに１ワー
ド分のデータが受信されるごとに繰り返す。

【０００４】上記第２のバスに接続される回路と、上記
メモリあるいはプロセッサ内部のレジスタとのデータ転
送は、通常アドレスバスのアドレス値と、リード／ライ
ト信号が用いられ、メモリとのデータ転送と同じ扱いで
行われ、シリアルインタフェース回路では、受け取った
アドレスとリード／ライト信号より、上記第２のバスか
らデータを受け取り格納するための制御信号や、上記第
２のバスへデータを出力するための制御信号を生成す
る。ここで第１、第２のバスを接続する上記バス接続回
路の複雑さや、第２のバスの容量や抵抗等による信号遅
延のため、シリアルインタフェース回路とメモリの間の
１ワードのデータ転送を１サイクルで行うことは困難で
あり、前記インタフェース回路における制御信号の作成
に１サイクル以上の余裕、いわゆるオーバーヘッドを持
たせ１ワードのデータ転送に２サイクルや３サイクルが
使われる。このため、データ転送時間を見かけ上低減す
るために、受信部に、二重バッファを構成する二つの受
信用レジスタを設け、一方の受信用レジスタに受信され
た１ワードを保持させ、この１ワードを上記メモリに転
送する間に並行して受信される後続の１ワードは第２の
受信用レジスタに書き込む技術も提案されている。この
技術に依れば、送信部も同様の構造を有し、１ワード分
のデータを外部装置に送信するごとに、上記メモリある
いはプロセッサ内部のレジスタから次ぎの１ワードを読
み出す動作を繰り返す。

【０００５】近年開発されている無線携帯端末などで
は、複数のシリアルインタフェース回路が上記第２のバ
スに接続されている。例えば、無線でデータを送受信す
る無線部や、あるいは音声データあるいは画像データを
送受信するＡ／Ｄ変換器あるいはＤ／Ａ変換器その他の
回路が使用されつつある。更にはシリアルインタフェー
ス回路のビット転送クロックは、前記第２のバスの転送
クロックの１／２以下でも十分だったものが、同じ速度
が必要になりつつある。

【０００６】

【発明が解決しようとする課題】上記従来技術に依れ
ば、同一のバスに接続されたシリアルインタフェース回
路の数がさらに増大すると、バスの使用率が増大する。
前述のように、一つのシリアルインタフェース回路とメ
モリの間の１ワードのデータ転送に２サイクルまたは３
サイクルが使われると、この使用率の増大がさらに顕著
になる。この結果、あるシリアルインタフェース回路
は、受信した１ワードのデータをメモリに転送するため
にバス空き待ちの状態に滞在する期間が長くなり、この
間に次のデータを受信してしまい、受信部内のまだ転送
されていない受信データが後続の受信データにより上書
きされることが生じる。いわゆる受信データの損失が発
生する。送信データに関しても類似の問題が生じる。す
なわち、送信完了した１ワードのデータの後続の１ワー
ドのデータをメモリあるいはプロセッサ内部のレジスタ
から読み出すためにバス空き待ちの状態に滞在すること
が長くなり、この間に先のデータの送信が完了し、この
ために、送信部は誤って、送信済みのデータを再度送信
することが生じる。いわゆる送信データの重複である。

【０００７】たとえば、外部の転送クロックが、内部の
バスの転送クロックと同じであり、さらにシリアルイン
タフェース回路を３ポート使用し、各ポートで送信と受
信が行われている状況において、１ワード送信あるいは
受信するごとに、メモリとシリアルポートの間でデータ
転送を行うので、１ワードを８ビットとする。１ワード
のデータのバス転送に２サイクル必要な場合、３ポート
の送受信のために内部メモリとそれらのポートの間で必
要なデータの転送によするサイクル数の総数は、３ポー
ト×２ワード×２サイクル＝１２サイクルとなる。とこ
ろが、各シリアルポートがと外部装置との間のデータ転
送は、１ワード当たり８サイクル必要とする。この８サ
イクルの間に６つの送信あるいは受信のデータが転送さ
れる必要があり、そのためには１２サイクル必要であ
る。したがって、この転送には４サイクル不足すること
になる。

【０００８】また、シリアルインタフェース回路がバス
を使用している間、ＣＰＵはメモリアクセス等のために
バスを使用することができない。従って、受信データの
損失あるいは送信データの重複が生じない段階でも、シ
リアルインタフェース回路によるバスの使用時間を低減
できることが望ましい。

【０００９】従って、本発明の目的は、シリアルインタ
フェース回路によるデータ転送のためのバスの使用時間
を低減することである。

【００１０】本発明のより具体的な目的は、シリアルイ
ンタフェース回路の数が増大した場合にも、これらの回
路がこのようなバス待ち状態になる期間を低減でき、そ
れでもって、受信データの損失あるいは送信データの重
複を防止することができるデータ処理装置を提供するこ
とである。

【００１１】

【課題を解決するための手段】上記問題を解決するため
に、本発明では、シリアルインタフェース回路に、上記
メモリにバスを介して接続され、複数ワードの送信デー
タを一時的に保持するバッファと、該バッファに保持さ
れたデータを外部装置にシリアルに送信する送信部、該
送信部が該バッファ内の所定の複数ワードのデータを送
信するごとに、該メモリから該バッファへ後続の送信デ
ータの転送を要求する転送要求回路とが設けられ、上記
データ処理装置には、上記転送要求に応答して後続の複
数ワードの送信データを該バスを介して該メモリから該
バッファに連続して転送する回路が設けられる。これに
より、１ワードのデータ転送に付き１サイクル必要であ
った前記オーバーヘッドを前記複数ワードの送信データ
転送に付き１サイクルとする。このことにより、バス待
ち状態の低減を実現する。同じ技術は、外部装置からデ
ータをシリアルに受信する受信部を有するシリアルイン
タフェース回路にも適用される。

【００１２】

【発明の実施の形態】以下、本発明に係るデータ処理装
置を図面に示した実施の形態を参照してさらに詳細に説
明する。

【００１３】（１）装置の概要 図１において、データ処理装置は、命令を実行する中央
処理ユニット（ＣＰＵ）１１と、このＣＰＵ用のメモリ
１２と、それらを接続するバス１４と、シリアルインタ
フェース回路用のバス１６と、このバス１６に接続され
た複数のシリアルインタフェース回路、例えばａと、バ
ス１４と１６を接続するとともに、いずれかのシリアル
インタフェース回路とメモリ１２との間のデータ転送を
制御する転送制御回路ｂと、内部クロックｍを生成する
クロック発生回路（ＣＰＧ）ｃと、外部回路に接続され
る信号線の端子を有する端子部ｄとからなる。データ処
理装置は、複数のシリアルインタフェース回路を有する
が、ここでは、簡単化のためにそれらの一つのみを図示
している。

【００１４】シリアルインタフェース回路ａは、互いに
独立にアクセス可能な送信バッファ７と受信バッファ８
とを含む。シリアルインタフェース回路ａに含まれた転
送要求回路３は、送信部１により送信されたデータが予
め定められた複数（Ｎ）ワード分に達するごとに、次の
送信データの転送を転送制御回路ｂに要求し、受信部２
により受信されたデータがＮワード分に達するごとに、
その受信データの転送を転送制御回路ｂに要求する回路
である。連続書き込み回路７２は、送信バッファ７にメ
モリ１２から読み出されたＮワードの送信データを連続
して書き込むための回路であり、連続読み出し回路８２
は受信バッファ８からＮワードの受信データを連続して
読み出すための回路である。ここで、ワードは、メモリ
１２へのデータの書き込み、読み出しの単位であり、一
度のアクセスによりメモリ１２から読み書きできるデー
タの大きさである。バス１４、１６はこの１ワードを構
成する複数のビットを並列に転送できるように構成され
ている。

【００１５】転送制御回路ｂ内のバス権制御回路４は、
転送要求回路３から出力された送信データ転送要求ある
いは受信データ転送要求に応答して、バス１４、１６の
使用権を獲得し、その獲得が成功するとバス１４と１６
の接続をバス接続回路９に指示するとともに、送信バッ
ファ７とメモリ１２との間でＮワード分の送信データを
連続して転送するためにメモリ読み出し回路５と連続書
き込み回路７２を起動し、あるいは、受信バッファ８と
メモリ１２との間のＮワード分の受信データを連続して
転送するのために連続読み出し回路８２とメモリ書き込
み回路６を起動するようになっている。

【００１６】本実施の形態では、送信バッファ７から複
数（Ｎ）ワードのデータを外部装置に送信するごとに、
メモリ１２から後続のＮワードの送信データを送信バッ
ファ７に連続して転送し、これにより、シリアルインタ
フェース回路ａとメモリ１２との間のデータ転送時間を
減少させ、それによりバスの使用率を低減し、もってシ
リアルインタフェース回路における送信データの重複あ
るいは受信データの損失を防止する点に特徴がある。同
様に、受信バッファ８にＮワードの受信データが書き込
まれるごとに、これらの受信データをメモリ１２に転送
し、これにより上と同じ理由により受信データの損失を
防止する。以下、さらに回路の詳細と動作を説明する。
なお、以下においては、他の図示しない複数のシリアル
インタフェース回路の動作の説明は省略するが、それら
は図示した回路ａのそれと同じである。

【００１７】（２）送信動作 （２Ａ）ＣＰＵによる送信データの先頭Ｓワードの送信
バッファへ転送 ＣＰＵは、送信動作を指示する前に、メモリ１２に予め
送信データバッファ領域を確保し、そこに複数ワードの
送信データを書き込み、この送信データの開始アドレス
と終了アドレスとをメモリ読み出し回路５に通知する。
本実施の形態では、送信データはＮワードづつ連続して
メモリ１２の送信データバッファ領域から読み出され、
送信バッファ７に格納され、その後送信部１によりＮワ
ードが外部装置に送信されるごとに、次のＮワードがメ
モリ１２から読み出され、以下同じ動作が繰り返され
る。但し、後に説明するように、送信バッファ７はＮワ
ードより大きなＳワードの大きさを有し、送信データを
最初にメモリ１２から送信バッファ７に転送するときに
は、メモリ１２内の送信データの最初のＳワードが転送
される。すなわち、送信データはメモリ１２から送信バ
ッファ７にはＳ、Ｎ、Ｎ、、、ワードづつ転送される。
従って、最初のＳワードの転送のためには、ＣＰＵは、
送信データバッファ領域の先頭アドレスとその先頭アド
レス＋Ｓとをそれぞれ開始アドレス、終了アドレスとし
てメモリ読み出し回路５内の開始アドレスレジスタ５
１、終了アドレスレジスタ５０（図４）に書き込む。

【００１８】図２に示すように、転送要求回路３は、バ
ス１６に接続された転送データ数レジスタ３９を有し、
このレジスタは、シリアルインタフェース回路ａの送信
部１あるいは受信部２が連続的に送信あるいは受信すべ
きデータのワード数を保持するもので、本実施の形態で
は、送信部１が連続して送信するデータ量と受信部２が
連続して受信するデータ量はともにＮと仮定している。
しかし、ＣＰＵがメモリ１２から送信バッファ７への送
信データの転送を指示するときには、このレジスタは最
初に連続して転送されるＳワードのデータの量（Ｓ）を
保持するのに使用される。従って、今議論しているＣＰ
Ｕが送信データの転送を指示するときには、その指示の
前に、ＣＰＵは、上記Ｓをこのレジスタ３９にセットす
る命令を実行する。バス権制御回路４（図３）内のアド
レスデコーダ４８は、ＣＰＵ１１が、転送要求回路３の
このデータ数設定レジスタ３９か後に説明するコントロ
ールレジスタ３０に値を設定する命令を実行した結果、
ＣＰＵアドレスバスｊにセットされるアドレスが前記コ
ントロールレジスタ３０か転送データ数レジスタ３９を
示すときに、値１を出力する。ＯＲ回路４７はアドレス
デコーダ４８が値１を出力しているときにバス接続信号
４０４を出力し、バス接続回路９にバス１４、１６を接
続させる。こうして、ＣＰＵが発行した、転送データ数
レジスタ３９に転送データ数を設定する命令により、バ
ス１４、１６を介してこのレジスタ３９にこの命令が指
定するデータ数Ｓを書き込むことができる。

【００１９】その後、ＣＰＵは送信データの転送要求を
線１１１を介してバス権制御回路４に送出する。図３に
示すように、バス権制御回路４では、バス調停回路４０
は、ＣＰＵからの転送要求１１１と後に説明する転送要
求回路３から供給される送信データ転送要求３１１およ
び受信データ送信要求３２１の一つを選択し、それにバ
スの使用権を与える。バス調停回路４０は、ＣＰＵから
の転送要求１１１もしくは転送要求回路３から供給され
る送信データ転送信号３１１にバスの使用権を与たとき
にフリップフロップ４２を線４１５によりセットし、転
送要求回路３から供給される受信データ転送信号３２１
にバスの使用権が与えたときにフリップフロップ４１を
線４１５を介してセットする。

【００２０】ＡＮＤゲート４５は、２つのフリップフロ
ップ４１，４２の反転出力４１１，４１２が両方とも１
の時、ＣＰＵに対するバス使用許可信号４０１を出力す
る。今議論している、送信動作の開始前の段階では、フ
リップフロップ４１、４２はいずれもセットされていな
いと仮定している。従って、ＡＮＤゲート４５からはＣ
ＰＵに対するバス使用許可信号４０１が出力されている
状態であり、この状態ですでに説明したいろいろの命令
がＣＰＵにより実行される。

【００２１】バス調停回路４０では、ＡＮＤゲート４４
には、ＯＲゲート４６を介してＣＰＵからの転送要求１
１１もしくは転送要求回路３から供給される送信データ
転送信号３１１が与えられ、さらに、フリップフロップ
４１の反転出力４１１が与えられている。従って、フリ
ップフロップ４１がリセットされている状態でＣＰＵか
らの転送要求１１１が供給されると、ＣＰＵからの転送
要求１１１が選択される。

【００２２】フリップフロップ４２は、セットされると
送信データ転送信号４０２をメモリ読み出し回路５およ
び連続書き込み回路７２に送り、メモリ１２から送信バ
ッファ７への送信データの転送のためにそれらの回路を
起動する。さらに、ＯＲ回路４７は送信データ転送信号
４０２が出力されると、バス接続信号４０４を出力し、
バス接続回路９にバス１４、１６を接続させる。なお、
本バス権制御回路はシリアルインタフェース回路が１つ
の場合について図示されているが、複数のシリアルイン
タフェース回路が接続される場合、本バス権制御回路は
フリップフロップを、必要数（シリアルインタフェース
回路数＊２）だけ装備し、更にバス調停回路４０のＡＮ
Ｄ回路の数は前記フリップフロップの数＋１とし、各Ａ
ＮＤ回路の入力は、前記フリップフロップの数と同じに
する。

【００２３】図４を参照するに、メモリ読み出し回路５
では、ＡＮＤゲート５ａは、バス権制御回路４により送
信データ転送信号４０２が与えられる間、クロック発生
回路ｃ（図１）から線ｍを介して与えられるＣＰＵ駆動
用の内部クロックＩｎＣｌｋに同期して読み出し要求Ｒ
−Ｓｉｇを線５０１を介してメモリ１２に与える。開始
アドレスレジスタ５１、終了アドレスレジスタ５０には
先にＣＰＵにより指定された、送信データの先頭アドレ
スおよび先頭アドレス＋Ｓがデータバスｊを介してセッ
トされる。カウンタ５３には初期値としてレジスタ５１
内の開始アドレスがセットされ、その後、読み出し要求
Ｒ−Ｓｉｇによりカウントアップされる。このカウンタ
の値は線５０２、アドレスバスｊを介してメモリ１２に
メモリアクセスアドレスとして与えられる。比較回路５
２は、カウンタ５３の値がレジスタ５０内の終了アドレ
スに一致したことを検出すると、カウンタ５３をリセッ
トする。こうして、メモリ１２から送信データの先頭の
Ｓワードが順次読み出され、バス１４、１６を介して送
信バッファ７に送られる。

【００２４】図５を参照するに、連続書き込み回路７２
では、ＡＮＤ回路７３が、バス権制御回路４により与え
られた送信データ転送信号４０２と内部クロックＩｎＣ
ｌｋにより書き込み信号７２１を生成し、カウンタ７４
が、書き込み信号７２１によりインクリメント処理を行
い、その値を書き込みアドレス７２２として送信バッフ
ァ７に出力する。こうして、メモリ１２から読み出され
た送信データが順次送信バッファ７の先頭位置から順次
書き込まれる。

【００２５】図２を参照するに、転送要求回路３では、
バス権制御回路４により与えられた送信データ転送信号
４０２が与えられている間、内部クロックＩｎＣｌｋに
よりカウンタ７４がカウントアップを開始し、比較回路
３７が、そのカウント値が、転送データレジスタ３９内
の転送データ数（今の例ではＳ）に一致したことを検出
すると、線３１２を介して転送終了信号をバス権制御回
路４に送り、その中のフリップフロップ４２をリセット
する。こうして、メモリ１２内の送信データの先頭Ｓワ
ードが順次読み出され、送信バッファ７に１ワードづつ
書き込まれる。

【００２６】（２Ｂ）ＣＰＵによる送信動作の起動 その後、ＣＰＵは、前記メモリ読み出し回路５の開始ア
ドレスレジスタ５１に、メモリ１２内の残りの送信デー
タの先頭アドレス（すなわち、元の送信データの先頭の
アドレス＋Ｓ＋１）を書き込み、さらに、そのメモリ読
み出し回路５内の終了アドレスレジスタ５０に送信デー
タの終了アドレスを書き込む。更に転送要求回路３のデ
ータ数設定レジスタ３９に、転送データ数として前記Ｎ
を設定する。 図２に示すように、転送要求回路３は、
バス１６に接続されたコントロールレジスタ３０をさら
に有し、このレジスタは、シリアルインタフェース回路
ａの送信部１または受信部２にそれぞれ送信動作および
受信動作を許可するか否かを示す送信許可ビットと受信
許可ビットを保持可能である。ＣＰＵは送信部１に送信
動作を指示するときに、送信許可ビットをこのレジスタ
３０にセットする命令を実行し、バス１４、１６を介し
てこのレジスタに３０にこの許可ビットを書き込む。

【００２７】（２Ｃ）送信の実行 コントロールレジスタ３０に送信許可ビットが設定され
ると、フリップフロップ３ｃはその許可ビットを線３０
Ｔを介して受けて、セットされ、送信動作許可信号３１
３を送信部１に出力し、送信動作の開始を指示する。送
信部１では、送受信クロックｇに同期して送信動作を開
始し、まず送信データの準備を要求する送信データ要求
信号１０１を出力する。図６に示すように、読み出し回
路７１は送信データ要求信号１０１を受け取ると、その
信号を読み出し信号Ｒ−Ｓｉｇとして線７１１を介して
送信バッファ７に出力するとともに、カウンタ７５の値
を読み出しアドレスＲ−Ａｄｄとして線７１２を介して
送信バッファに７に出力する。送信バッファ７では、読
み出しアドレスＲ−Ａｄｄと読み出し信号Ｒ−Ｓｉｇに
より送信データの先頭の１ワードを出力する。送信部１
は送信バッファ７から読み出された１ワードのデータを
ビットシリアルに送信し始める、次に送信するためのデ
ータの準備を要求する送信データ要求信号１０１を送受
信クロックｇに同期して再度出力し、送信バッファ７か
らは送信データの次の１ワードが出力される。こうし
て、送信部１は送信バッファ７に保持された送信データ
をビットシリアルに線ｅ、端子部４を介して外部の回路
（図示せず）に送信する。

【００２８】（２Ｄ）後続の送信データのメモリからの
転送 図２を参照するに、転送要求回路３では、送信カウンタ
３１は、送信データ要求信号１０１の数をカウントし、
比較回路３５は、カウント値がレジスタ３９内の転送デ
ータ数Ｎになったことを検出すると、線３０３を介して
フリップフロップ３ａをセットする。このフリップフロ
ップは、セットされると、バス権制御回路４に対し送信
データ転送要求３１１を出力する。バス権制御回路４内
のバス調停回路４０は、この信号に対してバス権の調停
を行い、この送信データ転送要求３１１に対してバス権
を与えたときには、さきにＣＰＵからの転送要求１１１
の場合と同様に、フリップフロップ４２をセットする。
その後は、先のＣＰＵによる送信データの転送の場合と
同じ方法により、メモリ１２内の送信データの次のＮワ
ードが送信バッファ７に転送される。こうして、送信部
１による先行するＮワードのデータの送信と並行して、
後続のＮワードの送信データをメモリから１２から読み
出し、送信バッファ７に転送される。

【００２９】（２Ｅ）送信の終了 以上の動作を繰り返した結果として、メモリ読み出し回
路５（図４）では、比較回路５２は、終了アドレスレジ
スタ５０とカウンタ５３の内容の一致を検出するに至
り、その結果、カウンタ５３をリセットする。一方、Ｃ
ＰＵは、コントロールレジスタ３０内の送信許可ビット
をリセットする命令を発行する。フリップフロップ３ｃ
は、送信許可ビットがリセットされた後に、送信部１が
要求した後続のＮワードの送信が完了した時点で、リセ
ットされるようになっている。これにより、送信バッフ
ァ７中のＮワードの転送の途中で送信が中断しないよう
なっている。このために、送信カウンタ３５によりレジ
スタ３９内の転送データ数Ｎと送信部１が発行した送信
要求の総数の一致が検出されたときに、比較回路３５の
一致出力はＡＮＤゲート３Ｔをオンにする。この結果、
ＡＮＤゲート３Ｔは、コントロールレジスタ３０内のリ
セットされた送信許可ビットをが線３０Ｔを介してフリ
ップフロップ３ｃに供給し、これをリセットする。

【００３０】（３）受信動作 受信動作の基本的なところは、送信動作と類似であるの
で、以下では、受信動作の内、送信動作と異なる部分の
みを主として説明する。

【００３１】（３Ａ）動作の概要 ＣＰＵは、受信動作を指示する前に、メモリ１２に予め
受信データバッファ領域を確保し、そこに複数ワードの
送信データを書き込み、この送信データの開始アドレス
と終了アドレスとをメモリ書き込み回路６に通知する。
本実施の形態では、受信データは受信バッファ８からＮ
ワードづつ連続してから読み出され、メモリ１２の受信
データバッファ領域に格納され、その後受信部２により
Ｎワードが外部装置から受信されるごとに、次のＮワー
ドが受信バッファ８から読み出され、メモリ１２に書き
込まれる。以下同じ動作が繰り返される。受信バッファ
８は、受信バッファ８からメモリ１２へのデータ転送の
間もデータをい受信し続けるように、送信バッファ７と
同様にＮワードより大きなＳワードの大きさを有する。
しかし、送信データの転送と異なり、受信データを最初
に受信バッファ８からメモリ１２に転送するときを含
め、受信バッファ８内の受信データをメモリ１２に転送
するときにはいつもＮワードづつ転送される。

【００３２】（３Ｂ）ＣＰＵによる受信動作の起動 ＣＰＵは、受信動作の起動の前に、送信の場合と同様に
して、メモリ書き込み回路６の開始アドレスレジスタ
（図示せず）に、メモリ１２内の上記受信バッファ領域
の先頭アドレスを書き込み、さらに、終了アドレスレジ
スタ（図示せず）に上記受信バッファ領域の終了アドレ
スを書き込む。更に転送要求回路３のデータ数設定レジ
スタ３９に、転送データ数として前記Ｎを設定する。さ
らに、ＣＰＵは受信動作を指示するときに、受信許可ビ
ットを転送要求回路３内のコントロールレジスタ３０に
セットする命令を実行し、バス１４、１６を介してこの
レジスタに３０にこの許可ビットを書き込む。なお、Ｃ
ＰＵは送信と受信を並行して起動するときには、送信許
可ビットと受信許可ビットを同時にこのレジスタ３０に
設定することができる。

【００３３】（３Ｃ）受信の起動、実行、終了 コントロールレジスタ３０に受信許可ビットが設定され
ると、フリップフロップ３ｄはその許可ビットを線３０
Ｒを介して受けて、セットされ、受信動作許可信号３２
３を受信部２に出力し、受信動作の開始を指示する。受
信部２は、この指示を受けて送受信クロックｇに同期し
て受信動作を開始し、受信されたデータは書き込み回路
８１により受信バッファ８に１ワードづつ書き込まれ
る。書き込み回路８１の構成と動作は、読み出し回路７
１と同じであるのでその詳細は図示しない。受信部２は
さらに、１ワードのデータを受信するごとに、受信要求
信号を線２０１を介して転送要求回路３に供給する。

【００３４】図３において、転送要求回路３では、受信
カウンタ３２がこの要求をカウントし、その値がレジス
タ３９内の転送データ数Ｎに一致したときに、比較回路
３６は、フリップフロップ３ｂを線３０４を介してセッ
トし、フリップフロップ３ｂは、線３２１を介して受信
データ転送要求をバス権制御回路４に送る。

【００３５】図４において、バス権制御回路４内のバス
調停回路４０では、ＡＮＤゲート４３は、フリップフロ
ップ４２の反転出力４１２が１の時、この受診データ転
送要求３２１をフリップフロップ４１に出力する。すで
に述べたように、フリップフロップ４２は、転送要求回
路３からの送信データ転送要求がバス権を与えられたと
きにセットされる。従って、フリップフロップ４２がセ
ットされていないときに、すなわち、バス１４、１６が
送信データの転送に使用されていないときに、上記受信
データ転送要求がバス権を与えられることになる。

【００３６】フリップフロップ４１は、セットされると
受信データ転送信号４０３をメモリ書き込み回路６およ
び連続読み出し回路８２に送り、受信バッファ８からメ
モリ１２への受信データの転送のためにそれらの回路を
起動する。連続読み出し回路８２の構成と動作は、連続
書き込み回路７２と同じであるのでその詳細は図示しな
い。こうして、受信バッファ８にＮワードが書き込まれ
るごとに、連続読み出し回路８２により受信バッファ８
内のＮワードが読み出される。読み出されたＮワードは
バス１６、１４を介してメモリ１２にメモリ書き込み回
路６により書き込まれる。メモリ書き込み回路６の構成
と動作は、メモリ読み出し回路５と同じであるのでその
詳細は図示しない。こうして、受信部２による後続のＮ
ワードのデータの受信と並行して先行するＮワードの受
信データを受信バッファ８から読み出し、メモリ１２に
転送される。なお、ＯＲ回路４７は受信データ転送信号
４０３が出力されると、バス接続信号４０４を出力し、
バス接続回路９にバス１４、１６を接続させるのは送信
の場合と同じである。転送要求回路３では、Ｎワードの
受信データを転送した段階で、比較回路３８は、カウン
タ３４の値とレジスタ３９内の転送データ数Ｎとの一致
を検出し、線３２２を介してフリップフロップ４１をリ
セットする。こうして、Ｎワードのデータの転送が終了
する。

【００３７】以上の動作を繰り返した結果として、メモ
リ書き込み回路６では、メモリ書き込みアドレスが受信
データ用バッファ領域の最終アドレスとの一致を検出す
るに至ると、ＣＰＵは、コントロールレジスタ３０内の
受信許可ビットをリセットする命令を発行し、受信動作
の終了を指示する。

【００３８】（４）送信バッファ７と受信バッファ８の
バッファサイズ 送信バッファ７は、まず１回の転送で転送されるＮワー
ドのデータを格納できる必要があり、更に後続のＮワー
ドのデータがメモリ１２からその送信バッファ７に転送
されている間もデータの送信を行うためには、その分の
データが送信バッファ７に格納されている必要がある。
更には、送信バッファ７へのデータ転送は、転送要求３
１１が発行する直前に受信バッファ８のデータの転送が
開始されている場合、前記受信バッファ８のデータ転送
が終了するまで、データの転送を行えないため、この間
に送信されるデータも格納しておく必要がある。以上の
ことは、受信バッファ８についても全く同じこととな
る。メモリ１２と送信バッファ７の間で後続のＮワード
の送信データが転送中に、送信部１により送信されるデ
ータの数をＭワードとするならば、双方のバッファ７、
８の各々に必要とされるバッファサイズＳワードは以下
の数１で表される。

【００３９】

【数１】 Ｓ ＝ Ｎ ＋ ２Ｍ （数１） ここで内部の転送は内部クロック同期で行われるため、
その速度は内部クロックｍと同じであり、送信、受信の
速度は外部との転送クロックｇと同じである。また非同
期対策の観点より通常の送信、受信のクロックｇは内部
クロックｍより速くなることはない。そこで内部クロッ
クｍの周波数をＬ、送受信クロックｇの周波数をＫと
し、送受信するデータの１ワードをＢビットとすると、
上記Ｎワードのデータ転送中に送信されるデータの数は
数２で現すことができる。

【００４０】

【数２】 Ｍ＝（Ｎ＊Ｌ）／（Ｋ＊Ｂ） （数２） 数２を数１にあてはめると、必要なバッファサイズＳは
次の数３によって与えられる。

【００４１】

【数３】 Ｓ＝Ｎ＋２（Ｎ＊Ｌ）／（Ｋ＊Ｂ） （数３） なお、数２、３において端数が出るときには、切り上げ
るものとする。

【００４２】ここで、シリアルポートがＡ，Ｂ２つ使用
されている場合についても考えてみる。シリアルポート
Ａに必要な送信バッファのバッファ数ＳＡワードには、
シリアルポートＢとメモリ１２との転送による、バス待
ちの間に送信するデータをも準備する必要がある。ここ
で、シリアルポートＡにおける一度の転送において転送
されるデータをＮＡワードとし、シリアルポートＡとメ
モリ１２との転送中に送信されるデータをＭＢワードと
し、更にシリアルポートＢとメモリにおいて転送してい
る間に、シリアルポートＡにおいて送信されるデータを
ＭＢワードとすると。ＳＡワードは数４の様になる。

【００４３】

【数４】 ＳＡ＝ＮＡ＋２ＭＡ＋２ＭＢ （数４） ここでＭＡ，ＭＢは数２により求めることができる。シ
リアルポートＡ，Ｂの送信クロックの周波数をそれぞ
れ、ＫＡ，ＫＢとし、ＭＡ，ＭＢを数２より求め、数４
にあてめると、ＳＡは数５よって与えられる。

【００４４】

【数５】 ＳＡ＝ＮＡ＋２(Ｌ*ＮＡ)/(ＫＡ*Ｂ) ＋２(Ｌ*ＮＢ)／(ＫＡ*Ｂ) （数５） 数５において(Ｌ*ＮＢ)／(ＫＡ*Ｂ)は、シリアルポート
Ｂの転送中にシリアルポートＡから送信されるデータの
ワード数を現す。このように送信及び受信バッファに必
要なバッファサイズＳはシリアルポートの数と、それぞ
れの一度に転送するデータのワード数にも影響される。

【００４５】次に送信の開始時について考えると、送信
開始時に前記数３もしくは数５に示すだけの数のデータ
が事前に送信バッファ７に格納されている必要がある。
よって本実施の形態では、データ数設定レジスタ３９を
転送要求回路３に備え、これをＣＰＵ１１によりソフト
的に変更できるようにすると共に、ＣＰＵ１１が転送要
求１１１を出力して、メモリ１２から送信バッファ７へ
の転送が行えるようにしている。なお、受信バッファ８
のサイズも同様であり、さらに、最初にＳワードのデー
タが受信されてから、メモリ１２に対する転送を開始さ
せる。このように、バッファサイズを連続転送データ数
Ｎより大きくすることにより、送信部１あるい受信部２
は、送信あるいは受信を途絶えさせることなく実行でき
る。

【００４６】たとえば、全てのポートにおいて、連続し
て転送するワード数Ｎを４０と仮定すると、解決すべき
課題に関して記載したのと同じ条件では、転送要求が各
シリアルポートにより発生するのは４０ワード×８ビッ
トで、３２０サイクルに１回発生することになる。これ
に対し、一回の転送に必要なサイクル数は、オーバーヘ
ッド１サイクル＋データ４０サイクルで４１サイクルと
なる。したがって、６つのポート全てでは、４１サイク
ル×６回となり。７４サイクルの余裕が出てくる。

【００４７】以上から明らかなように、本実施の形態で
は、シリアルインタフェース回路ａとメモリ１２の間の
データ転送が連続して複数ワードの送信データ及び受信
データに対して行われるので、１ワードのデータを別々
に転送する場合に比較して、データ転送のオーバヘッド
が小さくなる。そのために、１ワード当たりのデータ転
送時間が小さくなる。この結果、従来のように、バスの
使用率が増大することによる、送信データの重複送信、
受信データの喪失という問題を回避できる。特に、シリ
アルインタフェース回路の数が増大したときに有効であ
る。さらに、このようなデータの転送時間が大きいと、
ＣＰＵがメモリ１２を使用するためにバス１４を使用で
きる時間が減少する。従って、送信データの重複送信、
受信データの喪失という問題がない場合でも、本実施例
はＣＰＵによるバス利用時間を増大できるという利点を
有する。

【００４８】

【発明の効果】本発明によれば、シリアルインタフェー
ス回路とデータ処理装置用のメモリとの間の送信データ
または受信データの転送時間を低減でき、それらを接続
するバスの混雑を低減できる。

【図面の簡単な説明】

【図１】本発明によるデータ処理装置の概略構成図。

【図２】転送要求回路の構成図。

【図３】バス権制御回路の構成図。

【図４】メモリ読み出し回路の構成図。

【図５】送信バッファへの連続書き込み回路の構成図。

【図６】送信バッファへの読み出し回路の構成図。

【符号の説明】

ｃ…クロック発生回路（ＣＰＧ）、１１…中央処理ユニ
ット（ＣＰＵ）

Claims (7)

【特許請求の範囲】
1. 【請求項１】処理装置と、 その処理装置がアクセスするメモリと、上記メモリにバ
   スを介して接続された少なくとも一つのシリアルインタ
   フェース回路とを有するデータ処理装置であって、 上記シリアルインタフェース回路は、 上記メモリにバスを介して接続され、複数ワードの送信
   データを一時的に保持するバッファと、 該バッファに保持された複数ワードの送信データを外部
   装置にシリアルに送信する送信部と、 該送信部が該バッファ内の所定の複数のワード数のデー
   タを送信するごとに、該メモリから該バッファへの後続
   の送信データの転送を要求する転送要求を発行する転送
   要求回路とを有し、 上記データ処理装置は、上記転送要求に応答して、上記
   所定の複数のワード数の後続の送信データを該メモリか
   ら読み出し該バスを介して該バッファに連続して転送す
   るための転送制御回路をさらに有するデータ処理装置。
2. 【請求項２】上記バッファは、上記所定の複数のワード
   数のデータより多いデータを保持可能に構成され、 上記転送制御回路は、上記ＣＰＵが発行した、送信デー
   タの先頭部分の転送要求に応答して、上記メモリに保持
   された送信データの先頭に位置する、上記所定の複数の
   ワード数のデータより多い送信データを上記メモリから
   連続して読み出し、上記バッファに転送する回路を有す
   る請求項１記載のデータ処理装置。
3. 【請求項３】上記バッファは、上記転送要求回路による
   上記転送要求の発行後に上記所定の複数のワード数の後
   続の送信データが上記メモリから上記バッファに転送さ
   れるまでの間に、上記バッファに保持された送信データ
   の残りを引き続き送信できるように、上記所定の複数の
   ワード数のデータより多いデータを保持可能に構成され
   ている請求項２記載のデータ処理装置。
4. 【請求項４】上記バスは、 上記処理装置と上記メモリを接続するための第１のバス
   と、 上記シリアルインタフェース回路に接続された第２のバ
   スと、 上記第１、第２のバスの接続を制御するバス接続回路と
   を含み、 上記転送制御回路は、 上記メモリから複数ワードの送信データを上記第１のバ
   ス上に順次読み出す回路と、 上記第１のバスと第２のバスの使用権を上記知り合うイ
   ンタフェース回路及び上記中央処理装置に対して制御す
   るバス制御回路とを有し、 上記転送要求回路は、上記所定の複数のワード数の後続
   の送信データが該メモリから読み出されるまでの間上記
   転送要求を維持する回路を有し、 上記バス制御回路は、上記転送要求に応答して、上記シ
   リアルインタフェース回路に上記バスの使用権を与えた
   ときに、上記転送要求が出力されている間、該第１、第
   ２の使用権を該上記シリアルインタフェース回路に与え
   続ける回路と、 その間、上記第１、第２のバスを接続するように上記バ
   ス接続回路を制御した状態で、上記読み出し回路を繰り
   返し起動する回路を有する請求項１から３のいずか一つ
   に記載のデータ処理装置。
5. 【請求項５】処理装置と、 その処理装置がアクセスするメモリと、 上記メモリにバスを介して接続された少なくとも一つの
   シリアルインタフェース回路とを有するデータ処理装置
   であって、 上記シリアルインタフェース回路は、 上記メモリにバスを介して接続され、複数ワードの受信
   データを一時的に保持するバッファと、 外部装置からシリアルに複数ワードのデータを受信し該
   バッファに供給する受信部と、 該受信部が所定の複数ワードのデータを受信するごと
   に、該バッファから該メモリへの受信データの転送を要
   求する転送要求回路とを有し、 上記データ処理装置は、上記転送要求に応答して複数ワ
   ードの受信データを該バスを介して該バッファから該メ
   モリに連続して転送する回路をさらに有するデータ処理
   装置。
6. 【請求項６】上記バッファは、上記転送要求回路による
   上記転送要求の発行後に上記所定の複数のワード数の後
   続の受信データが上記バッファから上記メモリに転送さ
   れるまでの間に、上記バッファに保持された受信済みの
   データを保持する領域以外の領域に引き続き受信したデ
   ータを保持できるように、上記所定の複数のワード数の
   データより多いデータを保持可能に構成されている請求
   項５記載のデータ処理装置。
7. 【請求項７】上記バスは、 上記処理装置と上記メモリを接続するための第１のバス
   と、 上記シリアルインタフェース回路に接続された第２のバ
   スと、 上記第１、第２のバスの接続を制御するバス接続回路と
   を含み、 上記転送制御回路は、 上記第１のバスと第２のバスの使用権を上記知り合うイ
   ンタフェース回路及び上記中央処理装置に対して制御す
   るバス制御回路を有し、 上記転送要求回路は、 上記転送要求が上記バス制御回路により受理された後
   に、該バッファから上記所定の複数のワード数の受信デ
   ータを上記第２のバスに順次読み出す回路と、 上記所定の複数のワード数の受信データが該バッファか
   ら読み出されるまでの間上記転送要求を維持する回路を
   有し、 上記バス制御回路は、上記転送要求に応答して、上記シ
   リアルインタフェース回路に上記バスの使用権を与えた
   ときに、上記転送要求が出力されている間、該第１、第
   ２の使用権を該上記シリアルインタフェース回路に与え
   続ける回路と、 その間、上記第１、第２のバスを接続するように上記バ
   ス接続回路を制御した状態で、上記第１のバス上のデー
   タを上記メモリに順次書き込む回路とを有する請求項５
   または６記載のデータ処理装置。