JPH0642237B2

JPH0642237B2 - 並列処理装置

Info

Publication number: JPH0642237B2
Application number: JP58246936A
Authority: JP
Inventors: 整松島; 博唯上田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-28
Filing date: 1983-12-28
Publication date: 1994-06-01
Anticipated expiration: 2009-06-01
Also published as: EP0147857A3; EP0147857A2; JPS60140456A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、情報処理を高速に実行するための並列処理装
置に係り、特に画像図形などの２次元状のデータを複数
個の計算手段（以降プロセツサと呼ぶ）を用いて処理す
る画像処理に好適な並列処理装置に関する。

〔発明の背景〕

画像処理の高速化方式の一つに従来からプロセツサを格
子状に配列し、各プロセツサに画像データを同時に供給
し、並列的に演算を実行させる方式があつた。その代表
例として米国で開発されたILLIAC ＩＶ（元岡達著「計
算機システム技術」オーム社Ｐ１１９）があるが、その
基本的構成は第１図に示すようなものである。図中、１
−１は制御部、１−２はメモリ、１−３−１，１−３−
２〜１−３−ｎはプロセツサ群である。この方式は、画
像データの２次元配列と同様にプロセツサ群が２次元的
に配置されているため、画像処理で多用される２値化や
画像間加減算などのいわゆる画素単位処理で、極めて高
い並列処理効果を持つ。またこの効果を、空間微分など
いわゆる局所領域処理でも発揮させるために、この従来
方式では、格子状に配置されたプロセツサ間で上下左右
の４方向、又は、第１図には示していないがそれに斜め
の４方向、右上、右下、左上、左下も加えた８方向の接
続線を持つている。この接続の場合、格子配列の周辺部
で、対応するプロセツサが存在しないことがある。そこ
で周辺部では、メモリ１−２とデータ転送が可能となつ
ている。今、第１図中左から右へ、プロセツサ間でデー
タ転送する場合を例にとつてこのプロセツサ間通信の手
順を示す。まず、第１図中行方向データ入出力制御１−
４，１−５、列方向データ入出力制御１−６，１−７に
対して、制御部１−１から右方向データ転送制御信号が
出力される。この転送制御信号は、信号線１−１４を使
つて転送される。これによつて、行方向データ入出力制
御１−４はメモリ１−２からの画像データをプロセツサ
に送り込むモードとする。すなわちデータ線１−１５か
ら、１−４を経てプロセツサ行列の左端の各プロセツサ
へ信号を転送するよう信号線の入出力制御を行なう。プ
ロセツサへの入力線は第１図中の１−１６である。一
方、その反対側の行方向データ入出力制御１−５は、プ
ロセツサ群からの信号１−１７を信号線１−１８へ送る
ように制御する。また、その時、列方向データ入出力制
御１−６，１−７は、稼動しない。以上が左から右への
データ転送例であるが、右から左の場合は全くこの逆と
なる。また上から下、下から上の場合は、上述の説明
上、行と列を入れ換えたと同じ方法をとる。なお、この
データシフトは、各プロセツサ所定の値をメモリから入
力する場合にも使用される。また、周囲において、画像
メモリを何ら参照する必要のない場合は、行方向データ
入出力制御、列方向データ入出力制御はそれぞれ予め指
定された境界値、例えば“０”を設定し、プロセツサに
入力する。また、プロセツサ行列の左端と右端、又は、
上端と下端をそれぞれ結合したリング状の形でのプロセ
ツサ接続をしたい場合は、各方行データ入出力制御とメ
モリ１−２間とのデータ転送を制御する１−１９の中
で、その結合したい線同志を接続すればよい。この接続
の指示は制御部１−１からの信号線１−２０を通じて行
なわれる。なお、この１−１９への入出力線を非常に多
くなる場合は、この回路１−１９と、行、列方向データ
入出力制御１−４〜１−７をまとめた回路にすると良
い。その場合でも制御の方法は上述の説明の内容とほぼ
同じである。また、このプロセツサ間転送で、それに同
期してメモリデータ転送が必要の場合は、信号線１−２
１を使つてメモリ１−２が制御される。以上の方法によ
つてプロセツサ間転送を実現していた。

また、必ずしも全プロセツサを稼動させる必要のない場
合や特定のプロセツサのみを動かしたい場合のように、
各プロセツサの動きを制御するために各プロセツサに物
理的な行アドレス、列アドレスを持たせている。以下こ
の動きを説明する。制御部１−１から送られるプロセツ
サアドレス線１−９の情報は、行アドレス制御１−１
０、列アドレス制御１−１１でデコードされ、それぞれ
プロセツサ群の行数，列数に応じた本数の行アドレス線
１−１２、列アドレス線１−１３がＯＮ／ＯＦＦ制御さ
れる。このアドレス線はその中の１本のみＯＮになつた
り，１本のみＯＦＦになつたり、全部ＯＮになつたりす
るよう各制御が働く。そこで、その行アドレス線、列ア
ドレス線の制御により、その交点となる特定のプロセツ
サを駆動させたり、特定の行アドレスをもつ一行全部又
は、列アドレスを持つ１列全部の、あるいはすべてのプ
ロセツサが駆動したりする。この駆動制御のもとに、駆
動状態にあるプロセツサは、制御部１−１から送られる
コマンド１−８を解読し実行する。以上が従来例として
あげた第１図の動作方法である。

これらの手段により、この従来方式は、周囲画素を参照
する必要のある複雑な画像処理においても高速性を発揮
する長所を持つている。しかし、一方で、この周囲との
接続機構のために、この従来方式は最初インプリメント
された行の数と列の数で配列が完全に固定してしまう。
例えば、距離変換などという画像処理で非常に多く使用
されている。伝播型の処理においては、配列上の一部分
しか１度に処理できず、並列処理の効果がないという大
きな欠点を持つていた。また、この接続機構に含まれる
信号本数が多くなり、実装も大規模になるという欠点も
有していた。この欠点を第２図を用いて説明する。第２
図は、第１図中のプロセツサ群の中から、１つプロセツ
サを取り出し、その概略構成を示したものである。今こ
の１つのプロセツサを一般的にｉ番目のプロセツサとい
う意味で記号１−３−ｉで示す。プロセツサは、制御ユ
ニツト２−１、記憶演算ユニツト２−２、他プロセツサ
とのデータ転送を行なうゲート群２−２０，２−２１，
２−２２，２−２３，２−２４，２−２５，２−２６，
２−２７、および信号線群からなる。この記憶演算ユニ
ツトは、記憶部として大容量のランダムアクセスメモリ
を含むこともある。プロセツサは、コマンドデータ１−
８を制御ユニツト２−１で解読し、それが記憶、演算コ
マンドの場合記憶演算ユニツトでそのコマンドを実行す
る。そのためデータが２−１６であるコマンドがリセツ
ト、スタートなどの制御コマンドの場合は、制御ユニツ
ト内で実行する。また、プロセツサ間データ転送コマン
ドの場合は、信号２−３〜２−１０を使つて、それぞれ
ゲート群２−２０〜２−２７を制御するとともに、デー
タ２−１６を使つて、記憶演算ユニツトのデータ入力２
−１５、データ出力２−１２の処理を行なう。プロセツ
サ間の接続は、左方向が２−１３、右方向２−１４、上
方向２−２１、下方向２−２０を使つてそれぞれ行なわ
れる。プロセツサ群の行列の周辺のプロセツサでは、こ
れらの信号の１つ、角のプロセツサでは２つが、第１図
中の行方向データ入出力制御１−４、又は１−５のいず
れか一方、又は列方向データ入出力制御１−６、又は１
−７のいずれか一方に接続される。この信号は、通常ビ
ツト数が多いため、これらの信号を送る信号線やゲート
の数が非常に多くなる。第２図の構成の動作を、プロセ
ツサ間でデータを右から左へ転送する場合を例にして以
下に説明を行なう。コマンドデータ１−８を左方向転送
コマンドてすると、制御ユニツト２−１は、ゲート制御
信号２−３，２−６をＯＮ状態とし、他のすべてをＯＦ
Ｆ状態とする。ゲート２−２０は、そのゲート制御信号
がＯＮ状態になることにより、記憶演算ユニツト２−２
の出力データ２−１２を左方向プロセツサ間接続データ
２−１３へ送る。その際この出力データ２−１２を右方
向、上、下方向へ送るべきゲート２−２２，２−２４，
２−２７はいずれも、そのゲート制御信号がＯＦＦ状態
により、データ転送が行なわれない。一方、右方向のプ
ロセツサからのデータ２−１４は、ゲート２−２３を経
て、記憶演算ユニツト２−２の入力データ２−１５へ接
続される。その際入力データ２−１５と結合されてい
る。左方向、上方向、下方向からのデータ入力２−１
３、２−２１、２−２０のゲート２−２１、２−２５、
２−２６はいずれも、その制御信号がＯＦＦ状態にあ
る。なお、特定のプロセツサのみを動作させる時等のた
めに、列アドレス線の一つ１−１２、行アドレス線の１
つ１−１３とＡＮＤ回路２−３０を使用する。この図に
示すように、データ線の本数が多くなるため、実装規模
が大きくなる。また、本来アレイ型並列処理は集積回路
向と言われているにもかかわらず、装置の大型とコスト
高を招くことになる。

以上説明したように、従来方式で並列処理効果が極端に
悪くなる処理が存在したり、装置が大型化、コスト高に
なるという欠点があり、その普及が図られなかつた。

〔発明の目的〕

本発明の目的は、アレイ方式の並列処理装置において、
並列処理効果をあげるために画像処理の内容に応じてア
レイの行の数、列の数を変更した配置をとれることを可
能とするプロセツサの結合及び制御方式を持つ並列処理
装置を提供することにある。また、別の目的は、小型化
し実装容易にした並列処理装置を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明はまず、各プロセツ
サをリング状に結合し、そのリングに沿つて画像データ
や結果データを移動させる方式をとる。これにより、プ
ロセツサ間の接続に要するハードウエア量を削減すると
ともに、上記リングに沿つたデータの移動量を制御す
る。これにより、アレイの構成に応じた４方向又は８方
向のデータ転送を可能とする。この移動量は、必要とす
る行の数、列の数によつてプログラムで計算できるの
で、本方式を用いることにより、用意されているプロセ
ツサ数を因数分解する任意の２つの数字をアレイの行と
列とするプロセツサ配置が実現できることになる。しか
し、これだけでは、行列の周辺のプロセツサに対する処
理が充分ではない。そこで本発明は、前述のリング状接
続に加え、各プロセツサ内に、それ自身の行番号と列番
号を記憶する記憶部を設けるとともに、その内容によつ
てリングを移動するデータを利用するか否かを判定する
制御機構を設けることを特徴とする。本発明により、単
純な画素単位処理から複雑な伝播処理に至る広汎な画像
処理において、高速性が発揮できるアレイ方式の並列処
理装置を提供することができる。

〔発明の実施例〕

以下、図面を用いて本発明の一実施例を詳細に説明す
る。

第３図は、ｎ個のプロセツサをリング状に接続するバス
を設けた並列処理装置である。本装置は、制御部３−
１、プロセツサ群３−２（０），３−２（１），…，３
−２（ｎ−１），リングバス部３−３より構成される。
リングバス部３−２は、更に、各プロセツサと直接デー
タのやりとりが可能なリングバスノードレジスタ部３−
４（０），３−４（１），…，３−４（ｎ−１）、その
ノードレジスタ部間を接続するリングバス３−５、その
ノードレジスタ部のデータセツト、データ転送を制御す
るリングバス制御３−６、およびその制御情報をノード
レジスタ部に伝える信号３−８よりなる。リングバス制
御３−６は、制御部３−１との制御信号３−７に基づき
リングバス３−５上のデータをノードレジスタ部間でど
れだけ移動させるかを決定し、その移動量に相当するシ
フトクロツクを、信号３−８の一部を通じて各ノードレ
ジスタ３−４（０）〜３−４（ｎ−１）に送る。信号線
３−１２（０），３−１２（１），…，３−１２（ｎ−
１）はそれぞれプロセツサ群３−２（０），３−２
（１），…，３−２（ｎ−１）とノードレジスタ部群３
−４（０），３−４（１），…，３−４（ｎ−１）を接
線する信号線である。また、制御部３−１がプロセツサ
群３−２（０），…３−２（ｎ−１）を制御したり、そ
れらと情報のやりとりをしたりするために、制御バス３
−９、データバス３−１０、アドレスバス３−１１がそ
れぞれ設けられている。プロセツサ群には、０からｎ−
１の論理番号がそれぞれのプロセツサに付されている。
この順番は、各プロセツサに接線されているリングバス
ノードレジスタ部３−４（０）〜３−４（ｎ−１）のリ
ングバス３−５上での接続の順番と一致している。制御
部３−１より、アドレスバス３−１１を使うことによ
り、プロセツサ群の中の特定の論理番号ｋを持つプロセ
ツサ３−２（ｋ）を制御することができる。以降この信
号ｋは、０〜（ｎ−１）の中の１つの値を一般的に示す
ものとする。なお、アドレスバス３−１１の機能として
は、後述するごどく単に特定の１つのプロセツサ３−２
（ｋ）のみを指定するばかりでなく、全プロセツサを指
定する機能を持たせることもできる。プロセツサ３−２
（ｋ）には少なくとも２つの数字を記憶することのでき
るメモリ又はレジスタ（これを今後一般的にレジスタと
呼んで説明していく）３−１３（ｋ），３−１４（ｋ）
が設けられる。また、制御部にも、少なくとも３つの数
を記憶できるレジスタ又はメモリ（これも一般的にレジ
スタと呼ぶ）３−１５，３−１６，３−１７が設けられ
ている。レジスタ３−１５にはプロセツサ群の総数ｎ
が、また、３−１６，３−１７にはｎを因数分解する２
つの自然数が記憶されるものとする。この２つの自然数
は、制御部内のプロセツサによつて書き換え可能であ
り、任意な時に、変更可能であるものとする。これは、
制御部として、例えば通常のマイクロプロセツサを用い
ることにより簡単に実現することができる。

さて、以上の構成の中で、制御部内のレジスタ３−１
５，３−１６，３−１７、プロセツサ群内のレジスタ３
−１３（ｋ），３−１４（ｋ）は、第３図の並列処理装
置において画像を分割して処理する場合に特に使用され
る。以下、本装置において画像を処理する例を詳述す
る。まず画像の分割法を第４図を用いて説明する。

第４図は画像データ４−１を、横Ｉ個、縦Ｊ個の合計Ｉ
×Ｊ個の分割画面４−２（０），４−２（１），…，４
−２（ｋ），…，４−２（ｎ−１）に分割した例を示し
たものである。ここに、Ｉ，Ｊは、第３図中、制御部３
−１内のレジスタ３−１６，３−１７に記憶されている
２つの数とする。すなわち、この数はｎを因数分解する
２数でＩ×Ｊ＝ｎとなるものである。各分割画像４−２
（０），…，４−２（ｎ−１）は、隣接する画像間で適
当なオーバラツプ部分を持つようにする。オーバラツプ
の量については、画像処理の内容にもよる。例えば、２
値化などの画素単位処理ではオーバラツプは不要である
が、フイルタリング処理ではそのフイルタの縦横の幅か
ら１減した値だけオーバラツプ量が最低必要となる。し
かし、処理毎に毎回オーバラツプ量を変更するのは、ソ
フウウエア量や処理時間のオーバヘツド量を増やすこと
になるので、一般的にはその応用分野で使用される画像
処理全体の内容に必要なオーバラツプ量の最大値をあて
たり、または、それを超える２の巾乗の値を使うのが良
い。また、画面の大きさによつて、第４図の分割画面４
−２（Ｉ−１），４−２（ｎ−Ｉ），４−２（ｎ−１）
で示すように、端の部分で、分割画像が余分の領域をカ
バーする場合も生ずるが、その場合はその余分な領域の
処理結果を無視するようにすればよい。

ここで、この方法で分割された分割画像群に対して、縦
方向に０，…，Ｊ−１の縦座標を、又、横方向に０，
…，Ｉ−１の横座標を与え、その縦と横の位置に対応す
る座標（０，０），（０，１），…，（Ｊ−１，Ｉ−
１）を割りふるものとする。このようにすると分割画像
４−２（ｋ）のｋの値と、その座標（ｉ，ｊ）のｉ，ｊ
の値との間には（但し記号［］は、ガウス記号を表わす。）なる関係
が成立する。本発明での処理方法は、原則としてこの分
割画面４−２（ｋ）を論理番号ｋをもつプロセツサ３−
２（ｋ）に分担処理させる方法で、プロセツサ群による
並列処理を行なう。その次に、隣接するプロセツサ間で
オーバラツプ分のつき合わせや補充のためのデータの転
送を行なう。これによつて、分割画像の境界部での処理
ができる。

以上の分割法とその第３図の装置での処理を前提に、以
下、本発明におけるプロセツサ間データ転送法と、その
指定法を詳細に説明する。

まず、第３図に示す装置のｎ個のプロセツサ群３−２
（０），…，３−２（ｎ−１）の個々のプロセツサ３−
２（ｋ）に、それぞれの論理番号ｋを入力する。この処
理は、各プロセツサ３−２（ｋ）が制御部３−１からア
ドレスバス３−１１を用いて物理的にアドレスが付され
ているため容易に行うことができる。

次に、各プロセツサにそれぞれ与えられた論理番号ｋを
用いて前述の式(1)，(2)と同様の計算を実行させる。す
なわち論理番号をｋとすると、（但し記号［］は、ガウス記号を表わす。）この求まつたｊ，ｉをプロセツサ３−２（ｋ）内の２つ
のレジスタ３−１３（ｋ），３−１４（ｋ）に格納して
おく。この（ｊ，ｉ）の組をプロセツサ３−２（ｋ）の
座標と呼ぶ。プロセツサ３−２（ｋ）の座標は、前述し
た分割画像４−２（ｋ）の座標と１対１に対応してい
る。そこで、その対応関係で分割画像の処理分担を行
う。この処理の後、リングバス部３−３を用いてプロセ
ツサ間の転送を行なう。この際、座標（ｊ，ｉ）のプロ
セツサ３−２（ｋ）からそれに接続されたリングバスノ
ードレジスタ部３−４（ｋ）にデータを書き込んで、そ
れをノードレジスタ部３−４（ｋ＋）までノードレジ
スタ部個分リングバス上で移動させ、再び、プロセツ
サ３−２（ｋ＋）に取込むとする。そのプロセツサ３
−２（ｋ＋）の中のレジスタ３−１３（ｋ＋），３
−１４（ｋ＋）の値を、それぞれｉ′，ｊ′とする
と、ｋ＋とこのｉ′，ｊ′の間には、(3)，(4)式と同
様の関係、すなわち、が成り立つ。以上の説明によつて座標（ｊ，ｉ）のプロ
セツサから座標（ｊ′，ｉ′）のプロセツサへのデータ
転送が行われたことになる。いいかえれば座標（ｊ，
ｉ）の分割画像４−２（ｋ）内の処理結果が、座標
（ｊ′，ｉ′）を持つ分割画面４−２（ｋ＋）内へ送
られることになる。さて第１図に示した従来方法では、
隣接するプロセツサ間で４方向にデータ転送が可能であ
つた。すなわち、第３図での装置でいえば、座標（ｊ，
ｉ）を持つプロセツサが右方向では座標（ｊ，ｉ＋１）左方向では座標（ｊ，ｉ−１）上方向〃（ｊ−１，ｉ）下方向〃（ｊ＋１，ｉ）とそれぞれデータ転送が行なわれていたことになる。そ
こで次に上述した（ｊ，ｉ）と（ｊ′，ｉ′）の関係を
調べてみる。

いま、(5)，(6)式において＝１とおくと、Ｉ−２ｉ＝０ …(7) のｉについてが成り立つ。この式は、式(7)を満足するｉをもつすべ
てのプロセツサ３−２（ｋ）と３−２（ｋ＋）の間で
成立する。すなわち＝１は、Ｊ×Ｉのプロセツサアレ
イにおいて、式(7)を満足する座標プロセツサの内容を
一斉に、Ｉ方向へ＋１した座標のプロセツサへデータ転
送する場合すなわち右方向シフトに相当する。同様に
＝ＩＪ−１（＝ｎ−１）とおくとＩ−１ｉ１ …(9) なるｉについてｉ′＝ｉ−１，ｊ′＝ｊ …(10) となり、プロセツサアレイにおいて−Ｉ方向へ一斉に１
だけシフトしたことすなわち左方向シフトになる。以下
同様に、＝ＪはＪ方向へ＋１シフト（下方向）＝Ｉ（Ｊ−Ｉ）は−Ｊ方向へ＋１シフト（上方向）したことになる。

以上の説明により、第３図の装置で、第１図のようなプ
ロセツサ間転送が可能であることがわかつた。

このシフト量の制御は、第３図のリングバス制御３−
６で実施される。

第５図を用いて、本発明を実施したリングバス制御３−
６の詳細な動作例を示す。第５図において、５−１は書
換え可能なメモリ又はレジスタであり、ここにシフト量
が記憶される。処理の実行に先立ち、制御部３−１はま
ず、その処理を行なう際のアレイ配列Ｉ，Ｊ定める。こ
れをもとに、Ｉ×Ｊを想定したプロセツサアレイの各方
向シフトに応じたシフト量を計算する。今、Ｉ方向をシフト方向０ −Ｉ方向をシフト方向２Ｊ方向をシフト方向３ −Ｊ方向をシフト方向１とすると、前述の例の場合、シフト方向０，１，２，３
に対応するシフト量は、それぞれ、１，Ｉ（Ｊ−１），ＩＪ−１，Ｊとなる。次に、これらの値から１減じた値を、書換え可
能なメモリ又はレジスタ５−１に書き込む。その際、メ
モリ又はレジスタの番地０にはシフト方向０１には〃１２には〃２３には〃３のシフト量を書き込む。５−２はアドレス、５−３はデ
ータ、５−４は書込みストローブである。この書込みは
アドレス５−２にシフト方向の値、データ５−３にシフ
ト量を設定し書込みストローブ５−４を送ることにより
実行される。

次に、実際にシフトを行なわせる場合は、以下に示す通
りである。まず、実行したいシフト方向をアドレス５−
２にのせる。メモリ、又はレジスタ５−１は、一般には
書込みストローブ５−４を送出しない場合は読出しモー
ドとなるので、メモリ又はレジスタ５−１からは、その
シフト方向に応じたシフト量５−５が出力される。次
に、そのシフト量５−５がシフト開始ストローブ５−６
によりサブ１カウンタ５−７にセツトされる。それと同
時にシフトモードを示すフリツプフロツプ５−８がセツ
トされ、その正論理出力５−９が１になることにより、
シフトクロツク５−１１がＡＮＤ回路５−１０を通つ
て、リングバスシフトクロツク３−８となる。この信号
３−８は、また、サブ１カウンタ５−７のクロツクとも
なり、リングバスシフトクロツク３−８が１発の度にサ
ブカウンタ５−７の内容が１だけ少なくなる。信号５−
１２は、このサブカウンタ５−７のゼロチエツク信号で
あり、サブカウンタ５−７の内容がゼロになつた次のシ
フトクロツク５−１１のタイミングでもつて、シフトモ
ードフリツプフロツプ５−８が、リセツト端子Ｒを使い
リセツトされる。これにより、シフトモードが解除され
リングバスシフトクロツク３−８が終了する。このサブ
カウンタ５−７のゼロチエツク信号５−１２は、制御部
へのシフト終了通信としても利用される。またこの他
に、サブ１カウンタ５−７、シフトモードフリツプフロ
ツプ５−８のクリア用にクリア信号５−１３が制御部か
ら送られてくる。

この回路では、サブカウンタ５−７に設定された値に１
加えた数だけシフトクロツクが発生するので、シフト方
向別シフト量５−５を記憶するレジスタ５−１には、あ
らかじめ１だけ減じた値を設定しておく。以上がリング
バス制御３−６の構成と機能及び動作内容である。

このようにすれば、プロセツサ数ｎを因数分解する２つ
の数のペアであるという条件のもとに、１×ｎ，２×ｎ
／２，…，Ｉ×Ｊ，…，ｎ×１のようにアレイ構造を可
変にしたプロセツサアレイを構成することができる。

ところで、この方法によるシフトには、式(7)，(9)のよ
うな制限があつた。例えば、座標（０，Ｉ−１）のプロ
セツサの内容は、０方向シフトによつて、座標（１，
０）に移つてしまう。そこでこれを防ぐために、０方向
シフトの場合では、横座標がＩ−１のプロセツサは、リ
ングバスノードレジスタ部にあらかじめ定められた境界
値を設定するか、又は、横座標０のプロセツサがリング
バスノードレジスタ部からの内容読出しを止め、自ら境
界値を作り出して処理するなどの処理が必要となる。い
ずれにしろ、各シフト方向に応じて各各のプロセツサ
が、自らの座標が境界に当るか否か判定し、それに応じ
て処理内容を変える必要がある。

しかし、これに関しては、各プロセツサは自らの座標
（ｊ，ｉ）を記憶しているので、容易に実行可能であ
る。以下に示すのがその１つの例である。各プロセツサ
３−２（ｋ）は、次の２つの処理のいずれかを実行する
ようにしておく。

（イ）ノードレジスタ部３−４（ｋ）へデータを送出
し、リングバス３−５上でのシフト終了後ノードレジス
タ部３−４（ｋ）からデータを取込む。

（ロ）ノードレジスタ部３−４（ｋ）へデータを送出す
るもののリングバスからはデータを取込まず、境界値を
自ら設定する。

そこで、まず、自己の記憶する３−１（ｋ），３−１４
（ｋ）の座標内容を参照してあらかじめ判定し各シフト
方向に応じ（イ），（ロ）のどちらを実行するかのテー
ブルを作成しておく。次に、実際にシフト方向が示され
た時、そのテーブルに従つて所定のプログラムを実行す
ればよい。実際に、シフト方向を前述した４方向０，
１，２，３とすれば、方向０では、横座標が０のプロセツサ群が方向１では、縦座標がＪ−１の〃方向２では、横座標がＩ−１の〃方向３では、縦座標が０の〃それぞれ（ロ）のプログラム実行となり、その他の場合
はすべて（イ）のプログラムを実行するようにすれば良
い。なお、リングバスノードレジスタ部３−４（ｋ）へ
のデータ入力は少なくとも２種類、すなわち、プロセツ
サとリングバス上の前段のノードレジスタ部である。

この２種類の場合を例にとつて、ノードレジスタ部の制
御を中心とした機構を第６図に示す。この図は、ノード
レジスタ部３−４（ｋ）を中心としたプロセツサ３−２
（ｋ）、制御部３−１、リングバス制御３−６の関係を
示したものである。

まず、制御部３−１は、制御バス３−９の一部６−１に
処理内容を指定するコマンドを乗せると共に、同じく３
−９の一部ストローブ６−２を起動する。この時、アド
レスバス３−１１には、全プロセツサがこのコマンドを
受付けることを示すアドレスが設定される。この信号群
をプロセツサ３−２（ｋ）が解読し、所定の動作を実行
する。尚、この全プロセツサを稼動させる方法として
は、アドレスバスを使用せず特定の信号線を設ける方法
も考えられる。

次に、指定された動作が終了すると、制御部への信号線
（これも制御バス３−９の一部の状態通知線）６−３を
使つて動作終了を通知する。この状態通知線６−３につ
いては、複数のプロセツサが１本の信号線に接続されて
いるので、そのすべてのプロセツサが全部終了した時に
信号が変化する方式にすればよい。例えば各プロセツサ
出力をオープンコレクタ出力とし動作が終了すると、出
力を１とする方式があげられる。こうすれば、全プロセ
ツサの動作終了時点ではじめて状態通知線が１となりそ
れを制御部３−１が知ることができる。これをうけ、制
御部３−１は再びプロセツサ３−２（ｋ）に対し、必要
情報をノードレジスタ部３−４（ｋ）に出力する旨のコ
マンド情報６−１を転送する。このコマンドにより、全
プロセツサ３−２（ｋ）は各々のノードレジスタ部３−
４（ｋ）にデータを送出する。その際、信号線６−４
（ｋ）をＯＮ状態とし、セレクタ６−５（ｋ）がプロセ
ツサ側入力６−６（ｋ）を選択し、ノードレジスタ６−
７（ｋ）の入力６−８（ｋ）はプロセツサ３−２（ｋ）
側と接続される。それと同時にセレクタ６−９（ｋ）に
より、プロセツサ３−２（ｋ）から出された出力ストロ
ーブ６−１０（ｋ）のパルスがノードレジスタ６−７
（ｋ）に送られ、データ６−６（ｋ）が書込まれる。そ
の後、プロセツサ３−２（ｋ）は信号線６−４（ｋ）を
ＯＦＦとし、ノードレジスタ６−７（ｋ）へのデータ６
−８（ｋ）と入力パルス６−１１（ｋ）をリングバス３
−５（ｋ−１）側に切換える。そして動作を終了した旨
を、前述の方法で制御部３−１に伝える。次に制御部３
−１は、リングバス制御３−６に対し信号３−７を用い
てシフト動作を指示する。この信号線３−７には、第５
図で示した如く、シフト方向５−３、シフト開始ストロ
ーブ５−６、シフトクロツク５−１１等が含まれる。こ
れによつて所定の回数だけのシフトクロツクがリングバ
スシフトクロツク線３−８を通じてノードレジスタ部３
−４（ｋ）に送られる。この動作が終了すると信号線５
−１２を使つて動作終了信号が、制御部３−１へ転送さ
れる。これを受けた制御部３−１は再びプロセツサ３−
２（ｋ）に対してノードレジスタ６−７（ｋ）からのデ
ータ取込みコマンドを発生しそれを受けたプロセツサ３
−２（ｋ）はそのコマンドを実行する。その際、そのコ
マンドがシフト方向を含んだコマンドであるとすれは、
そのシフト方向に応じて、一部のプロセツサはノードレ
ジスタ６−７（ｋ）からのデータ６−１２（ｋ）（３−
５（ｋ）と同じ）を取込まず境界値を設定する処理を行
なう。この処理については前述した２つのプログラムの
一方を実行すればよい。

なお、このプロセツサ間データ転送を連続して行なうに
は、制御部３−１よりプロセツサ３−２（ｋ）へのコマ
ンドとリングバス制御部３−６へのシフト方向指定５−
３を、前者は、ノードレジスタ６−７（ｋ）よりデータ
を取込み、その後所定の処理を実行した上で、次のデー
タを用意しノードレジスタ６−７（ｋ）へ書込む動作ま
でを示すコマンド、後者はあるシフト方向指示、という
ようにそれぞれ固定して設定しておく。その上で、プロ
セツサから制御部３−１への終了通知信号６−３をその
ままリングバス制御３−６へのシフト開始ストローブ信
号５−６へ接続し、また、リングバス制御３−６からの
シフト動作終了信号５−１２をそのまま制御部からプロ
セツサへのストローブ６−２へ接続すればよい。その
際、最初のプロセツサ３−２（ｋ）からノードレジスタ
６−７（ｋ）へデータ出力する処理と、最後にノードレ
ジスタ６−７（ｋ）の内容をプロセツサ３−２（ｋ）に
取込む処理は、上記処理の前後に処理する。また、境界
値を設定すべきプロセツサ３−２（ｋ）は、この間は、
ノードレジスタ６−７（ｋ）からの入力は行なわず、境
界値を設定するモードとすべきことは言うまでもない。

また、この処理中、他のどのプロセツサともデータ転送
を必要としないプロセツサについては、あらかじめ、動
作終了状態を信号６−３に指定したままで、全く別の処
理を実施例させておいてもよい。但し、その際、そのプ
ロセツサにおける処理がリングバスを使つているデータ
転送動作の障害にならないようにしておく必要がある。

また、以上の説明では、第６図上のノードレジスタ部３
−４（ｋ）へのデータ入力６−６（ｋ）、ストローブ入
力６−１０（ｋ）の選択信号６−４（ｋ）をプロセツサ
３−２（ｋ）から出力したが、この制御はリングバス上
のどのノードレジスタ部３−４（ｋ）でも同一でも良い
ので、この信号をリングバス制御３−６から出力する方
法もこの信号としては、例えば、第５図中のシフトモー
ドフリツプフロツプの出力５−９をインバータで反転し
たものを用いれば良い。また、リングバスを双方向にバ
スとしても本発明の適用は同様に実施できる。

〔発明の効果〕

本発明によれば、リング状に接続された複数個の計算手
段を実質的にアレイ状に配置した並列処理装置とみなす
ことができ、さらにそのアレイ配置をプログラムで可変
にできる。これにより画像のような２次元データについ
て、単純な画素単位処理から、距離変換のような複雑な
処理に至るまで、その処理に応じたアレイ配置が構成で
き、処理の高速化を達成することができる。

【図面の簡単な説明】

第１図は公知例としてあげたアレイ型並列処理装置ILLI
AC ＩＶの概略構成図、第２図は第１図の中の１つのプ
ロセツサの中及び周辺回路図、第３図は本発明の実施例
を説明するための装置構成図、第４図は画像データを処
理する場合の画像分割図、第５図は本発明を実施した第
３図の１部リングバス制御説明図、第６図はリングバス
でのデータ転送を説明するための信号線の関係図であ
る。３−１……制御部、３−２……プロセツサ、３−３……
リングバス部、３−４……ノードレジスタ部、３−５…
…リングバス、３−６……リングバス制御、３−８……
リングバスシフトクロツク、５−１……シフト量記憶用
メモリ又はレジスタ。

Claims

【特許請求の範囲】

【請求項１】２次元のデータを行Ｉ個、列Ｊ個のＩ×Ｊ
個に分割処理するために、少なくとも前記Ｉ個及びＪ個
の個数を記憶する第１の記憶手段を備えた制御部と、前記Ｉ×Ｊ個の分割処理のいずれかを分担するプロセッ
サを特定するために、前記制御部から与えられた夫々の
行及び列のアドレスを記憶する第２の記憶手段を備えた
複数のプロセッサと、前記複数のプロセッサに対応して設けられ、分割処理し
たデータを記憶する複数の第３の記憶手段と、前記複数の第３の記憶手段をリング状に接続して、前記
分割処理されたデータの移動を行うリングバスを備え、前記複数のプロセッサは、前記第２の記憶手段に記憶さ
れた夫々の行及び列のアドレスに応じて、前記リングバ
ス上を移動する所定のプロセッサにて分割処理されたデ
ータを前記第３の記憶手段を介して利用するか否か制御
することを特徴とする並列処理装置。