JPS61278961A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、データ処理装置に関し、特に複数の同一構成
の処理要素をピラミッド状、即ち木状および格子状に相
互に結合し、木状結合部を用いたデータ転送を効率的に
行うデータ処理装置に関するものである。

〔従来の技術〕

主に画像処理への適用を目的とした並列データ処理装置
として、第９回に示すピラミッド結合型データ処理装置
が知られている。この処理装置は。

複数の処理要素１を格子状結合と木状結合によって相互
に接続した構成になっている。すなわち。

第９図において、あるひとつの処理要素は、複数の下位
処理要素に接続されて木状結合を構成するとともに、木
状結合の同一レベル内で隣接する他の処理要素と接続さ
れて格子状結合を構成している。このような結合構成の
データ処理装置では。

格子状結合を用いてフィルタリング演算などを。

また、木状結合部を用いて画素値の総和演算などを高速
に実行できる。

このような構成のデータ処理装置で処理の実行制御を行
う方式として、各処理要素１を演算機構・データメモリ
のみで構成し、各処理要素の演算・転送動作を外部の制
御機構からの同一の命令によって制御する方式が、１９
８３年のパ第１０回アニアル・インターナショナル・シ
ンポジウム・オン・コンピュータ・アーキテクチュア″
’（１０ｔｈ　　Ａｎｎｕａｌ　　Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ　　Ｓｙｍｐｏｓｉｕｍ　　ｏｎ　　Ｃｏｍｐ
ｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ）の第３７２〜３
７８頁、ニス・エル・タニモト（Ｓ　、　Ｌ　、　Ｔａ
ｎｉｍｏ七〇）によるア・ピラミダル・アプローチ・ツ
ー・パラレル・プロセシング”（Ａ　Ｐｙｒａｍｉｄａ
ｌ　Ａｐｐｒｏａｃｈ　ｔ。

Ｐ　ａｒａｌｌｅｌ　Ｐ　ｒｏｃｅｓｓｉｎｇ）で知ら
れている。この方式における処理要素の基本的な構成を
第１０図に示す。２０１はデータメモリ、２０２は演算
器、２０３は格子状結合および木状結合によって直接接
続されている他の処理要素からのデータ信号２０４′を
選択するためのセレクタ、２０４は他の直接接続されて
いる処理要素へのデータ信号である。

この方式は、格子状結合部を用いたフィルタリング処理
あるいは、木状結合部を用いた面積計算処理などのよう
に、全てのデータに同一の転送・演算操作を行う処理に
適している。しかし、ある条件を満たす画素データのみ
９例えば格子状結合部での処理によって検出された特徴
点に関するデータを、木状結合部を用いて最上位の処理
要素から外部に読出すような処理は効率的に実行できな
い。例えば第１１図に示したように、下位処理要素１−
１〜１−４の内、１−３のみが特徴点のデータＡを有し
ているような場合、上位処理要素１−０は、どの下位処
理要素が転送すべきデータを有しているかを知って自律
的に転送路を設定することができず、外部からの命令に
よって全ての下位処理要素からデータを取り出す操作を
しなければならない。このため、処理装置全体としては
、全ての処理要素のデータを最上位の処理要素から読出
さなくてはならず、処理時間は大幅に増加する。

〔発明の目的〕

本発明の目的は、上記問題点の解決を図り、必要なデー
タのみを下位処理要素から上位処理要素に転送して木状
結合部における転送処理の効率化を可能とするピラミッ
ド結合型データ処理装置を提供することにある。

〔発明の特徴〕

本発明のピラミッド結合型データ処理装置は、各処理要
素内に、木状結合の上位処理要素に対する転送要求レジ
スタおよび下位処理要素からの転送要求を調停・選択す
る機構を設け、各処理要素が自律的にデータ転送路を設
定することにより。

転送処理の効率化をはかることを特徴とする。

〔発明の実施例〕

第２図に本発明のピラミッド結合型データ処理装置の一
実施例を示す。この図は階層数を３とした場合を示して
いる。すなわち、処理要素１−０が最上位階層、処理要
素１−１〜１−４が第二階層、処理要素１−５〜１−２
０が最下位階層を構成している。２は外部に設けたホス
ト計算機で、命令信号線３によって、全処理要素に同一
の命令を送って演算・転送動作を行う。また、データ転
送路４によって、最上位処理要素１−０から処理結果デ
ータを受は取る。

第１図、第３図は本発明の第１の実施例における処理要
素および上下処理要素間接続の構成例を示す図である。

１−０は上位処理要素、■−１〜１−４は下極処理要素
である。各処理要素内で、２０１はデータを記憶するた
めの読出し・書込みが同時に実行可能なメモリである。

メモリ２０１の出力は、一方は演算器２０２に直接入力
され、もう一方はセレクタ２０３を介して演算器２０２
に入力されるとともに、データ信号２０４として、格子
状結合の隣接する他の処理要素および木状結合の上位・
下位の他の処理要素へ出力される。セレクタ２０３は、
他の処理要素からのデータ信号２０４′および自処理要
素内のメモリ２０１のデータのいずれかひとつを選択す
る。選択動作は、外部制御機構からの命令、あるいは処
理要素内の転送制御機構２０５によって制御され、後者
によって制御を行った場合には、後述する本発明特有の
下位処理要素から上位処理要素への転送動作を行う。２
０６は１ビツトのデータ転送要求レジスタであり、演算
器２０２の演算結果、転送制御回路２０５の出力２０７
、上位処理要素からの転送完了信号２０８のいずれかが
、セレクタ２０９゜２１０を経由して書き込まれる。ま
た、レジスタ２０６の出力は、転送要求信号２１１とし
て上位処理要素へ送られ、メモリの書込み禁止信号（「
１」のとき書込み禁止）およびセレクタ２０９の選択制
御信号として使われる。セレクタ２０９は、レジスタ２
０６の値が「０」のときは信号２０７を、「１」のとき
は信号２０８を選択する。

転送制御回路２０５は下位処理要素からの転送要求信号
２１１′を受は取り、これに基づいて、信号２１２によ
って下位処理要素からのデータ信号のひとつを選択する
ようセレクタ２０３を制御する。また、転送要求レジス
タからの信号２１３に応じて、選択した下位処理要素に
転送完了信号２０８′を送る働きもする。

第４図（ａ）に転送制御回路２０５の一構成例を、第４
図（ｂ）にその真理値表を示す、転送要求信号２１１’
−１〜２１１’　−４のいずれかが「１」のとき、２０
７は「１」となり、下位処理要素からの転送要求がある
ことを示す、信号２１２−１〜２１２−４はセレクタ２
０３への制御信号であり、転送要求信号２１１’−１〜
２１１′・１−一４のいずれかが「１」のとき、その最
も若い番号に対応するもののみが「１」となり、どの下
位処理要素を選択するかを示す。転送完了信号２０８′
−１〜２０８’−４は、レジスタ２０６からの信号２１
３が「０」のとき、選択された下位処理要素に対応する
もののみが「０」となる。第４図（Ｃ）は、転送制御回
路２０５の他の構成例を示す図であって、機能的には第
４図（ａ）と同一であるが、転送要求信号２１１’−１
〜２１１′−４から信号２０７および２１２−１〜２１
２−４までのゲート段数が少ないため動作速度の向上を
図れる。

次に第１図〜第５図を用いて、下位処理要素から上位処
理要素への転送動作を説明する。ここで、第５図は転送
動作の際の、各処理要素内のメモリおよび転送要求レジ
スタの変化を示すための図である。初期状態として、格
子状結合部における特徴点抽出処理などの結果、あるい
は１図に示したよりもさらに下位の処理要素からのデー
タ転送によって、図中の下位処理要素に上位処理要素へ
転送するべきデータが設定された状態を考える。第５図
（ａ）では、処理要素１−１．１−３がデータＡ、Ｂを
有しており、それぞれの転送要求レジスタが「１」にセ
ットされている。また、処理要素１−０．１−２．１−
４は転送すべきデータを持たず、メモリの値は不定（Ｘ
）、転送要求レジスタは「０」である。この状態から、
下位処理要素からのデータを上位処理要素のメモリに書
込む動作と、転送要求レジスタの値を書き換える動作を
繰返して、データ転送を行う。

まず、上位処理要素１−０の転送制御回路は、転送要求
信号がｒｌＪとなっている最も番号の若い下位処理要素
、すなわち１−１を選択し、第５図（ｂ）の太線のよう
に転送路を設定する。処理要素１−０では、転送要求レ
ジスタが「０」であるので、データＡがメモリに書き込
まれる。次に。

転送要求レジスタが書換えられる。第５図（Ｃ）に示す
ように、処理要素１−０では、自分の転送要求レジスタ
が「０」であるので、セレクタ２０９によって信号２０
７が書き込まれる。信号２０７は、下位処理要素１−１
および１−３からの転送要求信号が「１」であるため「
１」になっている、処理要素１−１および１−３では、
転送要求レジスタの値が「１」であるため、セレクタ２
０９は上位処理要素からの転送完了信号２０８を選択す
るが、上位処理要素の転送制御回路が選択したのは１−
１であるので、１−１の転送要求レジスタには「０」が
、１−３の転送要求レジスタには「１」が書き込まれる
。

次に、下位処理要素の内、転送要求レジスタが「１」の
ものは１−３のみになったので、第５図（ｄ）の太線の
ように転・送路が設定される。しかし、このときには、
処理要素１−０の転送要求レジスタが「１」であるため
、データＢは処理要素１−０のメモリには書込れない。

すなわち、データＡがさらに上位の処理要素に転送され
、処理要素１−０の転送要求レジスタがｒＯＪになるま
で、データＢは特さたれる。転送動作を何回か繰返した
後、データＡがさらに上位の処理要素に転送されると、
第５図（ｅ）のように処理要素１−０の転送要求レジス
タは「０」になり、第５図（ｆ）のようにデータＢが処
理要素１−３から１−〇に転送される。

以上に述べたように、本実施例によれば、処理要素自身
の転送要求によって、必要なデータのみが上位処理要素
に転送されるため処理時間を大幅に短縮することができ
る。

第６図乃至第８図は本発明の第２の実施例を示す。

本発明の第２の実施例はピラミッド結合型データ処理装
置において、下位処理要素のデータ転送要求によって、
上位の処理要素にデータを転送する処理をさらに高速に
行うためのものである。第６図、第７図は本発明の第２
の実施例における処理要素および上下処理要素間接続の
構成例を示す図である６１−〇は上位処理要素、１−１
〜１〜４は下位処理要素である。処理要素内の構成は、
第１図に示した第１の実施例とは、ＯＲゲート２１４お
よびＡＮＤゲート２１５が追加された以外は同一で、転
送制御回路２０５も第３図に示したものと同じ回路構成
である。ＯＲゲート２１４には、転送制御回路２０５の
出力２０７と上位処理要素からの転送完了信号２０８が
入力され、出力はセレクタ２０９，２１０を通して転送
要求レジスタ２０６に送られる。ＡＮＤゲート２１５に
は、転送要求レジスタ２０６の出力と上位処理要素から
の転送完了信号２０８が入力され、出力は転送制御回路
２０５へ送られるとともに、メモリ２０１の書込み禁止
信号（「１」のとき書込み禁止）としても用いられる。

次に第６図〜第８図を用いて、下位処理要素から上位処
理要素への転送動作を説明する。ここで、第８図は転送
動作の際の、各処理要素内のメモリおよび転送要求レジ
スタの変化を示すための図である。初期状態として、格
子状結合部における特徴点抽出処理などの結果、あるい
は１図に示したよりもさらに下位の処理要素からのデー
タ転送によって１図中の下位処理要素に上位処理要素へ
転送すべきデータが設定された状態を考える。第８図（
ａ）では、処理要素１−１．１−３がデータＡ、Ｂを有
しており、それぞれの転送要求レジスタが「１」にセッ
トされている。また、処理要素１−０．１−２．１−４
は転送すべきデータを持たず、メモリの値は不定（Ｘ）
、転送要求レジスタは「０」である。この状態から、下
位処理要素からのデータを上位処理要素のメモリに書込
む動作と、転送要求レジスタの値を書き換える動作を繰
返してデータ転送を行う。

まず、上位処理要素１−０の転送制御回路は。

転送要求信号がｒｌＪとなっている最も番号の若い下位
処理要素、すなわち１−１を選択し、第８図（ｂ）の太
線のように転送路を設定する。処理要素１−Ｏでは、転
送要求レジスタが「０」であるので、データＡがメモリ
に書き込まれる。次に。

転送要求レジスタが書換えられる。第８図（ｅ）に示す
ように、処理要素１−０では、自分の転送要求レジスタ
が「０」であるので、セレクタ２０９によって信号２０
７が書き込まれる。信号２０７は、下位処理要素１−１
および１−３からの転送要求信号が「１」であるため「
１」になっている。処理要素１−１および１−３では、
転送要求レジスタの値が「１」であるため、セレクタ２
０９は上位処理要素からのＯＲゲート２１２の出力を選
択するが、上位処理要素の転送制御回路が選択したのは
１−１であるので、１−１の転送要求レジスタには「０
」が、１−３の転送要求レジスタには「１」が書き込ま
れる（さらに下位の処理要素からの転送要求はなく、信
号２０７は「０」であるものとする）。

次に、下位処理要素の内、転送要求レジスタが「１」の
ものは１−３のみになったので、第８図（ｄ）の太線の
ように転送路が設定される。このとき、処理要素１−０
の転送要求レジスタはｒＮであるが、もし、１−０のさ
らに上位の処理要素からの転送完了信号が「０」であれ
ば、１−０内のＡＮＤゲート２１５の出力が「０」とな
って１−０のメモリへの書込みが許可され、データＡが
さらに上位の処理要素へ転送されると同時に、データＢ
が処理要素１−０に転送される。

以上に述べたように１本実施例によれば、処理要素自身
の転送要求によって、下位処理要素から上位処理要素へ
のデータ転送が連続的に行われるため、実施例１によっ
て短縮された処理時間をさらに半分に短縮することがで
きる。

なお１以上の第１および第２の実施例においては、−回
の転送動作においてひとつのデータのみが転送される場
合を例として説明したが、メモリ２０１の読出し・書込
みアドレスを変化させながら下位処理要素のデータを上
位処理要素のメモリに書込む動作を行い、これを所定の
回数繰返した後、転送要求レジスタの値を書き換えれば
、−回の転送動作で複数のデータを転送することができ
る。

また、実施例においては、下位処理要素のデータを上位
処理要素のメモリに書込む動作の後に。

データ転送完了信号によって転送要求レジスタの値を書
き換える方式を例として示したが、下位処理要素からの
データ転送要求によって調停・選択を行って、選択され
た下位処理要素に対してデータ転送要求を受は付けたこ
とを通知し、その後に、選択された下位処理要素から上
位処理要素にデータを転送するように実施することも容
易に可能である。

（Ｊ？！明の効果〕 以上説明したように１本発明によれば、各処理要素が、
下位処理要素のデータ転送要求に基づいて自律的にデー
タ転送路を設定するため、木状結合部において必要なデ
ータのみを転送することが可能となる。従って、ある条
件を満たすデータのみを上位処理要素に転送する処理を
効率的に実行することができる。

【図面の簡単な説明】

第１図は本発明の処理要素の第１の実施例を示す図、第
２図は本発明の一実施例を示すブロック図、第３図は第
１図の処理要素間の接続を示す図、第４図（ａ）は第１
図の転送制御回路の具体例を示す図、第４図（ｂ）は第
４図（ａ）の回路の真理値表を示す図、第４図（Ｃ）は
転送制御回路の他の構成例を示す図、第５図（ａ）〜（
ｆ）は第■の実施例によるデータ転送動作を説明する図
。 第６図は本発明の処理要素の第２図の実施例を示す図、
第７図は第６図の処理要素間の接続を示す図、第８図（
ａ）〜（ｄ）は第２の実施例によるデータ転送動作を説
明する図、第９図はピラミッド結合型データ処理装置の
構成を示す図、第１Ｏ図は従来の処理要素を示す図、第
１１図は第１０、図の処理要素間の接続を示す図である
。 ■・・・処理要素、　２・・・ホスト計算機、３・・・
命令信号線、　４・・・最上位処理要素からホスト計算
機へのデータ信号線、 ２０１・・・データメモリ、　２０２・・・演算器、２
０３・・・データ信号セレクタ、 ２０４・・・他の処理要素へのデータ信号、２０４′・
・・他の処理要素からのデータ信号、２０５・・・転送
制御回路、　２０６・・・転送要求レジスタ、　２０７
・・・下位処理要素からの転送要求信号２１１′のＯＲ
をとった信号、 ２０８・・・上位処理要素からの転送完了信号、２０８
′・・・下位処理要素への転送完了信号、２０９．２１
０・・・セレクタ、 ２１１・・・上位処理要素への転送完了信号、２１１′
・・・下位処理要素からの転送要求信号。 ２１２・・・セレクタ２０４の制御信号、２１３・・・
転送要求レジスタ２０６あるいはＡＮＤゲート２１５か
ら転送制御回路２０６への信号、　　２１４−ＯＲゲー
ト、　　２１５−ＡＮＤゲート。 第　　１　　図 −ＨＬＡ　　　千裡凌う 第　　２　　図 第　　４　　図　　（ａ） 第　　４　　図　　（Ｃ） 第　　５　　図　　（２） 第　　５　　図　（ｂ〕 第　　５　　図　（Ｃン 第　　　　　５　　　　　　図　　　　　（ｄ〕第　　
５　　図　　（ｅ） 第　　　　５　　　　　図　　　（ｆン第　　６　　図 第　　８　　図　　（ρン 第　　８　　図　　（ｂ） １−Ｊ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　Ｉ−４第　　８　　図　　　（り 第　　８　　図　　（ｄ） 第　１０　図 第　　１１　　図

Claims (1)

【特許請求の範囲】
1. （１）同一構成の処理要素を複数個階層的に配置し、階
   層間においてはひとつの上位処理要素に複数の下位処理
   要素を接続して木状結合を構成し、階層内においては二
   次元格子状で隣接する処理要素同志を接続して格子状結
   合を構成し、外部から全処理要素に同一の命令を与えて
   演算・転送を制御するデータ処理装置において、各処理
   要素は、下位処理要素から上位処理要素へのデータ転送
   路を自律的に設定する手段を有することを特徴とするデ
   ータ処理装置。