JPS62119675A - 内部セル制御及び処理を伴うアレイ再構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はセルアレイプロセッサ内の同様の処理要素の
方形アレイの処理の制御、特にこのような処理要素のア
レイと単一命令多重データ（ＳＩＭＤ）プロセッサ内の
処理要素の制御に関する。

［従来技術及びその問題点コ セルアレイプロセッサはよく知られておシ、比較的簡単
なプロセッサのアレイはプロセッサ内の各セルが隣接す
る最も近いセルにのみ結合している。このような装置は
多くの企業で製造され、市販されている。従来のプロセ
ッサは一回に１つのデータ項目づつ順次連続的に動作す
るが、セルアレイプロセッサでは単一命令型の制御の下
で一度に多くのデータ対象物に動作する。

プロセッサが有効であるためにはデータ対象物がどんな
個々の命令にも同一でなければならないため、これらデ
ータ対象物に同時に動作するために同一の一連の命令を
用いることは効果的である。

この種類のプロセッサは単一命令多重データ（ＳＩＭＤ
）プロセッサとして知られている。セルアレイ７ｓ′ａ
セツサは、Ｍ個の列及びＮ個の行から成るマトリックス
に配列されているセルの方形アレイを構成要素としても
よい。

これらのセルコンピュータは同一の命令に同時に従い、
コンピュータの各々はコンピュータ自体のデータに動作
することができる。現在知られているセルは隣接するセ
ルと４方向に連絡し、又外部のデータ入力及び出力レジ
スタと連絡しょシ遠隔のコミ・ユ＃ケーションを形成し
ている。

このようなコンピュータの実質的な効果は、エネーブル
されると同一の演算あるいは論理操作における異なるデ
ータ項目に同時に操作を行う１セツトのコンピュータの
効果である。

［発明の解決すべき問題点］ 本発明の目的は上記のようなプロセッサセルの方形アレ
イ内の処理を制御することにある。単一命令多重データ
゛構成あるいはＳＩＭＤ構成内にるるこのような処理要
素のアレイでは、幾つかのプロセッサは与えられた命令
に従い他のプロセッサはその命令には従わ、ないように
する技術が必要である。

特にこの場合命令に従わないプロセッサはアイドル状態
になっていることが重要である。アイドル状態において
はこれらプロセッサはその状態を変えることはない。例
えば１つのプロセッサが、正確に同じ時に動作する１６
の要素から成シ、データのベクトルに動作すると仮定し
よう。絶対値操作、次に負の値の操作を実行しようとす
る時は、プロセッサはデータの補数をとらなければなら
ない。値が正の場合は残す必要がある。従ってプロセッ
サの幾つかは上記のように命令、２進数の補数に従わせ
、他のプロセッサはアイドル状態にさせる手段が必要で
ある。

後に説明するように本発明の主な目的は、プロセッサが
命令に従ったシあるいは従わなかったシするような手段
を処理要素のアレイに組み込み、又試験状態の複雑な流
れを十分に評価することができるようにすることにある
。これは処理制御部がアレイの外にあるか、あるいはセ
ルごとに単一制御ビットが設けられているだけの従来の
プロセッサとは異なる。アレイ内に一体に設けられ又多
重ビットであれば、アレイ全体のコミュニケーションは
最小化され、多重試験状態が処理され、アレイは任意に
限定されたサブセクションで動作することができるため
、プロセッサの性能は改良される。本発明の特徴を、従
来のプロセッサに課される幾つかの拘束と、与えられた
演算あるいは論理動作にどのセルが動作するかを決める
際に従来のプロセッサに用いられている方法と対比して
。

後に詳細に説明する。

［問題点解決のための手段］ この発明は１Ｍ個の列及びＮ個の行でマトリックスに配
列される複数のプロセッサセルを備えた型のプロセッサ
アレイに関し、プロセッサセルの各々は垂直及び水平方
向の隣接するセルに結合してアレイを形成し、このアレ
イはコントローラに結合してコントローラから命令を受
け取シ又データ及び命令を記憶するためのプログラムメ
モリに結合しておシ、コントローラはさらにアレイ内の
セルに結合されたメモリにアクセスするためのアドレス
ジェネレータに結合し、アレイ内のセルはこのセルによ
って受け取られたデータ及び命令に従って動作状態かあ
るいはアイドル状態を表示する構成のプロセッサアレイ
を改善したものである。

この発明のプロセッサアレイは前記コントローラからデ
ータを受け取るための複数の入力ポート及び１つの出力
ポートを有する演算論理手段を具備し、論理手段には前
記出力ポートに結合しコントローラから前記動作状態を
表示する与えられたビット状態を示すあらかじめ決めら
れた命令を受け取るよ？）Ｋコント１−−ルレソスタが
備えられ、それによって前記与えられたビット状態は検
出されず、前記セルはアイドル状態に維持される。又論
理手段に備えられた手段は前記セルの動作状態を示す前
記与えられたビット状態を検出するように動作する。

［実施例］ まず従来の並列プロセッサについて説明する。

第１図かられかるように、コントローラ１５は垂直マス
ク１２、水平マスク１ノ及びアドレスジェネレータ１４
を通してプロセッサアレイ１０と連絡している。アレイ
１３は同様の処理要素が方形に集まったものから成る。

簡略化のために各処理要素は１ビツトセルとするが、こ
れは必ずしも必要なわけではない。

プロセスアレイの各セルは、第１図において斜視図とし
て見た場合にプロセッサアレイの後方に示されているメ
モリと関連している。プロセッサアレイを部分的にオン
に切換え、それによって与えられた数のセルを活性化さ
せるために、オンにされるべき列に相当する垂直マスク
ビットと選択すべき行に相当する水平マスクビットを真
にセットしなければならない。そして真になりている垂
直マスクと水来マスクが交差するところでプロセッサア
レイの与えられたセルが活性化する。この交差状態ある
いはセル内部への試験結果をセル内部への単一ビット状
態レソスタへ伝達することもある。

この動作によってセルはアイドル状態となシ、アレイの
使用が非能率的になシ、そのためにセルの選択工程に多
くの時間を要する。又パスカルのような高度言語に見ら
れるような複雑なシーケンス操作を行おうとする場合に
は別の問題が生じる。

一連の入れ子式のＩ　Ｆ　−ＴＨＦＪＮＨＦ−トメント
を実行すると仮定しよう。第２図には操作を実行するた
めに１番目のプロセッサを満足させる状態のシーケンス
が示されている。特に操作の集合はそれ自体プロセッサ
を部分集合とする別の操作に追従しても良い。さらに部
分集合化のレベル数は実行時のみにわかることであり、
コンツマイル時にはわからない。それ故通常の方法で第
１図のアレイを分割することは非常に困難である。

第２図に従って上記過程を導入する際にはアレイ全体が
動作状態となる。例えばベクトルプロセッサにおいてＩ
の総ての値が同時に実行される場合は、１つのアレイが
１６のプロセッサを備えているため、各々のプロセッサ
はｉの値の内の１つを処理する。ブロックＡでは状態が
真である（ＡｌがＢｉよシ小さい）場合の与１番目のプ
ロセッサが動作する。そのとき活性状態のプロセッサの
ブロックＢでは、ＣｔがＤｌと等しい場合のみ活性プロ
セッサが活性状態を維持する。

従ってブロックＢは初めの２つの条件を満たすプロセッ
サによってのみ実行される。ブロックＢから離れ、ブロ
ックＢのコードは実行せずにブロックＡの条件を満たす
ようなプロセッサが実行する。すなわち試験Ｃｉはブロ
ックＢ内の１番目のプロセッサに対して真であったＤｉ
に等しく補充される。

これはＩｉ：ＬＳＦ機能であシ、ＥＬＳＫ手段が補充し
ブロックＣ内で実行される。従ってブロックＡはＡｉが
Ｂｉよ）小さいことを満たす総てのプロセッサによって
実行される。ブロックＢは、第１の条件を満たし又条件
ＣｔがＤｉと等しいことを満たすプロセッサによって実
行される。従って基本的には部分的条件を取シ、ブロッ
クＢのような第１の段階で不活性化したプロセッサの白
焼つかはブロックＣＶｃおいて動作を開始するにもかか
わらず、プロセッサの初めの幾つかは残シ、さらに多く
のプロセッサは不活性化する。ＥＬＳＥ条件はＣ１がＤ
Ｉと等しいということを再試験する必要はなく、試験結
果の補充のみが必要であることを注意しなければならな
い。

いずれにしてもこのサブセツティングは原則として無制
限に進行する。試験は無制限にあシ、その各々はさらに
別のサブセットを取る。さらにコンパイル時には、入れ
子式のＩ　Ｆ　−ＴＨ器Ｅｌ、８１１：ステートメント
の収集を有する工程が第１の工程によつて呼ばれるかあ
るいはアクセスされる別の工程から分離してコンパイル
時れるという簡単な理由にどのくらいの数のレベルがあ
るかはわからない。

従って本発明の目的は所定の一行に無制限に動作可能な
多数のプロセッサが入るような余地を認め、さらにこの
多数のプロセッサが、前記のような試験の数がコンパイ
ル時には分からず動作時にのみわかるような非常に複雑
な条件のセットに応答するようにすることである。

第３図には本発明に従った内部マスクを具備するアレイ
プロセッサが示されている。第３図には従来の並列プロ
セッサの一部である水平マスク及び垂直マスクレジスタ
が示されていないことがすぐに注目される。

第３図に示されたアレイ２０はＭＸＮの方形マトリック
スに配列されている複数のプロセッサから構成されてい
る。このようなＭＸＮマトリックスは典型的なものであ
るが必ずしも必要ではない。

プロセッサアレイ２０はプログラムメモリ２２によって
与えられる関連記憶を保持するコントロ→２１によって
アクセスされる。アドレスジェネレータ２４には２つの
出力があシ、１つは最下位ビットとして指定され、もう
１つは最上位ビットとして指定されている。最下位ビッ
ト出力はアレイ２０に、又最上位ビットはデコーダ２３
に方向づけられている。

後に説明するようにデコーダ２３には多重出力があシ、
プロセッサアレイ内のいろいろな行を選択するように動
作する。プロセッサアレイ内の各セルは、セルが評価す
るデータに依存し又コントローラ２１によって出される
命令に従って、それ自体をオン／オフする。さらに動作
を実行するためにプロセッサによって満たされるべき条
件の数は、前述の例のように２つの条件、すなわち水平
及び垂直条件があるのとは異なジ原則的に限界がない。

又後に説明するように、満たされるべき多数の条件はコ
ンパイル時に知られている必要はなく、動作時に分かれ
ば良い。プログラムメモリ２２、コントローラ２１及び
アドレスジェネレータ゛２４は従来の構成であり当該分
野において良く知られている。

基本的にはプログラムメモリ２２はＲＡＭ　（ランダム
アクセスメモリ）の集成である。コントローラ２１は命
令取シ出し及び実行論理を行い１通常特定のプロセッサ
アレイに実行される命令セットに応答するマイクロプロ
グラムシーケンサを備えている。コントローラ２ノのよ
うなこのようなコントローラは当該分野で良く仰られて
いる。

アドレスジェネレータ２４は通常コントローラによって
ロードされ命令に応答するカウンタあるいはレジスタで
あシ、このアドレスジェネレータによって特定のメモリ
位置がプロセッサアレイ全体によってアクセスされる。

第４図には典型的なプロセッサセルが示されている。第
３図に示されたプロセッサアレイはこのプロセッサセル
が集まって構成されている。簡略化のために、−行につ
き２つの１６ピツトプロセツサセルがあシこのような行
が３２あるような第３図に示されたプロセッサのマトリ
ックスを仮定しよう。このようなプロセッサアレイは、
例えば３２ピツトのプロセッサアレイを３２具備してい
る。第４図によればプロセッサセルの計算部はマルチポ
ー）　ＲＡＭ　３０から成シ、このＲＡＭ　３０から２
つのロケーションＡとＢが、読み取少アドレス及び読み
取シ／書き込みアドレス（この場合書き込みのロケーシ
ョンが読み成力／書き込みアドレスである）によって選
択されると同時に読み取られる。ＡとＢによって指定さ
れたマルチポートＲＡＭ　３０の出力は演算論理ユニッ
ト１、すなわちＡＬＵ　３１に進む。ＡＬＵ　３１及び
マルチポートＲＡＭ３０は従来の構成から成シ、このよ
うな装置は先行技術にすでに存在する。アドバンストマ
イクロデバイス社によって製造された４ビットスライス
チップ第２９０３号がこの典型的な例である。

セルの制御は読み取シアドレス及び読み取シ／書き込み
アドレスという命令の形となって行われる。この命令は
すべて第３図に示されたコントローラ２ノから出る。第
４図から分かるように。

ＡＬＵの出力はバッファ３２に向けられる。バッファ３
２の出力の１つはマルチプレクサ３３に結合しておシ、
ＡＬＵ　Ｊ　Ｊの別の出力も又マルチプレクサ３３の別
の入力に結合している。マルチプレクサ３３の出力はシ
ステムクロックを受け取るステータスレジスタ３４に導
かれている。ステータスレジスタ３４の出力はバッファ
３５に導かれ、このバッファ３５の出力はマルチポー）
　ＲＡＭ　３０のＣ入力に結合されている。

ステータスレジスタ３４は又スｆ　−タスＰＬＡ４２と
インター２エイスしている。ＰＬＡ　４２はグロダラム
可能な論理アレイであり、後に続いて説明する。マルチ
ポー）　ＲＡＭ　ｓ　ｏとステータスレソスタ３４の状
態はＲＡＭの書き込みエネーブルが真である場合にのみ
変化することもできる。ステータスレジスタ３４にはＡ
ＬＵ　３１からの４つの出力、キャリイ（Ｃ）、ネガテ
ィブ（Ｎ）、ゼロ（Ｚ）及びオーバフロー（０）が含ま
れている。又ステータスレジスタ３４はこの４つの信号
の従来の定義に従っている。

本発明の目的はＲＡＭの書き込みエネーブル信号を各プ
ロセッサセルの範囲内で制御することである。まずＲＡ
Ｍの書き込みエネーブルが真であると仮定しよう。この
場合ＡＤＤのような命令に２つのロケーションがマルチ
ポー）　ＲＡＭ　３０１１ｃアドレスされる。ＡＬＵ　
Ｊ　１は演算数を加算しその結果をマルチポートＲＡＭ
３０に戻す。ステータスレジスタ３４はＡＤＤの結果の
キャリー、ネガティブ、オーバーフロー及びゼロ条件に
従って更新される。

ここでマトリックスすなわちアレイ内のプロセッサセル
の幾つかはＡＤＤを実行するようになってお夛又幾つか
は実行しないようになっていると仮定する。ＲＡＭの書
き込みエネーブル信号は特に関係が深い。第１にプロセ
ッサが初期化されると、フントロールレジスタ４ｏをす
べてｌにセットするために十分な数の命令が命令ＰＬＡ
に出されなければならない。特にコントロールレジスタ
４ｏの状態をＰＯＰにするために命令が実行されなけれ
ばならない。ＰＯＰ命令を各々だす仁とにょシコントロ
ールレジスタ４ｏは右にシフトされ、最上位ピッ）　（
ｍｓｂ　）には１つ入る。第４図から分かるようにコン
トロールレジスタ４ｏに導かれているＰＯＰ入力がある
。重要なことではないが、コントロールレジスタ４ｏの
出力数ｍを８と仮定する。

コントロールレジスタ４ｏがすべてビットで満たされて
いる、すなわち８つの出方がある場合、コントロールレ
ジスタ４ｏの出力を監視するＡＮＤ　ｆ−ト４１はすべ
ての１を入力されＲＡＭ　＄き込みエネーブルは真とな
る。

従って後続のすべての命令はコントロールレジスタ４０
が変わるまでマルチポー）　ＲＡＭ　３　ｏの負荷及び
ステータスレジスタ３４の負荷に結果となって表れる。

前に述べた例に従って絶対値操作を行いたい場合を考え
てみよう。この場合はネがテイプなデータを補充しボッ
チイブにセットするためにこのデータのみが操作されな
ければならない。

ロケーションはマルチポートＲＡＭ　３０から読み取ら
れ変更されずに戻されるため、ステータスレジスタ３４
はデータの符号に伴ってロート°される。

次の命令ではＡＬＵ　３１がある操作、試験の状態に依
存しない操作を実行するように命令され、ステータスＰ
ＬＡ　４２は、ステータスレジスタ３４の状態によって
先行データがボッチイブかあるいはネガティブかが指示
される条件を選択するように命令される。この簡単な例
では符号ビットのみを質問する必要がある。

従っテコントロールレジスタ４００Å力には符号ビット
が現れ、ＰＵＳＨ信号が真にセットされる。

この時コントロールレジスタ４θは左にシフトし、符号
ビットはレソスタの最下位ビット（ｌｓｂ　）に入る。

データがネガティブであったならば符号ビットは真であ
シコントロールレジスタ４０にはまだビットが入ってい
る。データがボッチイブで多ったならば符号ビットはゼ
ロとなりコントロールレジスタ４０には今度はゼロが入
る。この場合はデータがネガティブであるからコントロ
ールレジスタ４０にはまだビットが入っておシ、ＲＡＭ
書き込みエネーブルはゲート４１によって指示されるよ
うに真のｔまである。

例えばデータが補充され、結果がマルチポートＲＡＭ　
３０に書き込まれるためセルは処理を継続することにな
る。データがポジティブならばコントロールレジスタ４
０はゼロを含む。効、ＭＩ’＆込みエネーブルは偽とな
シ、データがマルチボーＨＲＡＭ８ニノー〇、あるいは
ステータスレジスタ３４にはロードされることはない。

従って操作のシーケンスは、データがネガティブの場合
を実行するのに必要であるように実行される。データが
一ジテイブの場合のプロセッサにおいてはマルチポート
ＢＡＭ３０あるいはステータスレジスタ３４の状態には
変化は生じない。

別の試験が実行されるとステータスＰＬＡ　４２はステ
ータスレジスタ３４のビットの状態を評価し、結果は再
びコントロールレジスタ４ｏにデータをクロックするＰ
ＵＳＨ命令に従ってコントロールレジスタ４０の右シリ
アル入力にロードされる。例えば結果がゼロよシも大き
いか等しいかあるいは小さいかに対立してゼロより大き
かったかどうかを知ることに関係することもある。

この場合第２のビットがコントロールレジスタ４０にロ
ードサレ、コントロールレジスタ４ｏのすべてのビット
がそのまま真であシさえすればセルもそのままエネーブ
ルされる。もはや操作の結果が関係無い時は、ＰＯＰ命
令を実行すること罠よシビットはコントロールレジスタ
４ｏから除去される。ＰＯＰ命令はコントロールレジス
タ４０ｆ−ビツト右にシフトし、左連続入力に一ビット
入る。

Ｍ時にコントロールレジスタ４ｏからシフトされたビッ
トは単一ビットフリップフロップ４３に入る。

次にこのビットの補数をコントロールレジスタ４０の右
シリアル入力に戻す状態となる。これによシ前に概略し
たようにＩ　Ｆ　−ＴＩＥＮ　ＥＬ・ｓＥ、構造の２６
一 ＥＬＳＥ特性が実行される。従ってＩ　Ｆａが真ならば
操作のシーケンスを実行し、ＫＬＳＥ　（そうでない）
ならば操作の別のシーケンスを実行するという形式を十
分に実施することができる。ＥＬＳＥはこの特別の試験
の結果を補充する。

書き込みエネーブル機構の別の特性は、この機構が多数
のプロセッサの内の１つを選択するように用いられ、そ
のために垂直パスを通してコントローラにコミュニケー
トすることである。第３図に見られるようＫ、垂直パス
は二方向伝達パスによってコントローラに結合している
。

垂直ハスは、データを同時にプロセッサセルノ集合に伝
達するためにコントローラ２１Ｖｃよって用いられるこ
とに注目したい。垂直パスはデータを、薔き込みエネー
ブルラインが真であるプロセッサセルに伝達する。反対
にコントローラ２１がプロセッサセルからのデータを読
み取るには、単一バスを伝達する多数のセルがあるため
に、その中の１つのプロセッサセルのみがエネーブルに
なる。従ってコントロールレジスタ４０をロードさせる
操作のシーケンスを実行することができ、操作のセット
は単一プロセッサセルを認めるという仮定の下で読み取
りがプロセッサセルから行われ、書き込みエネーブルラ
インが真であるプロセッサセルのみから読み取りが行わ
れる。このためＡＬＵ３ノの出力から垂直パスまでの駆
動部３２は２つの条件が満たされる場合のみエネーブル
になる。

第１に命令ＰＬＡから来る書き込み垂直パスラインが真
であシ、ＲＡＭ書き込みエネーブルも又真であるという
条件である。従って書き込み垂直パスを真にセットしマ
ルチポー）　ＲＡＭ　ｓ　ｏからの所望のデータを読み
取るような命令を実行する。ステータスレジスタ３４を
実行するのに従来の４ビット並列ロードシフトレソスタ
３４が用いられ、ロードラインが真であシクロツク入力
があるならばローディングが行われる。この場合レジス
タの入力のデータはその出力に伝達される。

コントロールレジスタ４０は従来のようにクロックされ
て左にシフトし、右にシフトし、ＰＯＰと名付けられた
信号が真ならは右にシフトし、ＰＵＳＨと名付けられた
信号が真ならば左にシフトするシフトレジスタを並列人
力／並列出力する。又コントロールレジスタ４０にはデ
ータを左に入れる左連続入力と、データを右から入れる
右連続入力がある。

コントロールレジスタ４０にはＬＯＡＤによって制御さ
れる並列入力があシ、オーバーフローあるいはアンダー
フローの中断の後のレジスタの状態を回復させる。ＰＵ
ＳＨ、ＰＯＰ　、　ＬＯＡＤのいずれの入力も真でない
場合は、レジスタ４０の状態は変化しない。一般化され
たブロックダイヤグラムの形式で示された命令ＰＬＡは
従来の構成のものであシ特定のプロセッサ用に設計され
る。ＡＤＤ　、５ＵＢＴＲＡＣＴ。

ＡＮＤ、ＯＲのような典型的な命令は、レジスタ４０ｔ
−制御する、すなわちステータスＰＬＡ　４２に進行す
る条件を選択し、またＰＵＳＨ及びｐｏｐ機能を制御す
るオペレータや、メモリに読み取シあるいは書き込みを
し又は垂直パスに読み取シ及び書き込みをするデータ移
動オペレータおよびＡＬＵ　３１によって実行される。

（ト 同様にステータスＰＬＡ　４２は従来の構成のものであ
シ、ステータスレジスタの状態の１６のセットが他の中
で、ポソテブかあるいはネガティブ、ゼロよシ大きいか
小さいかあるいは等しいかを検出するために用いられる
。これらの状態を検出することによシ、１ビツトの出力
が真にセットされ、コントロールレジスタ４０への右シ
リアル入力として用いられる。コントローラ２）も又レ
ジスタ４００オーバーフローあるいはアンダーフローの
状態を検出するために、セルのレジスタ４０にロードさ
れたビットの数をカウントするように維持される。

例えばもしコントローラレジスタ４０に８つのビットが
６Ｄ、プログラムによシ９番目のビットを入れようとす
るならば、コントローラ２１内のカウンタが記憶される
ビット数が過剰であるといつｘ　５−　ｆ指示し、プロ
グラムによシ、制御を打ち切シューデーに戻すかあるい
は各セル内のコントロールレジスタ４０の状態を保チ、
又しソスタ４０のすべてのビットの論理ＡＮＤをレジス
タの単−ビットに書き込み戻し、一方他のビットを１に
初期化することができる。

十分な数のビットがポツプ（ｐｏｐ　）されると、コン
トロールレジスタのこの初期状態に戻されることが出来
る。コントロールレジスタ４０内のどの特定のビットに
対しても試験条件の特別の割シ当てがないことを認識す
ることは重要である。これはレジスタ４０内のどのビッ
トも同じように処理されるため事実である。そのため各
試験によシレゾスタ内に別々のビットが置かれるような
スタックの組織がある。従ってどのようなレベルで試験
を実行するかを仰る必要はない。これはコン・母イル時
よシも動作時に簡単に決めることができる。

すべてのセル内のコントロールレジスタ４０が同時に又
実際はコントロールレジスタによって決定されるＲＡＭ
書き込みエネーブルの状態に関係無（ＰＵＳＨあるいは
ｐｏｐすることも重要である。たとえこのために無効の
データを不活性のセルのコントロールレジスタに押すこ
ととなっても、重要なコトはコントロールレジスタに書
き込まれる纂１のゼロは十分にこのセルを不活性化し、
この場合実際に続くビットはこれらの不活性セル内では
実際には考慮する必要がない。

すべてのコントロールレジスタを同時Ｋ　ＰＵＳＨ及び
ＰＯＰすることによシ、異なるセル内のコントロールレ
ジスタに異なる数のビットを書き込み、コントロールレ
ジスタがその現在の状態に基づいてブツシュ（ＰＵＳＨ
）されるかあるいはポツプされるかを決める特定の場合
を持つことは困難ではない。

簡単に言えば、すべてのレジスタがその状態に関係なく
同時にプツシ−あるいはポツプし、そのために構成が非
常に簡単になるということである。

サラニコントロールレジスタ４０はすべてのデータに関
して保持され続いて回復され、そのためにプロセッサア
レイはタスクを交換するように作られ、レジスタ４０の
状態はプロセッサの状態の一部として限定され、タスク
が止められる時は保持され又タスクが再開する時は回復
されることができる◎ 第３図に示されたコントローラ２ノがその選択の１つあ
るいはそれ以上の行とコミュニケートするようにするた
めに、セル内のＲＡＭ書き込みエネーブルが真とコミュ
ニケートするように選択し又ＲＡＭ書き込みエネーブル
が他のセル内で偽となるようにする必要がある。このＲ
ＡＭ書き込みエネーブルは実質的にはゲート４１から出
るプロセッサ活性信号である。そのためこの信号が真で
あるところにどのように条件のセットが起こるかが問題
である。基本的には第３図に示されたプロセッサアレイ
２０がどのように初期化されるかを理解しなければなら
ない。

再びプロセッサアレイには１６のプロセッサの行がある
と仮定しよう。従ってプロセッサは１６の方形状の組み
合わせとなっている。プロセッサアレイの外部のメモリ
内には２５６のマスクのセットがある。これらのマスク
はアレイメモリ２５内に備えられている。コントローラ
２１はアドレスジェネレータ２４ｔ−通して２５６のマ
スクのセットの内の１つを選択し、このマスクをマルチ
ポー）　ＲＡＭ　３０内の１つのロケーションにロード
させる。−５旦マスクがマルチポー）ＲＡＭＰ’Ｎ’Ｃ
ロードされると、試験が行われ、この試験に基づいてセ
ルはそのＲＡＭ書き込みエネーブルを真かあるいは偽に
セットする。

ノ臂ターン、すなわちマスクのノ９ターンはいろいろな
方法でメモリに置かれる。１つの方法は各セル内のメモ
リの一部である読み取シ専用メモリが存在し、そのため
パターンが静的になることである。別の方法では、各セ
ルと関連する読み取り専用メモリがコントローラ２１に
関して全体のメモリマツプを用いるのを防ぐ。この場合
コントローラ２１はアドレスジェネレータ２４にアドレ
スを送る。このアドレスはメモリの一行を活性化のため
に選択する。次にコントローラ２１はデータをすべての
行に伝送し、これらの行はメモリに直接？Ｆ巻込む。し
かしアドレスデコーダ２３によって活性化のために選択
される行はただ１つであるため、この行にのみパターン
は記憶される。

従ってこの２５６のアドレスの各々の行をシーケンスす
ることによシ、このパターンはシステム初期化の際にメ
モリに送られる。通常の操作の間コントローラ２１はジ
ェネレータへアドレスを送るため、メモリのすべての行
はその内の１つを選択するのではなく活性化する結果と
なる。そのたＪｔ）　：ｒ　ｙ　）　ロー　ラ２１７５
１見るアドレスマップハ、プロセッサアレイから見てす
べてのメモリが活性化しているアドレスが収集したもの
であシ、特定の行のみが活性化しているような別のアド
レスのセットはプロセッサアレイには知られないがコン
トローラ２ノだけには知られる。

第５図には４行プロセッサアレイのマスクが示されてい
る。この４行プロセッサアレイは第５図に示される図の
大きさを最小化するための例として選択された。各プロ
セッサの状態は図の部分ａ乃至ｐＫよって示されている
。例えば第５図のａではどのプロセッサも活性化してい
ない。第５ｈ図でＵ行０，１．２にある初めの３つのプ
ロセッサは活性化しているが行３のプロセッサはそうで
はない。第５図ｐ図ではすべてのプロセッサが活性化し
ている。第５図よシ、ワードのすべてのビット１である
ようなこの場合活性状態は−１によって表され、又不活
性状態はゼロによって表されているため、ワードに対し
て試験が行われる時、試験が符号のチェックならば、−
１の符号はＪであシ、この場合真の条件がコントロール
レジスタに入シプロセッサは活性となる。

第５図では一行にどれだけのノロセッサがあるかを別に
すればデータは同一であり、このデータはプロセッサを
アレイの垂直方向に区別する役目をしている。

第６図には、４列プロセッサの水平マスクを示す図が記
載され、単一行内の各プロセッサを区別している。

第７図はマスクを記憶するためのメモリマツプの例であ
シ、全体として１６のゾロセッサを有する４行４列装置
のため、初めの１６のアドレスは垂直マスク用に次の１
６のアドレスは水平マスク用に留保しておくことができ
る。

第８図はアレイサブセットを構成する例を示す。

第８図を参照し、行１，２．３と列０．１．２の交差付
蓋にあるプロセッサをオンに切換えると仮定する。まず
行ｌ、２．３を選択する水平マスクをアドレスする。

ＷｃＳ図に戻るとケースゼロの場合に行１．２．３がオ
ンであることがわかる。従ってアドレス１４がアドレス
−、ｙエネレータに送られ、このジェネレータは特定の
セットゼロにある垂直マスクのセットの１つを選択する
。このマスクはデータを試験するプロセッサにロードさ
れ、データの符号はコントロールレジスタに与えられる
。この時点では行１．２．３のプロセッサのみが活性化
しているが、列はすべて活性状態である。

１１ｃＧ図に戻ると列０，１．２を選択する水平マスク
が引き出される。これはケースｈの場合である。特定ア
ドレス２３の水平マスクＨに相当するアドレスがアドレ
スジェネレータに送られ、マスクが引き出される。活性
セルは符号試験を行い、その結果はコントロールレジス
タに与えられる。この時点で２つのビットがコントロー
ルレジスタにロードされ、又このビットは下の３つ及び
右の３つの交差している行にのみ両方ともが真である。

この時９つのプロセッサでの操作が進行するがその効果
は水平マスクレジスタ及び垂直マスクレジスタのセット
を有するのと同じであり、これらマスクの交差が選択さ
れる。これらのプロセッサはある操作を行い、これら９
つのプロセッサの内完全に任意に収集したものは活性化
されたまま、単に外部レジスタのＸとＹ交差を取るなら
ば得られないような状態となる。

第９図には単純な交差では望ましいプロセッサを選択す
ることはできない場合が示されている。

この複雑な構成は本発明によって支持されている。

上記から理解されるように、本発明は一般の目的かある
いは特別の適用のためのいずれであっても、任意の単一
命令多重データ（ＳＩＭＤ　）プロセッサに関係してい
る。セルの活性選択を行う理由は、単−命令流の存在に
おいてのこれらプロセッサの実行を制御する必要がある
からである。従来の単一命令単一データプロセッサでは
各々のデータが試験され異なるプログラムフローを生じ
ることができるが、単一命令多重データプロセッサでは
単一のプログラムフローがある。

従って多数のプロセッサがそのいろいろなデータに応答
するのを制御するために、幾つかのプロセッサはその中
の特定の命令を無視して各々のデータに異なるプログラ
ム７０−を実行するのと同じ効果があるように、それら
のプロセッサをオフにする必要がある。その他の唯一の
相違点は、もしＸという条件とＸでないという条件を共
に満足するデータを保持するならば、単一命令多重デー
タの場合は１両方のコードセグメン）（Ｘという条件の
コード及びＸでないという条件のコード）が実行され、
これら種々のコードセグメントにおいてその条件を満た
すデータを持つプロセッサのみが実行されるが、一方従
来の与えられた１つのデータのプロセッサにおいては、
データを満たす１つのコードセグメントが実行され別の
コードセグメントはとげされる（スキップされる）。し
かし効果は同じである。

さらにプロセッサ全体はそのデータに作動するかあるい
はそのデータに作動しないため、本発明はどのような数
のビットのプロセッサにも関係している。そのためプロ
セッサの各々が任意の数のビットを持つどのような単一
命令多重データプロセッサも本発明の構成によって制御
することができる。単一命令多重データプロセッサを利
用する通常の適用例としては、像処理、デノタル信号処
理、マトリックス代数、規則的なエキスパート処理があ
る。

従って当該分野の技術者にとってはプロセスエレメント
のような方形アレイの処理を制御することができる装置
が本発明によって提供されていることは明瞭である。こ
のようなプロセスエレメントのアレイは単一命令多重デ
ータ構造に位置付けられておシ、プロセッサの幾つかは
与えられた命令に従い、他のプロセッサはその命令に従
わないようにする装置が提供されている。特に命令に従
わないプロセッサがアイドル状態にあるならばこれは重
要である。

アイドル状態ではプロセッサはその状態を変゛えない。

選択されるべきプロセッサは受け取ったデータに基づい
てそれ自体をオンにし、入ってくるデータを処理するこ
とができる。従ってこのシステムでは従来の方形構造の
プロセッサに用いられる垂直マスク及び水平マスクある
いは単一ビット活性マスクの導入を回避する。

【図面の簡単な説明】

第１図は従来技術において典型的な並列プロセッサの簡
単なブロックダイヤグラムである。第２図は特定の操作
を行うために複数のプロセッサに満足されなければなら
ない状態のシーケンスを表す図である。第３図は本発明
に従ったアレイプロセッサの簡単なブロックダイヤグラ
ムである。第４図は本発明に従ったアレイプロセッサの
詳細なブロックダイヤグラムである。第５図は本発明に
従った４行マシーンの連続した垂直マスクを表す。 第６図は本発明に従った４行マシーンの連続した水平マ
スクを表す。第７図は第５図及び第６図に示された４×
４マシーンのマスクメモリマツプを表す。第８図はアレ
イサブセットの例を表す。第９図は直交し雀゛いプロセ
ッササブセットを表す。 １０・・・従来の平行プロセッサ、１１・・・水平マス
クレジスタ、１２・・・垂直マスクレジスタ、１３・・
・プロセッサアレイ、１４．２４・・・アドレスジェネ
レータ、２０・・・アレイ、２１・・・コントローラ、
２２・・・プログラムメモリ、２３・・・デコーダ、３
０・・・マルチポート部Ｍ、３１・・・演算論理ユニッ
ト、３２・・・バッファ、３３・・・マルチプレクサ、
３４・・・ステータスレジスタ、４０・・・コントロー
ルレジスタ、４１・・・ＡＮＤ？−）、４２・・・ステ
ータスＰＬＡ。 出願人代理人　　弁理土鈴　江　武　彦ｉ１〜１６　　
並列 Ａｉ＜Ｂｉ　　＋：ｇｌズパ關始 Ａｉ＋Ａｉ＋５ ８ｉ４−Ｚ＋Ｂ１ Ｃ１”Ｄｉ　　７”、ｒ％Ｉ；ｌ’＋４’１ｉＡｉ　４
−　Ａｉ　十Ｃ１ Ｄｉ＋ＺＩＡｉ 、ど−−１獣でリコｄ戦は°°開如 Ａ；←Ａｉ　＋　Ｃ１ Ｄｉ　４−−Ｚ斎Ａｉ ＮＤＩＦ ＮＤＩＦ ＮＤＩＦ ＦＩＧ、　２ １ａｉｎ□ ４朽装置用垂直バ＾ Ｑ　　　　　　　　　　　　　　　　　　　−１０Ｍ 井１；企′＠＝ｎダ）１コ同Ｃ“デゝりＦＩＧ、５ 列９り列タグ ３２１゜ 。）　。、。、。、。　　　　　４？Ｉ！ｈｌＦ／ｌ歎
″ｂ）　　　０，０，０．−１゜ Ｃ１Ｏ，０，−１，０゜ ｄ）　　　０，０．−１−。 ｅ）　　　Ｏ，’Ｍ＋　Ｏ＋　Ｏ＋ ｆ）　　　Ｏ，−１，Ｏ，−４゜ （１）　　　Ｏ，−１，−１，０゜ ｈ）　　　（）、−ｉ　＋　−’＋　＋　−Ｊｌｌ＋ｉ
）　　　−、ｏ、　ｏ、　ｏ。 ｉ）　　　−１，Ｏ，Ｏ，Ｍ。 ｋ）　　　−４，Ｏ，−１，０゜ １）　　−１，０，−１，−４゜ ｍｌ　　　−１，−１，ｏ、　ｏ。 ｎ）　　　−１，−１，０，Ｍ。 ０）　　　”１−１１”’ＩＱ。 ｐ）　　　−１，Ｍ、−１，−１゜ 庄党１、金１の竹Ｉズ同じデータ ＦｔＧ、６ ｏ−１５φ直マλり ％−３１＆ママスフ ＦＩＧ、　７ ＦＩＧ、　８ ＣＯＬ　３　　　　ＣＯＬ　２　　　ＣＯＬ　１　　　
ＣＯＬ　０ＦＩＧ、９

Claims (1)

1. 【特許請求の範囲】 （１）Ｍ個の列及びＮ個の行から成るマトリックス内に
   配列された複数のプロセッサセルを具備する型のプロセ
   ッサアレイであって、前記プロセッサセルの各々が垂直
   及び水平方向に隣接するセルに接続して前記アレイを形
   成し、このアレイはアレイに命令を供給するコントロー
   ラに結合し、プログラムメモリと関連してデータ及び命
   令を記憶するプログラムメモリと関連し、前記コントロ
   ーラは通常さらにアドレスジェネレータと結合してセル
   を前記アレイにアクセスさせ、上記構成によってアレイ
   内の各セルは、このセルによって処理されるデータ及び
   命令に従って操作状態あるいはアイドル状態を明示する
   プロセッサアレイにおいて、前記コントローラ及び出力
   ポートからデータを受け取るための複数の入力ポートを
   備えた演算論理手段が具備され、論理手段には前記出力
   ポートに結合し、前記コントローラから前記操作状態を
   明示する与えられたビット状態を指示するあらかじめ決
   められた命令を受け取るように動作するコントロールレ
   ジスタが具備され、前記与えられたビット状態が検出さ
   れない場合は、このコントロールレジスタによって、前
   記セルはアイドル状態に維持され、前記論理手段に含ま
   れた手段が前記セルの前記操作状態を指示する与えられ
   たビット状態を検出するように動作することを特徴とす
   るプロセッサアレイ。 （２）単一命令多重データアレイとして配列されている
   特許請求の範囲第１項記載のプロセッサアレイ。 （３）前記演算論理手段が、各ポートが前記コントロー
   ラからの制御信号を受信するように構成されている多重
   入力ポートを備えたマルチポートＲＡＭを有し、このポ
   ートによってデータのＲＡＭに対する読み込みおよび書
   き込みをエネーブルにし、又前記ＲＡＭの複数の出力は
   演算論理ユニット（ＡＬＵ）の関連する入力に結合され
   、さらに前記ＡＬＵの入力は前記論理手段に結合されて
   いる特許請求の範囲第１項記載のプロセッサアレイ。 （４）前記ＡＬＵの出力に結合したステータスレジスタ
   が設けられ、このレジスタはセルが動作状態にある時に
   セルによって行われる演算の結果を記憶することができ
   るように構成されている特許請求の範囲第３項記載のプ
   ロセッサアレイ。 （５）前記論理手段には前記ステータスレジスタの状態
   をデコードするプログラム可能な論理アレイが備えられ
   、選択状態はコントローラによって前記コントロールレ
   ジスタに結合された出力で選択される特許請求の範囲第
   ４項記載のプロセッサアレイ。 （６）前記コントロールレジスタはＰＯＰ入力として指
   定されコントローラに結合されて前記レジスタを右にシ
   フトさせて受け取られたバイナリ１を前記コントロール
   レジスタ内へ送る第１の入力と、ＰＵＳＨ入力として指
   定され前記コントロールレジスタを左へシフトさせて試
   験状態ビットを受け取るようにする第２の入力を備えて
   いる特許請求の範囲第５項記載のプロセッサアレイ。 （７）前記コントロールレジスタが、クロックされて左
   へシフトし、右へシフトし、並列入力／並列出力するシ
   フトレジスタであり、右へシフトして前記ＰＯＰ入力の
   真を受け取り、左へシフトして前記ＰＵＳＨ入力の真を
   受け取るように動作する特許請求の範囲第６項記載のプ
   ロセッサアレイ。 （８）前記コントロールレジスタが、左へシフトさせる
   ために前記コントローラからデータを受け取るための左
   シリアル入力として指定される第３の入力と、右へシフ
   トさせるために前記コントローラからデータを受け取る
   ための右シリアル入力として指定される第４の入力を備
   えている特許請求の範囲第７項記載のプロセッサアレイ
   。 （９）前記コントロールレジスタが前記コントローラに
   よって制御されたレジスタの状態を復旧させるためのＬ
   ＯＡＤとして指定された並列入力を備えている特許請求
   の範囲第８項記載のプロセッサアレイ。 （１０）前記コントローラが、前記コントローラレジス
   タにＰＵＳＨされたビット数をカウントしてレジスタが
   このビット数を収容出来るかどうかを決める手段を備え
   ている特許請求の範囲第９項記載のプロセッサアレイ。 （１１）前記アレイメモリはアレイ内のプロセスセルの
   数の平方を指示する複数のマスクを備え、前記コントロ
   ーラは、選択された前記マスクを指示するデータを内蔵
   する前記セルの各々を指示するアドレスを前記アドレス
   ジェネレータに伝達することによって任意の望ましいマ
   スクを１つ選択する特許請求の範囲第１項記載のプロセ
   ッサアレイ。 （２）前記マスクにはアレイ内の垂直列Ｍを指示する第
   １０複数のマスクと、アレイ内の水平行Ｎを指示する第
   ２の複数のマスクが含まれる特許請求の範囲第１１項に
   記載のプロセッサアレイ。 （１３）前記コントロールメモリは複数のランダムアク
   セスメモリから成り、コントローラはプログラムされた
   シーケンサである特許請求の範囲第１２項記載のプロセ
   ッサアレイ。 （１４）Ｍ個の列及びＮ個の行から成るＮ×Ｍマトリッ
   クス内に配列された複数のプロセッサセルを備えた型の
   プロセッサアレイであり、このプロセッサセルの各々は
   垂直及び水平方向に隣接のセルと結合して前記アレイを
   形成し、このアレイはデータ及び命令を記憶するプログ
   ラムメモリに結合しアレイに命令を与えるコントローラ
   に結合し、コントローラはさらにその出力がアレイに結
   合しアレイ内のセルのグループにアクセスするアドレス
   ジェネレータの入力に結合しているプロセッサアレイに
   おいて、前記プロセッサセルには、 各々が前記コントローラから別々の入力データを受け取
   る多重入力ポートと、複数の出力ポートを備えたメモリ
   手段と、 各々が前記メモリ手段の関連する出力ポートに別々に結
   合する複数の入力ポートと、１つの出力ポートを備えた
   演算論理手段（ＡＬＵ）と、前記ＡＬＵの出力ポートに
   結合して前記セルの状態を決定する第１のレジスタと、 前記第１のレジスタ手段と前記コントローラに結合し、
   コントローラ及び第１のレジスタ手段からデータ及び命
   令を受け取り内部に記憶させるように動作し、第１のコ
   ードは前記セルの動作状態を、又第２のコードは前記セ
   ルのアイドル状態を指示し、それによって前記セルは受
   け取られた前記データ命令に従って動作するかあるいは
   アイドル状態を維持することを特徴とするプロセッサア
   レイ。 （１５）前記メモリ手段は読み取りアドレス入力と、読
   み取り／書き込みアドレス入力と２つ以上の出力を備え
   るＲＡＭである特許請求の範囲第１４項記載のプロセッ
   サアレイ。 （１６）前記ＲＡＭの前記出力は各々前記ＡＬＵの関連
   する入力に結合している特許請求の範囲第１５項記載の
   プロセッサアレイ。 （１７）前記第１のレジスタ手段にはステータスレジス
   タが備えられ、このステータスレジスタはキャリー、ネ
   ガチブ、ゼロ及びオーバーフローなどのＡＬＵによって
   実行される演算操作の結果を記憶する特許請求の範囲第
   １４項記載のプロセッサアレイ。 （２）前記第２のレジスタ手段は、ＰＯＰ入力として指
   定され右にシフトしてバイナリ１を受け取る第１の入力
   と、ＰＵＳＨ入力として指定され左にシフトして試験状
   態の結果を受け取る第２の入力を備えるコントロールレ
   ジスタである特許請求の範囲第１４項記載のプロセッサ
   アレイ。 （１９）前記コントロールレジスタが、クロックされて
   左へシフトし、右へシフトし、パラレルイン／パラレル
   アウトし、前記ＰＯＰ入力のハイを受け取るために右へ
   シフトし、又前記ＰＵＳＨ入力のハイを受け取るために
   左へシフトするように動作する特許請求の範囲第１８項
   記載のプロセッサアレイ。 （２０）前記コントロールレジスタがさらに、左へシフ
   トさせるために前記コントローラからデータを受け取る
   ための左連続入力として指定される第３の入力と、右へ
   シフトさせるために前記コントローラからデータを受け
   取るための右連続入力として指定される第４の入力を備
   えている特許請求の範囲第１９項記載のプロセッサアレ
   イ。