JPS63146133A - 割込制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例（第２図、第３図） 発明の効果 Ｃ概要〕 マイクロプロセッサ割込制御において、同一割込レベル
に複数の割込要因が重複した場合に、同一割込レベルの
割込要因に対し、優先度を設け、迅速な割込処理を可能
とすること。

〔産業上の利用分野〕

この発明は、マイクロプロセッサを使用する制御装置の
割込制御回路に関する。

通常、マイクロプロセッサ（以下、ＣＰＵという）には
、複数の割込入力端子が設けであるが、接続される入出
力装置の数が多くなると同一割込レベルに複数の割込要
因が割付けられる。

割込処理としては、プログラムにより割込要因を判断し
該当プログラムにジャンプするものと、直接該当プログ
ラムにジャンプするものとに分けられる。一般には、小
規模な装置では前者が選択されるが、規模が大きくなる
と、処理と高速化、プログラムの汎用性のために直接ジ
ャンプするものが選択される。直接ジャンプするために
は該当割込みのベクタ番号あるいはベクタアドレス（以
下、両者をベクタという）をＣＰＵに読取らせ、該当プ
ログラムにジャンプすることになるが、同一割込レベル
内でどの要因にベクタを出力させるかを制御する必要が
ある。

〔従来の技術〕

第４図は、従来の割込側４Ｂ回路の１例である。

図中４４はＣＰＵ回路であり、バスにて、複数の入出力
制御部（以下Ｉ１０制御部という）４１．４２に接続さ
れている。ｌ１０ＩＪ御部４１．４２は、同一の回路構
成である。ＣＰＵ回路は、使用するＣＰＵにより種々の
構成を有するが、第４図の場合、以下の条件で動作する
ＣＰＵを例とする。

１、割込受付はコントロールバスＣにて行う。

２、割込レベルをアドレスバスＡ上に出力する。

３、ベクタの読込みをデータバスＤにて行う。

４、割込許可信号によりベクタの出力指示を行う。

このような構成において、例えば、Ｉ１０制御部４２に
おいて、割込要因が発生すると、割込発生部６２から、
コントロール１１スＣを経由して、ＣＰＵ４４に割込要
求が出される。例えば、割込レベル３の信号ｉ　ＲＱ３
が出されたとする。ＣＰＵは割込要求を受付けると、受
付けた割込レベル３の割込要求を処理中であることを示
すため、受付た割込ベクタレベルをアドレスバスＡに出
力し、かつ割込ベクタ出力を要求する割込許可信号Ｂを
発生する。アドレスバスＡに出力されるベクタレベルは
、割込要求のレベルと同一のレベルとして各Ｉ１０制御
部４１．４２に伝えられる。割込レベル一致検出部５１
．６１では、それぞれ、割込発生部５２．６２から発生
された割込要求の割込レベルと、アドレスバスＡからの
ベクタレベルとを比較し、一致した場合に割込応答部５
３．６３に一致信号を送る。Ｉ１０制御部４１の割込応
答部５３では、割込レベル一致検出部５１、割込発生部
５２からの割込要求の有無およびＣＰＵ４４からの割込
許可信号Ｂの３つの信号のアンド条件より判断して、ベ
クタ発生部よりベクタ発生を行う。

この場合、Ｉ１０制御部４１の割込発生部５２からは、
割込みを発生していないので、Ｉ１０制御部４１は、割
込応答部５３に入力された割込許可信号を後位のＩ１０
制御部４２へ出力する。

Ｉ１０制御部４２では、割込レベルが一致し、かつ自制
刺部で割込を発生しているので、割込応答部６３に入力
された割込許可信号を後位制御部へ出力することなく、
ベクタ発生部６４より、ベクタをデータバスＤに出力す
る。

この方式は、デージ−チェイン式の割込制御という。

〔発明が解決しようとする問題点〕

以上に述べたデージ−チェイン式の割込制御によれば以
下のような問題点が生ずる。

ｆｌｌｃＰＵに近いＩ１０制御部が割込の優先度が最も
高く、遠くなるほど低い。従って、優先度が制御部の物
理的位置によって固定となる。従って、複数の割込回路
を有するパッケージの設計自由度が制限されることとな
り、いわゆるパッケージ・フリーの実装が不可となる。

（２）　Ｉ１０制御部毎に１枚のプリント板を用い、こ
れを複数個実装する場合、あるプリント板を未実装にし
た状態で使用するときには、バックパネルを短絡する、
或いはダミープリント板を使用する等、割込許可信号が
切断されないように、回路構成又は装置構成に工夫が必
要となる。

＋３１１１０制御の構成数により割込処理時間が−定に
ならない。（エラー等が発生した場合のバス解放にワス
が発生する。） 本発明は、このような点に鑑みてなされたものであり、
上述のような問題点のない、迅速な割込処理の可能な割
込制御回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、この発明の割込制御回路の原理ブロック図で
ある。

各Ｉ１０制御部Ａ、Ｂには、従来例と同じく割込発生部
１２．２２、割込レベル一致検出部１１．２１、ベクタ
発生部１４．２４を有する外、優先度一致検出部１５．
２５、停止要求部１６．２６を有する。そして、ＣＰＵ
Ｉ内にも停止要求受付部３２、優先度選択出力部３１を
有する。

優先度選択出力部３１にはカウンタが設けられ、このカ
ウンタがそのカウント出力を出す。一方、各１１０制御
部Ａ、Ｂの優先度一致検出部１５．２５には、夫々優先
度設定部が設けられている。

優先度選択出力部３１のカウンタ出力が前記各Ｉ１０制
御部の優先度一致検出部に供給され、それが、優先度設
定部３３の設定値と一致すると、停止要求部からワイヤ
ードオアにより停止要求受付部に出力され、カウンタを
停止させると同時に、その制御部の割込ベクタを出力す
る。

このようにして、割込制御が行われる。

〔作用〕

優先度選択出力部からの優先レベル信号線Ｅと停止要求
信号線Ｆが、それぞれバス方式で各Ｉ１０制御部に供給
されることになり、デージ−チェイン方式のようにハー
ド的に優先度が決められることがない。

各Ｉ１０制御部の優先度は、優先度一致検出部内の優先
度設定部の設定値により自由に設定される。

〔実施例〕

次に、この発明の１実施例を、第１図の原理図及び第２
図、第３図を用いて説明する。

第２図は、第１図の原理図で示す、ＣＰＵ回路ｌ中の優
先度選択出力部３１および、各Ｉ１０制御部Ａ、Ｂの優
先度一致検出部１５．２５の具体的構成例を示すもであ
る。

優先度選択出力部３１は、停止要求受付部からの信号及
び割込許可信号を受けてカウンタ３６を制御するカウン
タ制御部３５を有し、カウンタ３６は、例えば３本の信
号線ｅ′、ｅ”、ｅ−によって、カウンタ出力を各１１
０制御部の優先度一致検出部に伝える。

各１１０制御部の優先度一致検出部は、優先度設定部３
３、比較一致検出部３４を有している。

優先度設定部３３は、例えば、ソフト的にデータを書込
むことができるフリップフロップ或は、ハード的にデー
タを設定できるディップスイッチで構成されている。

以下、動作を説明する。今、Ｉ１０制？１１１部Ａに割
込要因が発生したとする。

Ｉ１０制御部Ａにおいて割込要因が発生すると、割込発
生部１２から、ＣＰＵＩに対し、割込要求信号を出力し
、ＣＰＵによって割込サービスが行われるのを待つ。Ｃ
ＰＵＩは、割込を受付けると、受付レベルをアドレス線
Ａに出力し、割込許可信号を発生する。

この割込許可信号により、カウンタ制御部３５は、カウ
ンタ３６を動作させ、カウンタは一定の周期にてカウン
トアツプする。

このカウント出力が、優先度設定部３３に設定された設
定値と一致しているかどうかを比較−敗検出部３４によ
り検知し、−敗している場合に、停止要求部１６に対し
、一致信号を出力する。そして、この外割込しベル一致
検出部からの信号及び、自からの割込要求信号とのアン
ド条件により、停止要求部１６は停止要求信号をＯＮと
する。また、ベクタ発生部１４は、ヘクタをデータバス
Ｄ上に出力する。ＣＰＵ　１は、ワイヤードオアで各１
１０制御部を接続している停止要求信号のＯＮ状態を検
出すると、カウンタを停止させ、優先レベルを決定する
。そして、ベクタ発生部１４からのベクタを読取り、割
込処理を行い、終了させる。

第３図は、以上の動作のタイミングを示す動作波形図で
ある。即ち、ｔｌにおいて、割込要求信号が出されると
、ＣＰＵはｔ２において割込許可信号を発生する。

この割込許可信号を受けて、カウンタ３６はカウントア
ツプを開始し、例えば、カウント値がｒｌＪ　　ｒｌＪ
　　ｒＯＪとなったときに、Ｉ１０制御部Ａの優先度設
定部３３の設定値と一致したとすると、直ちに、一致検
出信号が出力され、停止要求部１６から停止要求信号が
出されるので、カウンタ３６はカウントアツプを停止し
、優先度決定を行う。それに伴い、ｔ、において、ベク
タ発生部１４からのベクタデータが取込まれ、割込処理
が行われることになる。

〔発明の効果〕

この発明においては、複数本（優先レベル数を１６進表
現できる数）の優先レベル信号線と単線（複数の割込部
がワイヤードオア接続）の停止要求がバス方式で各１１
０制御部に供給される為、デージ−チェイン方式の問題
点を解決できる。

即ち、各１１０制御部の優先度は、優先度設定部におい
て、自由に設定できるので、ハードに左右されない自由
な設計が可能となる。

また、Ｉ１０制御部の構成数により割込時間が左右され
ず、バス解放等のためにロスが生じない。

さらに、特定のＩ１０制御部をシステムから外した時に
も、ストラップ接続又はダミーパッケージの必要がない
。

【図面の簡単な説明】

第１図はこの発明の原理図、 第２図はこの発明に従って優先度選択出力部および、優
先度一致検出部の具体的構成の１実施例を示す図、 第３図は動作波形図である。 第４図は従来例を示す図である。 １−・−・ＣＰＵ １１．１２・・・・・割込レベル一致検出部１２．２２
・−割込発生部 １５．２５−・−優先度一致検出部 １４．２４−・・ベクタ発生部 １６．２６−停止要求部 ３１〜優先度選択出力部 ３２−停止要求受付部 ３３・・・・・優先度設定部 ３４・−・比較一致検出部 ３５・−カウンタ制御部 ３６・−・カウンタ

Claims (1)

1. 【特許請求の範囲】 複数の入出力制御部と接続されるプロセッサを有するデ
   ータ処理システムにおいて、 プロセッサ（１）側にカウンタ手段（３６）を設け、 入出力制御部側には、 割込発生手段（１２、２２・・・・・）、 割込レベル一致検出手段（１１、２１・・・・・）、優
   先度設定部を有する優先度一致検出手段（１５、２５・
   ・・・・）を設け、 自入出力制御部からの割込要因の有無、割込レベルの一
   致およびカウンタ手段の出力と優先度設定部の設定値と
   の一致により優先度を決定するようにしたことを特徴と
   する割込制御回路。