JP2854996B2 - Ｉｃカードの接続装置 - Google Patents
Ｉｃカードの接続装置Info
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- cpu
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの補助記
憶装置としてのＩＣメモリカードを中央演算装置である
ＣＰＵに接続する装置に関するものである。
憶装置としてのＩＣメモリカードを中央演算装置である
ＣＰＵに接続する装置に関するものである。
【０００２】
【従来の技術】今日、コンピュータを作動させる為のプ
ログラムを記憶させた補助記憶装置として、フロッピー
ディスクやＩＣメモリカードが多用されている。これら
補助記憶装置に記録されたプログラム等のデータは、多
くの場合、ＣＰＵが出力するロード命令等に基いて入出
力インターフェースを介してＣＰＵの主メモリに書き移
された後、ＣＰＵが主メモリに移した命令等のデータに
基いて作動する様にされている。
ログラムを記憶させた補助記憶装置として、フロッピー
ディスクやＩＣメモリカードが多用されている。これら
補助記憶装置に記録されたプログラム等のデータは、多
くの場合、ＣＰＵが出力するロード命令等に基いて入出
力インターフェースを介してＣＰＵの主メモリに書き移
された後、ＣＰＵが主メモリに移した命令等のデータに
基いて作動する様にされている。
【０００３】
【発明が解決しようとする課題】従来は、補助記憶装置
のデータを主メモリにロードする為、例えばデータがプ
ログラムの場合は、該プログラムの実行を開始するまで
等のデータの処理開始までに準備時間を要し、迅速な処
理を行うことができず、更に、ＣＰＵの負担を大きくす
る等の欠点が有った。
のデータを主メモリにロードする為、例えばデータがプ
ログラムの場合は、該プログラムの実行を開始するまで
等のデータの処理開始までに準備時間を要し、迅速な処
理を行うことができず、更に、ＣＰＵの負担を大きくす
る等の欠点が有った。
【０００４】
【課題を解決するための手段】本発明は、ＣＰＵとＩＣ
メモリカードのデータ交換を行うデータバッファ手段の
他、セグメントアドレスを記憶する番地記憶手段と、該
番地記憶手段が記憶したセグメントアドレス及びＣＰＵ
が出力するオフセットアドレスのアドレス信号に基いて
カード内の物理アドレスを指定するカードアドレス信号
を出力するデータアドレス指定手段と、ＣＰＵの出力す
る読み書き要求信号に基いてメモリリード信号及びメモ
リライト信号を出力する変換手段と、アドレス信号が特
定番地のときにメモリカードの内容を読み書き可能とす
る制御信号出力手段と、前記セクタ番地記憶手段や制御
信号出力手段を作動させる作動信号を出力する作動制御
手段とをＩＣカード接続装置に組み込むこととする。
メモリカードのデータ交換を行うデータバッファ手段の
他、セグメントアドレスを記憶する番地記憶手段と、該
番地記憶手段が記憶したセグメントアドレス及びＣＰＵ
が出力するオフセットアドレスのアドレス信号に基いて
カード内の物理アドレスを指定するカードアドレス信号
を出力するデータアドレス指定手段と、ＣＰＵの出力す
る読み書き要求信号に基いてメモリリード信号及びメモ
リライト信号を出力する変換手段と、アドレス信号が特
定番地のときにメモリカードの内容を読み書き可能とす
る制御信号出力手段と、前記セクタ番地記憶手段や制御
信号出力手段を作動させる作動信号を出力する作動制御
手段とをＩＣカード接続装置に組み込むこととする。
【０００５】
【作 用】本発明は、ＣＰＵが出力するオフセットアド
レス信号に基いて物理アドレスを指定するカードアドレ
ス信号を出力するデータアドレス指定手段を有し、且
つ、変換手段及び作動制御手段と制御信号出力手段上と
によりＣＰＵが出力する読み書き要求信号に基いてメモ
リカードの内容を読み書き可能とする故、メモリカード
に記憶されたデータをＣＰＵに直接ロードさせ、以てＣ
ＰＵを直接作動させることができる。
レス信号に基いて物理アドレスを指定するカードアドレ
ス信号を出力するデータアドレス指定手段を有し、且
つ、変換手段及び作動制御手段と制御信号出力手段上と
によりＣＰＵが出力する読み書き要求信号に基いてメモ
リカードの内容を読み書き可能とする故、メモリカード
に記憶されたデータをＣＰＵに直接ロードさせ、以てＣ
ＰＵを直接作動させることができる。
【０００６】
【実施例】本発明の実施例は、図１に示す様に、中央演
算装置であるＣＰＵ１０のアドレスバスをデータアドレ
ス指定手段１５を介してＩＣメモリカード９０（以下メ
モリカードという）のアドレス端子に接続し得るように
すると共に、該アドレスバスをデバイス指定手段２０や
番地記憶手段３０、更に制御信号出力手段６０にも接続
し、ＣＰＵ１０のデータバスはデータバッファ手段７０
を介してメモリカード９０のデータ入出力端子に接続し
得る様にすると共に、該データバスは作動制御手段２
５、番地記憶手段３０、及び検出手段４０にも接続し、
更に、ＣＰＵ１０のＩＯストローブ信号端子を検出手段
４０とデバイス指定手段２０とに、ＣＰＵ１０のメモリ
リクエスト信号端子及びリードライト信号端子を変換手
段５０を介して制御信号出力手段６０に、又、ＣＰＵ１
０のリードライト信号端子は検出手段４０にも接続する
ものである。
算装置であるＣＰＵ１０のアドレスバスをデータアドレ
ス指定手段１５を介してＩＣメモリカード９０（以下メ
モリカードという）のアドレス端子に接続し得るように
すると共に、該アドレスバスをデバイス指定手段２０や
番地記憶手段３０、更に制御信号出力手段６０にも接続
し、ＣＰＵ１０のデータバスはデータバッファ手段７０
を介してメモリカード９０のデータ入出力端子に接続し
得る様にすると共に、該データバスは作動制御手段２
５、番地記憶手段３０、及び検出手段４０にも接続し、
更に、ＣＰＵ１０のＩＯストローブ信号端子を検出手段
４０とデバイス指定手段２０とに、ＣＰＵ１０のメモリ
リクエスト信号端子及びリードライト信号端子を変換手
段５０を介して制御信号出力手段６０に、又、ＣＰＵ１
０のリードライト信号端子は検出手段４０にも接続する
ものである。
【０００７】このデータアドレス指定手段１５は、図２
に示す様に、アドレス信号であるオフセットアドレスに
おける下位８ビットのＡ０乃至Ａ７信号は番地指定用の
バッファ１６を介して直接メモリカード９０に出力し、
アドレス信号であるオフセットアドレスにおける上位８
ビットのＡ８乃至Ａ１５信号は、後述の番地記憶手段３
０から出力されるセグメント信号とこの上位バイト信号
とを加算器１８により加算する演算を行い、この演算結
果とオフセットアドレスにおける下位８ビットである下
位バイト信号と合わせて物理アドレスを示すカードアド
レス信号としてメモリカード９０に出力するものであ
る。
に示す様に、アドレス信号であるオフセットアドレスに
おける下位８ビットのＡ０乃至Ａ７信号は番地指定用の
バッファ１６を介して直接メモリカード９０に出力し、
アドレス信号であるオフセットアドレスにおける上位８
ビットのＡ８乃至Ａ１５信号は、後述の番地記憶手段３
０から出力されるセグメント信号とこの上位バイト信号
とを加算器１８により加算する演算を行い、この演算結
果とオフセットアドレスにおける下位８ビットである下
位バイト信号と合わせて物理アドレスを示すカードアド
レス信号としてメモリカード９０に出力するものであ
る。
【０００８】従って、データアドレス指定手段１５はア
ドレス信号のＡ０乃至Ａ１５信号によりメモリカード９
０における６４ＫバイトのエリアをＣＰＵ１０が出力す
るオフセットアドレスの指定に従ってアクセス可能とし
ているものである。又、デバイス指定手段２０は、１０
デコーダ２２をもって構成し、１０デコーダ２２にはＣ
ＰＵ１０から１０ストローブ信号及びアドレスバスの下
位８ビット信号を入力し、以て、例えばアドレス信号が
５０Ｈの場合に１０ストローブ信号が該１０デコーダ２
２に入力されると第１デバイス指定信号を出力し、５１
Ｈの場合に１０ストローブ信号が入力されると第２デバ
イス指定信号を出力し、５２Ｈの場合は第３デバイス指
定信号を、５３Ｈの場合は第４デバイス指定信号を出力
するものであり、第１デバイス信号出力端子及び第２デ
バイス信号出力端子を番地記憶手段３０に接続し、第３
デバイス信号出力端子は作動制御手段２５に、第４デバ
イス信号出力端子は検出手段４０に接続するものであ
る。
ドレス信号のＡ０乃至Ａ１５信号によりメモリカード９
０における６４ＫバイトのエリアをＣＰＵ１０が出力す
るオフセットアドレスの指定に従ってアクセス可能とし
ているものである。又、デバイス指定手段２０は、１０
デコーダ２２をもって構成し、１０デコーダ２２にはＣ
ＰＵ１０から１０ストローブ信号及びアドレスバスの下
位８ビット信号を入力し、以て、例えばアドレス信号が
５０Ｈの場合に１０ストローブ信号が該１０デコーダ２
２に入力されると第１デバイス指定信号を出力し、５１
Ｈの場合に１０ストローブ信号が入力されると第２デバ
イス指定信号を出力し、５２Ｈの場合は第３デバイス指
定信号を、５３Ｈの場合は第４デバイス指定信号を出力
するものであり、第１デバイス信号出力端子及び第２デ
バイス信号出力端子を番地記憶手段３０に接続し、第３
デバイス信号出力端子は作動制御手段２５に、第４デバ
イス信号出力端子は検出手段４０に接続するものであ
る。
【０００９】そして、作動制御手段２５は、作動制御用
バッファ２６及びインバータ２７を用いて構成し、前記
デバイス指定手段２０における１０デコーダ２２の第３
デバイス指定信号出力端子を作動制御用バッファ２６の
ラッチイネーブル端子に接続するものとし、又、番地記
憶手段３０はセグメントアドレスの下位８ビットである
アドレス信号のセグメントデータを記憶するアドレス用
の第１バッファ３２、セグメントアドレスの上位８ビッ
トであるアドレス信号のセグメントデータを記憶するア
ドレス用の第２バッファ３４をもって構成し、デバイス
指定手段２０とした１０デコーダ２２の第１デバイス指
定信号出力端子をアドレス用第１バッファ３２のラッチ
イネーブル端子に、１０デコーダ２２の第２デバイス指
定信号出力端子をアドレス用第２バッファ３４のラッチ
イネーブル端子に接続し、ＣＰＵ１０のデータバスを作
動制御用バッファ２６及びアドレス用第１バッファ３２
やアドレス用第２バッファ３４のデータ入力端子に接続
し、作動制御手段２５とした作動制御用バッファ２６の
Ｑ出力端子の一つをインバータ２７を介してアドレス用
第１バッファ３２及びアドレス用第２バッファ３４のデ
ータイネーブル端子に接続すると共に後述の制御信号出
力手段６０における制御信号用バッファ６４の第１デー
タイネーブル端子に接続する。
バッファ２６及びインバータ２７を用いて構成し、前記
デバイス指定手段２０における１０デコーダ２２の第３
デバイス指定信号出力端子を作動制御用バッファ２６の
ラッチイネーブル端子に接続するものとし、又、番地記
憶手段３０はセグメントアドレスの下位８ビットである
アドレス信号のセグメントデータを記憶するアドレス用
の第１バッファ３２、セグメントアドレスの上位８ビッ
トであるアドレス信号のセグメントデータを記憶するア
ドレス用の第２バッファ３４をもって構成し、デバイス
指定手段２０とした１０デコーダ２２の第１デバイス指
定信号出力端子をアドレス用第１バッファ３２のラッチ
イネーブル端子に、１０デコーダ２２の第２デバイス指
定信号出力端子をアドレス用第２バッファ３４のラッチ
イネーブル端子に接続し、ＣＰＵ１０のデータバスを作
動制御用バッファ２６及びアドレス用第１バッファ３２
やアドレス用第２バッファ３４のデータ入力端子に接続
し、作動制御手段２５とした作動制御用バッファ２６の
Ｑ出力端子の一つをインバータ２７を介してアドレス用
第１バッファ３２及びアドレス用第２バッファ３４のデ
ータイネーブル端子に接続すると共に後述の制御信号出
力手段６０における制御信号用バッファ６４の第１デー
タイネーブル端子に接続する。
【００１０】従って、ＣＰＵ１０のデータバスに特定の
データを出力し、アドレスバスにアドレスデータとして
５２Ｈを出力させると、アドレス信号の５２Ｈによりデ
バイス指定手段２０が第３デバイス指定信号を作動制御
手段２５に出力し、ＣＰＵ１０が出力したデータを作動
制御手段２５の作動制御用バッファ２６にラッチさせ、
作動制御用バッファ２６のＱ出力をＨレベルとし、イン
バータ２７で反転させたＬレベルの作動信号を番地記憶
手段３０や制御信号出力手段６０に出力させることがで
きる。
データを出力し、アドレスバスにアドレスデータとして
５２Ｈを出力させると、アドレス信号の５２Ｈによりデ
バイス指定手段２０が第３デバイス指定信号を作動制御
手段２５に出力し、ＣＰＵ１０が出力したデータを作動
制御手段２５の作動制御用バッファ２６にラッチさせ、
作動制御用バッファ２６のＱ出力をＨレベルとし、イン
バータ２７で反転させたＬレベルの作動信号を番地記憶
手段３０や制御信号出力手段６０に出力させることがで
きる。
【００１１】この様に作動信号を作動制御手段２５から
出力させた状態とした後、ＣＰＵ１０のアドレスバスに
５０Ｈを出力させると、デバイス指定手段２０が第１デ
バイス指定信号を出力し、該第１デバイス指定信号はア
ドレス用第１バッファ３２のクロック信号とされ、且
つ、ＣＰＵ１０からのデータバスが番地記憶手段３０の
第１バッファ３２及び第２バッファ３４のデータ入力端
子に接続されている故、ＣＰＵ１０のデータバスに出力
されているデータはカードアドレス信号の上位バイトデ
ータに加算するセグメントデータとして第１バッファ３
２にラッチされる。又、同様に、カードアドレス信号の
セグメントデータをＣＰＵ１０からデータバスに出力し
たときにアドレスバスに５１Ｈを出力すれば、デバイス
指定手段２０が第２デバイス指定信号を出力して当該デ
ータを番地記憶手段３０の第２バッファ３４にラッチさ
せ、メモリカード９０のセグメントアドレスを番地記憶
手段３０に記憶させることができる。
出力させた状態とした後、ＣＰＵ１０のアドレスバスに
５０Ｈを出力させると、デバイス指定手段２０が第１デ
バイス指定信号を出力し、該第１デバイス指定信号はア
ドレス用第１バッファ３２のクロック信号とされ、且
つ、ＣＰＵ１０からのデータバスが番地記憶手段３０の
第１バッファ３２及び第２バッファ３４のデータ入力端
子に接続されている故、ＣＰＵ１０のデータバスに出力
されているデータはカードアドレス信号の上位バイトデ
ータに加算するセグメントデータとして第１バッファ３
２にラッチされる。又、同様に、カードアドレス信号の
セグメントデータをＣＰＵ１０からデータバスに出力し
たときにアドレスバスに５１Ｈを出力すれば、デバイス
指定手段２０が第２デバイス指定信号を出力して当該デ
ータを番地記憶手段３０の第２バッファ３４にラッチさ
せ、メモリカード９０のセグメントアドレスを番地記憶
手段３０に記憶させることができる。
【００１２】尚、作動制御手段２５とした作動制御用バ
ッファ２６の他のＱ出力端子をインバータ２９を介して
メモリカード用電源回路８０におけるスイッチングトラ
ンジスタに接続し、メモリカード９０の電源をも制御し
得る様にしておく。更に、検出手段４０は、図３に示す
様に、メモリカード９０がコネクタに挿入されているこ
とを検出する検出器４５と検出用バッファ４１及びイン
バータ４２と論理ゲート４３とで構成し、ＣＰＵ１０の
ＩＯストローブ信号端子をインバータ４２を介してナン
ドゲート４３に、リードライト信号端子を該ナンドゲー
ト４３の他の入力端子に、ナンドゲート４３の出力端子
を検出用バッファ４１の第２データイネーブル端子に接
続し、前記検出器４５の出力端子を該検出用バッファ４
１の入力端子に、ＣＰＵ１０のデータバスを該検出用バ
ッファ４１の入出力端子に接続するものである。
ッファ２６の他のＱ出力端子をインバータ２９を介して
メモリカード用電源回路８０におけるスイッチングトラ
ンジスタに接続し、メモリカード９０の電源をも制御し
得る様にしておく。更に、検出手段４０は、図３に示す
様に、メモリカード９０がコネクタに挿入されているこ
とを検出する検出器４５と検出用バッファ４１及びイン
バータ４２と論理ゲート４３とで構成し、ＣＰＵ１０の
ＩＯストローブ信号端子をインバータ４２を介してナン
ドゲート４３に、リードライト信号端子を該ナンドゲー
ト４３の他の入力端子に、ナンドゲート４３の出力端子
を検出用バッファ４１の第２データイネーブル端子に接
続し、前記検出器４５の出力端子を該検出用バッファ４
１の入力端子に、ＣＰＵ１０のデータバスを該検出用バ
ッファ４１の入出力端子に接続するものである。
【００１３】従って、ＩＯストローブ信号が出力されて
いないときにリードライト信号がＨレベルのリード信号
とされたとき、該検出用バッファ４１の第２データイネ
ーブル入力はアクティブローとされ、アドレスデータに
５３Ｈが出力されていれば、番地記憶手段３０における
１０デコーダ２２からＬレベルの第４デバイス指定信号
が検出手段４０における検出用バッファ４１に作動信号
として入力され、検出用バッファ４１のデータを読み出
すことによりメモリーカード９０が接続されているか否
かを検出することができる。
いないときにリードライト信号がＨレベルのリード信号
とされたとき、該検出用バッファ４１の第２データイネ
ーブル入力はアクティブローとされ、アドレスデータに
５３Ｈが出力されていれば、番地記憶手段３０における
１０デコーダ２２からＬレベルの第４デバイス指定信号
が検出手段４０における検出用バッファ４１に作動信号
として入力され、検出用バッファ４１のデータを読み出
すことによりメモリーカード９０が接続されているか否
かを検出することができる。
【００１４】又、変換手段５０はインバータと論理ゲー
トとで構成し、ＣＰＵ１０のメモリリクエスト信号端子
をインバータ５２を介して第１ナンドゲート５６と第２
ナンドゲート５８の入力端子に接続し、ＣＰＵ１０のリ
ードライト信号端子を第１ナンドゲート５６の他の入力
端子に、又、該リードライト信号端子をインバータ５４
を介して第２ナンドゲート５８の他の入力端子に接続す
るものである。
トとで構成し、ＣＰＵ１０のメモリリクエスト信号端子
をインバータ５２を介して第１ナンドゲート５６と第２
ナンドゲート５８の入力端子に接続し、ＣＰＵ１０のリ
ードライト信号端子を第１ナンドゲート５６の他の入力
端子に、又、該リードライト信号端子をインバータ５４
を介して第２ナンドゲート５８の他の入力端子に接続す
るものである。
【００１５】従って、該変換手段５０は、リードライト
信号にＨレベルのリード信号が出力され、メモリリクエ
スト信号が出力されているとき、第１ナンドゲートから
Ｌレベルのメモリリード信号を出力し、リードライト信
号にＬレベルのライト信号が出力され、メモリリクエス
ト信号が出力されているとき、第２ナンドゲートからＬ
レベルのメモリライト信号を出力するものである。
信号にＨレベルのリード信号が出力され、メモリリクエ
スト信号が出力されているとき、第１ナンドゲートから
Ｌレベルのメモリリード信号を出力し、リードライト信
号にＬレベルのライト信号が出力され、メモリリクエス
ト信号が出力されているとき、第２ナンドゲートからＬ
レベルのメモリライト信号を出力するものである。
【００１６】そして、制御信号出力手段６０は、メモリ
デコーダ６２と制御信号用バッファ６４とを用い、ＣＰ
Ｕ１０のアドレス信号の内Ａ１６乃至Ａ１９信号をメモ
リデコーダ６２のＡ端子、Ｂ端子、Ｃ端子、及びＧ１端
子に接続し、例えばアドレス信号が４００００Ｈのと
き、Ｌレベルの信号をチップセレクト信号として制御信
号用バッファ６４に出力させるものとし、制御信号用バ
ッファ６４には前記変換手段５０からのメモリリード信
号及びメモリライト信号、更に該メモリデコーダ６２か
らのチップセレクト信号及び前記作動制御手段２５から
の作動信号を入力する様に接続するものである。
デコーダ６２と制御信号用バッファ６４とを用い、ＣＰ
Ｕ１０のアドレス信号の内Ａ１６乃至Ａ１９信号をメモ
リデコーダ６２のＡ端子、Ｂ端子、Ｃ端子、及びＧ１端
子に接続し、例えばアドレス信号が４００００Ｈのと
き、Ｌレベルの信号をチップセレクト信号として制御信
号用バッファ６４に出力させるものとし、制御信号用バ
ッファ６４には前記変換手段５０からのメモリリード信
号及びメモリライト信号、更に該メモリデコーダ６２か
らのチップセレクト信号及び前記作動制御手段２５から
の作動信号を入力する様に接続するものである。
【００１７】従って、該制御信号用バッファ６４に作動
制御手段２５からの作動信号が入力されているとき、ア
ドレス信号に４００００Ｈ乃至４ＦＦＦＦＨが出力され
れば、メモリリード信号が入力されるとメモリカード９
０にチップイネーブル信号とデータイネーブル信号とを
出力してメモリカード９０における指定番地のデータを
読み出し可能とし、メモリライト信号が入力されるとメ
モリカード９０にチップイネーブル信号とメモリライト
信号とを出力してメモリカード９０における指定番地へ
のデータの書き込みを可能とするものである。
制御手段２５からの作動信号が入力されているとき、ア
ドレス信号に４００００Ｈ乃至４ＦＦＦＦＨが出力され
れば、メモリリード信号が入力されるとメモリカード９
０にチップイネーブル信号とデータイネーブル信号とを
出力してメモリカード９０における指定番地のデータを
読み出し可能とし、メモリライト信号が入力されるとメ
モリカード９０にチップイネーブル信号とメモリライト
信号とを出力してメモリカード９０における指定番地へ
のデータの書き込みを可能とするものである。
【００１８】又、データバッファ手段７０は、双方向性
のデータバッファを用いてＣＰＵ１０のデータバスとメ
モリカード９０のデータバスとを接続しておくものであ
る。本実施例に係るメモリカードの接続装置は、上述の
様な構成としている故、ＣＰＵ１０がアドレスバスに例
えば４００００Ｈを出力するときは、メモリリクエスト
信号に合わせて作動しつつＣＰＵ１０が出力するリード
ライト信号に従ってメモリカード９０にデータイネーブ
ル信号やライト信号を出力し、主メモリに換えてメモリ
カード９０にＣＰＵ１０をデータアクセスをさせること
を可能とするものである。
のデータバッファを用いてＣＰＵ１０のデータバスとメ
モリカード９０のデータバスとを接続しておくものであ
る。本実施例に係るメモリカードの接続装置は、上述の
様な構成としている故、ＣＰＵ１０がアドレスバスに例
えば４００００Ｈを出力するときは、メモリリクエスト
信号に合わせて作動しつつＣＰＵ１０が出力するリード
ライト信号に従ってメモリカード９０にデータイネーブ
ル信号やライト信号を出力し、主メモリに換えてメモリ
カード９０にＣＰＵ１０をデータアクセスをさせること
を可能とするものである。
【００１９】従って、メモリカード９０にデータを収納
するに際し、ＭＳ−ＤＯＳのフォーマットに合わせて予
納セクタ、ＦＡＴ、ディレクトリ、及び６４Ｋバイトの
データ領域を形成して収納しておけば、メモリカード９
０のディレクトリを読み出して表示させ、プログラム等
のデータを選択して該データのセグメントアドレスの上
位８ビットであるセグメントデータ及びセグメントアド
レスの下位８ビットである上位バイトデータを番地記憶
手段３０における第１バッファ３２及び第２バッファ３
４にラッチさせると、ＣＰＵ１０が主メモリの４０００
０Ｈ乃至４ＦＦＦＦＨの番地を指定して主メモリのデー
タにアクセスしようとしたとき、メモリカード９０に記
憶させたデータにアクセスさせて命令解析や演算処理等
を行わせることができることになる。
するに際し、ＭＳ−ＤＯＳのフォーマットに合わせて予
納セクタ、ＦＡＴ、ディレクトリ、及び６４Ｋバイトの
データ領域を形成して収納しておけば、メモリカード９
０のディレクトリを読み出して表示させ、プログラム等
のデータを選択して該データのセグメントアドレスの上
位８ビットであるセグメントデータ及びセグメントアド
レスの下位８ビットである上位バイトデータを番地記憶
手段３０における第１バッファ３２及び第２バッファ３
４にラッチさせると、ＣＰＵ１０が主メモリの４０００
０Ｈ乃至４ＦＦＦＦＨの番地を指定して主メモリのデー
タにアクセスしようとしたとき、メモリカード９０に記
憶させたデータにアクセスさせて命令解析や演算処理等
を行わせることができることになる。
【００２０】
【発明の効果】本発明に係るＩＣメモリカードの接続装
置は、セグメントアドレスを記憶する番地記憶手段と、
この出力とオフセットアドレス信号を加算して外部メモ
リの物理アドレスを指定するデータアドレス指定手段を
設けたので、容量の大きい外部メモリを連続的に読み書
き可能として高速化を図るとともに、ＩＣメモリカード
のデータを主メモリを介さずに直接ＣＰＵに転送する様
にしてＣＰＵを直接ＩＣメモリカードにアクセスさせる
ことができる故、ＩＣメモリカードのデータを主メモリ
に読み込ませる必要がなく、ＣＰＵの負担を減少させる
ことができ、又、ユーザープログラム等の立上りを素早
く行わせることができ、更に、種々のプログラム等のデ
ータを利用し得る様にするに際しても主メモリをＣＰＵ
に設け、又、ＣＰＵに設けた主メモリの容量を増大させ
る必要がなく、本体の省電力化や低コスト化をも可能と
するものである。
置は、セグメントアドレスを記憶する番地記憶手段と、
この出力とオフセットアドレス信号を加算して外部メモ
リの物理アドレスを指定するデータアドレス指定手段を
設けたので、容量の大きい外部メモリを連続的に読み書
き可能として高速化を図るとともに、ＩＣメモリカード
のデータを主メモリを介さずに直接ＣＰＵに転送する様
にしてＣＰＵを直接ＩＣメモリカードにアクセスさせる
ことができる故、ＩＣメモリカードのデータを主メモリ
に読み込ませる必要がなく、ＣＰＵの負担を減少させる
ことができ、又、ユーザープログラム等の立上りを素早
く行わせることができ、更に、種々のプログラム等のデ
ータを利用し得る様にするに際しても主メモリをＣＰＵ
に設け、又、ＣＰＵに設けた主メモリの容量を増大させ
る必要がなく、本体の省電力化や低コスト化をも可能と
するものである。
【図１】本発明に係るＩＣメモリカードの接続装置を示
すブロック図。
すブロック図。
【図２】本発明に係るＩＣメモリカード接続装置の一部
回路例を示す図。
回路例を示す図。
【図３】本発明に係るＩＣメモリカード接続装置の一部
回路例を示す図。
回路例を示す図。
１０ 中央演算装置（ＣＰＵ） １５ データアド
レス指定手段 ２０ デバイス指定手段 ２５ 作動制御手
段 ３０ 番地記憶手段 ４０ 検出手段 ５０ 変換手段 ６０ 制御信号出
力手段 ７０ データバッファ手段 ８０ 電源回路 ９０ ＩＣメモリカード
レス指定手段 ２０ デバイス指定手段 ２５ 作動制御手
段 ３０ 番地記憶手段 ４０ 検出手段 ５０ 変換手段 ６０ 制御信号出
力手段 ７０ データバッファ手段 ８０ 電源回路 ９０ ＩＣメモリカード
Claims (1)
- 【請求項１】 コンピュータの中央演算装置（ＣＰＵ）
にＩＣメモリカードを接続する装置において、ＣＰＵか
らの１０ストローブ信号に応答しアドレス信号に応じて
各デバイスに入力されるデータをラッチさせるデバイス
指定信号を出力するデバイス指定手段と、このデバイス
指定信号に応答してＣＰＵからのデータをラッチし、こ
のラッチしたデータに基づいて番地記憶手段及び制御信
号出力手段に作動信号を出力する作動制御手段と、ＣＰ
Ｕから出力されるアドレス信号のセグメントデータを前
記デバイス指定信号に応答してラッチするとともに前記
作動制御手段からの作動信号に応答して該ラッチしたデ
ータを出力する番地記憶手段と、この番地記憶手段から
出力されるセグメントデータの信号にオフセットアドレ
ス信号における上位ビットを加算し、この加算結果信号
とオフセットアドレス信号における下位ビット信号とを
合わせてカードの物理アドレスであるカードアドレス信
号として出力するデータアドレス指定手段と、ＣＰＵが
出力する読み書き要求信号に基づいてメモリリード信号
及びメモリライト信号を出力する変換手段と、前記作動
制御手段からの作動信号に応答してアドレス信号の内容
が特定番地のとき、前記変換手段からの信号によりメモ
リカードのデータとＣＰＵのデータとを相互交換するデ
ータバッファを介してメモリカードの内容を読み書き可
能とする制御信号出力手段と、を備えたことを特徴とす
るＩＣカードの接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125748A JP2854996B2 (ja) | 1991-05-29 | 1991-05-29 | Ｉｃカードの接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125748A JP2854996B2 (ja) | 1991-05-29 | 1991-05-29 | Ｉｃカードの接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352045A JPH04352045A (ja) | 1992-12-07 |
| JP2854996B2 true JP2854996B2 (ja) | 1999-02-10 |
Family
ID=14917832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125748A Expired - Lifetime JP2854996B2 (ja) | 1991-05-29 | 1991-05-29 | Ｉｃカードの接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854996B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5101378B2 (ja) | 2008-04-16 | 2012-12-19 | ソニー株式会社 | リーダライタ、通信処理装置、通信処理方法、データ管理システム及び通信システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618864B2 (ja) * | 1986-09-29 | 1997-06-11 | 株式会社東芝 | メモリカード |
| JPH0394354A (ja) * | 1989-09-07 | 1991-04-19 | Canon Inc | Ｉｃカード |
-
1991
- 1991-05-29 JP JP3125748A patent/JP2854996B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04352045A (ja) | 1992-12-07 |
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