JPH0557620B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における中央処理装置
に関するもので特にその中央処理装置の入出力の
制御に関するものである。

〔従来の技術〕

従来、中央処理装置から外部入出力装置へのア
クセス方法としては、次の２通りの方法が考えら
れる。

１ 入出力命令によるアクセス 中央処理装置は、入出力装置に対して出力
し、入出力装置とのデータのやりとりを行なう
方式 ２ メモリマツプトＩ／Ｏによるアクセス メモリマツプトＩ／Ｏは主記憶装置が接続さ
れるアドレス空間の一部に入出力装置を接続し
（以下このアドレス空間をＩ／Ｏ空間という）、
主記憶に対する書込み／読み出し命令、演算命
令など実行時に出力されるアドレスが、入出力
装置が接続されているアドレスであれば入出力
装置とのデータのやりとりを行なう方式であ
る。

このメモリマツプトＩ／Ｏは、次の様な特徴、
欠点を有している。

〔特徴〕

●一般の算術理論演算命令、転送命令等のメモリ
オペランドとして主記憶を指定できるのと同様
に入出力装置を指定することが可能である。す
なわち、メモリマツプトＩ／Ｏは命令レベルで
は主記憶へのアクセス命令と同じ形態を有す
る。しかしながら、メモリマツプトＩ／Ｏは、
実際には、主記憶へのアクセスではなく、入出
力装置へのアクセスであるので、メモリアクセ
スとは異なるアクセス処理が必要となり、その
結果として以下のような欠点が生じる。

〔欠点〕

●主記憶装置は、高速化手法としてインターリー
ブ構成方式などが可能であるが、入出力装置で
はその様な構成は難しい。

●主記憶装置と入出力装置とでは、読み出し／書
込みに失敗した際のリカバリ処理が異なる。

●ページング方式の仮想記憶方式を採用し、且つ
バイト単位でオペランドアドレスを指定可能な
中央処理装置においては、オペランドが複数の
ページにまたがる場合があるが、Ｉ／Ｏ空間と
メモリ空間とでは複数のページにまたがつた場
合の中央処理装置の動作が異なつてくる。

●パイプライン方式を採用する中央処理装置は、
ｎ番目の命令のオペランドの書込みより、ｎ＋
１番目の命令のオペランドの読み出しの方が先
に行なわれる場合があるが、Ｉ／Ｏ空間の場合
この様なことがあると入出力装置の制御が狂う
ことがある。

●メモリマツプトＩ／Ｏ構成の中央処理装置は、
その内部でメモリ空間とＩ／Ｏ空間の区別がつ
かないので、入出力装置のアクセスを実行すべ
きレベルを指定する機能を実現させることが困
難である。

〔発明が解決しようとしている問題点〕

ページング方式の仮想記憶方式を採用し、且つ
バイト単位でオペランドアドレスを指定可能な中
央処理装置においては、オペランドが複数のペー
ジにまたがる場合があるが、Ｉ／Ｏ空間とメモリ
空間とでは複数のページにまたがつた場合の中央
処理装置の動作が異なつてくる。メモリ空間アク
セスでは、仮想空間上の１枚目のページと２枚目
のページでは、仮想空間上では、全く別の実メモ
リ上のページに変換されるので、オペランドの先
頭アドレスに対するアドレス変換と次ページの先
頭アドレスに対するアドレス変換が必要である
が、Ｉ／Ｏ空間ではページという概念がないの
で、仮想空間上複数のページにまたがつても、オ
ペランドの先頭アドレスに対するアドレス変換の
み行なえばよい。しかし、メモリマツプトＩ／Ｏ
構成の中央処理装置では、その内部でメモリ空間
とＩ／Ｏ空間の区別がつかないので、上記の様に
メモリ空間とＩ／Ｏ空間で別の動作を実現させる
ことが困難である。

〔問題点を解決させるための手段〕

前記の問題点は、中央処理装置がメモリ空間と
Ｉ／Ｏ空間とを判別できないということに起因す
るものである。

一方、仮想記憶方式を採用した中央処理装置で
は、仮想アドレスを実アドレスに変換するため
に、セグメント記述子、ページ記述子などを用い
る。これらの記述子には、仮想アドレスから実ア
ドレスへの変換を行なうための情報のほか記憶保
護のための情報をも持つており、これらの情報以
外にどのアドレスにＩ／Ｏ装置が接続されている
かを示す情報（以下MPIO情報という）をも持た
せることが可能である。

本発明はこのMPIO情報を使つてメモリマツプ
トＩ／Ｏを判別することを可能とし、前記の問題
点を解決したものである。

〔実施例〕

次に、本発明について図面を参照して説明す
る。

第１図は、本発明の実施例におけるアドレス変
換部（以下TLBと略す。）のブロツク図である。

第２図は、本発明の実施例における実効アドレ
ス計算部のブロツク図である。

第３図は、本発明の実施例におけるアドレス変
換テーブル、ページ記述子の構成を示す図であ
る。

第４図は、本発明の実施例における中央処理装
置の構成を示すブロツク図である。

第５図は、本発明の実施例におけるタグバス上
に送られる情報を示す図である。

第６図は、本発明の実施例における仮想アドレ
スから実アドレスへの変換を現わす図である。

第７図は、本発明の実施例における実効アドレ
ス計算を表わすタイミングチヤート図である。

第１図において、１１は実効アドレス計算部か
ら送られて来た実効アドレス（又は仮想記憶アド
レス）を一旦記憶するためのバーチヤルアドレス
レジスタ（VAR）である。１２は、仮想アドレ
スのページ内オフセツトの部分を除いた仮想ペー
ジ番号複数個記憶し、VAR１１の仮想ページ番
号部との比較機能を持つ連想メモリである。１３
は、連想メモリ１２の比較機能によりどのエント
リが一致したかのエントリ番号を生成するための
エンコーダである。１４は、連想メモリ１２、エ
ンコーダ１３により一致したエントリ番号に対応
する実アドレス情報、保護情報、MPIO情報を記
憶するためのデータメモリである。１５は、１４
のメモリから読み出される実アドレス情報、保護
情報、MPIO情報を一旦記憶するためのリアルア
ドレスレジスタである（以下、RARと略す）。１
６は、実効アドレス計算部から実効想アドレスと
同時に送られて来る付随情報（以下、TAG情報
と略す。）を一旦記憶するためのレジスタ（以下、
TAGRと略す）。１７は、TAGR１６中のタグ情
報をデコードし、アクセスの種別を示す信号（以
下、アクセスタイプと略す）でＩ／Ｏであるか否
かを示す信号（以下、Ｍ／IOと略す）を発生さ
せるためのデコーダである。１８は、命令実行部
からの実行レベル情報、デコーダ１７からのアク
セスタイプ情報、RAR１５からの保護情報など
の情報から保護例外を検出するための保護チエツ
ク機構である。１９は、RAR１５からのMPIO
情報とデコーダ１７からのＭ／IO信号により、
実効アドレスが計算部からおくられてきた仮想ア
ドレスがメモリ空間を示すかＩ／Ｏ空間を示すも
のかを決定する回路である。１１０は、実効アド
レス計算部から仮想アドレスをTLB、メモリ制
御部へ送り、且つTLBから実アドレスをメモリ
制御部へマルチプレクスして送るアドレスバスで
ある（以下、ABUSと略す）。１１１は、実効ア
ドレス計算部から仮想アドレスと同時にタグ情報
を送り、またTLBから実アドレスと同時にタグ
情報を送るためのバスである。１１２は、Ｉ／Ｏ
検出部１９からのIOアクセス信号（IOAC）で、
実効アドレス計算部に送られる信号線である。

第２図において、２１は、命令実行部から実効
アドレス計算に必要な汎用レジスタの値を実効ア
ドレス計算部に送るためのバスである（以下、
EBUSと略す）。２２は、インデクス値を一旦記
憶するためのレジスタである（以下、EATR１
と略す）。２３は、ベースアドレスを一旦記憶す
るためのレジスタである。（以下、EATR２と略
す。）２４は、プリデクリメントやポストインク
リメントなどの補正値を一旦記憶するためのレジ
スタである（以下、EATR３と略す）。

２５は、デイスプレースメント値を一旦記憶す
るためのレジスタである（以下、EATR４と略
す）。２６は、命令解析部からデイスプレースメ
ント値を実効アドレス計算部へ送るためのバスで
ある（以下、IBUSと略す）。２７は、EATR１
−４の値をキヤリーセーブ方式で加算する加算器
である（以下、CSAと略す）。２８は、NPGRQ
信号によりCSAのSUM部及びCARRY部値を選
択またはNPGRの値及び定数1000Hを選択するマ
ルチプレクサである。２９は、２８のマルチプレ
クサにより選択された２つの入力の加算を行なう
ための加算器である（以下CPAと略す）。２１０
は、２９の加算器により計算された実効アドレス
の中でメモリオペランドの実効アドレスを記憶す
るためのレジスタである（以下、OPARと略
す）。２１１は、２９の加算器により計算された
実効アドレスの中で、分岐先又はプリフエツチ先
の実効アドレスを記憶するためのレジスタである
（以下、PFARと略す）。２１２は、計算された実
効アドレスをTLB、メモリ制御部へ送るための
バスであり第１図のアドレスバス１１１に接続さ
れる。２１３は、実効アドレスとオペランドのデ
ータタイプから、ページ境界にまたがるかどうか
を検出するためのページ境界検出器である。２１
４は、オペランドがページ境界にまたがつた場合
の前ページの仮想ページ番号（仮想アドレスから
ページ内オフセツトを除いたアドレス）を記憶す
るためのレジスタである（以下、NPGRと略
す）。２１５は、実効アドレス計算部のタイミン
グ制御回路である。２１６は、命令解析部から送
られてくるオペランドアドレスについてのタグ情
報を記憶するためのレジスタである。２１７は、
２１６のタグレジスタの情報をデコードしオペラ
ンドのデータタイプ、Ｉ／Ｏ命令かどうかの信号
（Ｉ／Ｏ）を発生するデコーダである。２１８は、
TAGR２１６のタグ情報をTLB、メモリ制御部
へ送るためのバスであり、第１図のタグバス１１
１に接続される（以下、TAGBUSと略す）。２
１９は、アドレス変換部から送られて来るIOア
クセス信号（IOAC）である。２２０は、タイミ
ング制御回路２１５から出される、オペランドの
先頭アドレスを計算するか、オペランドがページ
境界にまたがつて、次のページの先頭アドレスを
計算するかを選択する信号である（以下、
NPGSELと略す）。２２１は、加算器２９により
計算された実効アドレスの存在するページの先頭
アドレスののる信号群である。２２２は、タイミ
ング制御回路２１５から出される信号で、次ペー
ジを示す信号である。２２３は、命令解析部４３
から出される、実効アドレス計算開始のトリガー
信号である（以下、STEA１と略す）。２２４は、
タイミング制御回路２１５から出される信号で、
CPA２９の加算結果をOPAR２１０へ出す信号
である（以下、STEANTと略す）。２２５は、
タイミング制御回路２１５から出される信号で、
CPA２９の加算結果をSTEANT２２４により出
されたものを、OPAR２１０にラツチする信号
である（以下、OPARWと略す）。２２６は、タ
イミング制御回路２１５から出される信号で、
CPA２９の加算結果をSTEANT２２４により出
されたものを、ABUS２１２にだす信号である
（以下、VARTABと略す）。２２７は、タイミン
グ制御回路２１５から出される信号で、OPAR
２１０から出された仮想ページ番号をラツチする
信号である（以下、NPGRWと略す）。２２８
は、ページ境界検出器２１３から出されるページ
境界検出信号である（以下、DETECTPGと略
す）。２２９は、デコーダ２１７から出される、
オペランドのデータ長を表わす信号群である。２
３０は、デコーダ２１７から出される、オペラン
ドがメモリ空間アクセスかＩ／Ｏ空間アクセスか
を示す信号である。

第３図ａにおいて、３１は、アドレス変換テー
ブル（ページテーブルと言う）の全体図を示す。
３１１は、アドレス変換テーブルの１エントリ
（以下、ページ記述子という）を示す。同図ｂは、
同図ａのページ記述子３１１の構成を詳細に示し
たものである。３２１は、“１”でこの記述子の
内容が有効であることを、“０”でこの記述子の
内容が無効であることを示すビツトである（以
下、Ｖビツトと略す）。３２２は、“１”でこの記
述子の示すページがＩ／Ｏ空間にマツプされるこ
とを、“０”でこの記述子の示すページがメモリ
空間にマツプされすことを示すビツトである（以
下、MPIOと略す）。３２３は、“１”でこの記述
子の示すページが主記憶に存在することを、“０”
でこの記述子の示すページが主記憶に存在しない
ことを示すビツトである（以下、Ｐビツトと略
す）。３２４は、“１”でこの記述子の示すページ
が以前中央処理装置により参照されたことを、
“０”でこの記述子の示すページが中央処理装置
により参照されていないことを示すビツトである
（以下、Ａビツトと略す）。３２５は、“１”でこ
の記述子の示すページが以前中央処理装置により
書込みがあつたことを、“０”でこの記述子の示
すページが中央処理装置により書込みがなかつた
ことを示すビツトである（以下、Ｗビツトと略
す）。３２６は、この記述子の示すページに対す
る保護情報である。３２７は、この記述子の示す
ページが実メモリ空間又は実Ｉ／Ｏ空間の何番地
にマツプされるかを示す実アドレス情報である。

次に本実施例における動作を説明する。

本実施例に於ける中央処理装置は、第４図に示
す様に命令解析部４３、実効アドレス計算部４
４、アドレス変換部４５、主記憶制御部４６、命
令実行部４７の各ユニツトから構成される。そし
て各ユニツトは、ABUS４１、TAGBUS４２、
IBUS４８、EBUS４９により接続される。

命令解析部４３は、主記憶から読み込まれた命
令をデコードし、命令実行部４７で直接実行可能
な形式に変換し、命令実行部４７に送る。また、
命令解析部４３で解析した命令がメモリ又はＩ／
Ｏ空間に対するオペランドを持つ場合には、その
オペランドの実効アドレス計算に必要な情報、
（インデクス値、ベース値、デイスプレースメン
ト値など）を実効アドレス計算部４４におくる。
実効アドレス計算部４４は、実効アドレス計算に
必要な情報を基に実効アドレスを計算し、実効ア
ドレスをアドレス変換部４５におくる。アドレス
変換部４５は、実効アドレス計算部４４から送ら
れてきた実効アドレスを実アドレスに変換し主記
憶制御部４６に送る。主記憶制御部４６は、アド
レス変換部４５から送られて来た実アドレスによ
り主記憶又は入出力装置にアクセスする。オペラ
ンドの読み込みには、主記憶または入出力装置か
ら読み込んだ情報を命令実行部４７に送り、書込
む時には命令実行部４７から送られた情報を主記
憶又は入出力装置に書き込む。命令実行部４７
は、命令解析部４３から送られて来る命令のデコ
ード情報により命令の実行を行なう。アドレスバ
ス４１は、実行アドレス計算部４４からアドレス
変換部４５へ情報アドレスを転送し、またアドレ
ス変換部４５から主記憶制御部４６へ実アドレス
を転送するために用いられる。タグバス４２は、
アドレスバス４１と対応して用いられるバスで、
アドレスバス４１上の実効アドレス、実アドレス
に付随する各種情報を転送するためのバスであ
る。このタグバス４２により転送される情報５１
には、第５図に示す様に次の情報がある。

１ ビツト２−３……オペランドデータ長 00：バイト（１バイト） 01：ハーフワード（２バイト） 10：ワード（４バイト） ２ ビツト９……Ｍ／IO １：メモリ空間へのアクセスであることを示
す。

０：Ｉ／Ｏ空間へのアクセスであることを示
す。

３ ビツト10……NPG １：オペランドがページ境界にまたがつた場合
の次のページの先頭アドレスであることを示
す。

０：オペランドアドレスであることを示す。

４ ビツト11−12……アクセスタイプ 00：EXECUTE 01：WRITE 10：READ 11：READ／WRITE ５ ビツト13……Ｖ／Ｒ １：実効アドレス（仮想アドレス）であること
を示す。

０：実アドレスであることを示す。

前記の様な構成の中央処理装置に於いてメモリ
又はＩ／Ｏ空間に対するオペランドを持つ命令を
実行する場合の動作を以下に説明する。

命令解析部４３は、命令を解析すると汎用レジ
スタの値、インデクスの値、デイスクプレースメ
ント値など実効アドレス計算に必要な情報を
EBUS（第２図の２１、第４図の４９）、IBUS（第
２図の２６、第４図の４８）により実効アドレス
計算部のレジスタEATWR１，EATR２，
EATR３，EATR４（第２図２２，２３，２４，
２５）に送る。そして、オペランドについての付
随情報（アクセスタイプ、データ長、メモリ空間
かＩ／Ｏ空間かの情報Ｍ／IO）などをTTAGR
１６に送る。

実効アドレス計算部４４は、EATR１，
EATR２，EATR３，EATR４の汎用レジスタ
の値、インデクス値、デイスプレースメント値な
どをキヤリーセーブ加算器２７、キヤリープロパ
ゲート加算器２９を用いて、加算を行なう。ここ
で、命令解析部４３から、実効アドレス計算開始
の信号STEA１２２３が来る（第７図−７２）と
タイミング制御回路２１５からSTEANT２２４
（第７図−７３）が出され、CPA２９から加算結
果がだされる。STEANT２２４（第７図−７
２）が出ると、VARTAB（第７図−７３）が出
て、この加算結果がABUS２１２に出されてア
ドレス変換部に送られ、OPARW２２５（第７
図−７４）が出てOPAR２１０にラツチされる。
そして、TTAGWR１６中のタグ情報をデコード
して（第２図−２１７）データ長を得て、前記実
効アドレス（CPA２９の結果）とデータ長から
ページ境界にまたがるか否かをページ境界検出器
２１３が検出し、またがると検出された場合は、
DETECTPG２１３がタイミング制御回路２１５
へ送られる。

ページ方式の仮想記憶方式を採用する中央処理
装置（第６図−ａ参照）では、メモリオペランド
が複数のページにまたがる場合（第６図−ａの左
側）、１枚目のページと２枚目のページでは仮想
空間上では連続していても実メモリ上では全く別
のページに変換されることができる（第６図−ａ
の右側）。このため、オペランドの先頭アドレス
に対する実効アドレス計算、仮想→実アドレス変
換（第６図−ａの６１１）、メモリアクセスだけ
では実メモリ空間からオペランドの全体を得るこ
とは不可能で、次ページの先頭アドレスに対する
実効アドレス計算、仮想→実アドレス変換（第６
図−ａの６１２）、メモリアクセスをそれぞれ行
なわなければならない。

一方、メモリマツプトＩ／Ｏでは、オペランド
が複数のページにまたがる場合でも、Ｉ／Ｏ空間
はページという概念はないので（第６図−ｂ参
照）、仮想記憶上でページ連続していればＩ／Ｏ
空間上も連続しており、複数のページにまたがつ
たときでもオペランドの先頭アドレスに対する実
効アドレス計算、仮想→実アドレス変換（第６図
−ｂの６２１）、Ｉ／Ｏ空間アクセスを行なえば
良く、次ページの先頭アドレスに対する実効アド
レス計算、仮想→実アドレス変換（第６図−ｂの
６２２）、Ｉ／Ｏ空間アクセスは行なわなくてよ
い。

従つて、オペランドが複数のページにまたがる
場合、実効アドレス計算部は、次の３通りの動作
を行なう。

１ メモリ空間アクセスの場合 TAGR２１６のＭ／IO情報（ビツト19）が
“１”でメモリ空間アクセスであることを示し、
アドレス変換部４５からのIOAC信号（第１図
−１１２、第２図−２１９）が“０”（メモリ
マツプトＩ／Ｏでないことを示す。）（第７図−
７９）で、且つページ境界検出器２１３から
DETECTPG２１３（第７図−７５）がページ
境界を検出して、それぞれタイミング制御回路
２１５へ出されると、次ページの先頭アドレス
の計算が行なわれることになり、タイミング制
御回路２１５からNPGSEL２２０（第７図−
７７）が出され、このNPGSEL２２０と一緒
に出されたNPGRW２２７（第７図−７８）
によつてラツチされた、仮想ページ番号２１４
と下位ビツト０〜11に０を入れた値を結合した
データ２２１をCPA２９に入力する。（本実施
例ではページサイズ＝4Kバイトであるので次
の先頭アドレスを計算するため定数1000Hを加
算する、）そして、加算結果としてつぎのペー
ジの先頭アドレスをアドレスバス２１２に出力
しアドレス変換部４５に送る。同時にTAGAR
２１６のタグ情報もタグバス２１８に出力しア
ドレス変換部に送る。このとき、タグ情報のビ
ツト９（NPG）２２２を“１”にする。

２ メモリマツプトＩ／Ｏの場合 アドレス変換部４５へ送られた実効アドレス
は、実アドレスに変換されて（第１図）再びア
ドレスバスへ出力され主記憶制御部４６へ送ら
れる（TLBの動作の詳細は後で述べる）。この
時、実アドレスと一緒にデータメモリ１４か
ら、保護情報、MPIOも選択され、このMPIO
情報が“１”で実ページ番号がＩ／Ｏ空間にマ
ツプされることを示したら、Ｉ／Ｏ検出部１９
によりTAG情報のビツト9M／IO情報がＩ／
Ｏ空間を示すよう“０”にかえ、TAGBUSへ
出力し、同時に、Ｉ／Ｏアクセスを示す信号
IOAC（第１図−１１２、第２図−２１９）が
実効アドレス計算部に送られる。IOAC２１９
がIOアクセスを示すので、次ページの先頭ア
ドレス計算は必要ないので（第７図−７９）、
タイミング制御回路２１５は次ページの先頭ア
ドレス計算の指示を出すことをやめる。すなわ
ち、信号STEA１（第７図−７２）、PARW
（第７図−７４）、VARTAB（第７図−７６）
を“０”にする。

３ Ｉ／Ｏアクセスの場合 TAGAR２１６のTAG情報Ｍ／IOが“０”
でＩ／Ｏアクセスを示す場合、このTAG情報
Ｍ／IOがタイミング制御回路２１５に送られ、
メモリマツプトＩ／Ｏと同様にタイミング制御
回路２１５は次ページの先頭アドレス計算の指
示を出すことをやめ、信号STEA１（第７図−
７２）、PARW（第７図−７４）、VARTAB
（第７図−７６）を“０”にする。

TLBは、その内部のアドレス比較部１２に仮
想ページ番号、データメモリ部１４に実ページ番
号、保護情報、MPIO情報を記憶する。

仮想記憶方式を採用する情報処理装置では、主
記憶上にページテーブル３１、ページ記述子３２
を持ち、これらの記述子中にある情報のコピーを
TLBに持つ。本発明では、ページ記述子３２中
にMPIO情報３２３を持たせ、このIO情報が
“１”であれば、このページ記述子の示すページ
がＩ／Ｏ空間にマツプされることを示し、“０”
であればメモリ空間であることを示す。この
MPIO情報もTLBに記録される。

実効アドレス計算部から送られた実効アドレス
（仮想アドレス）は、VAR１１のページ内オフセ
ツト（VARのビツト11−31）を除いた部分
（VARのビツト12−31）（以下仮想ページ番号と
略す。）をTLBの仮想アドレス部に記憶されてい
る仮想ページ番号と比較し、一致する仮想ページ
番号があればその仮想ページ番号に対応する
TLBのデータメモリ部のエントリをRAR１５に
読み出す。このデータメモリ部には、実ページ番
号、保護情報、Ｉ／Ｏ情報が記憶されている。

読み出されたRAR１５中の実ページ番号は
（RARのビツト12−31）はVAR１１に格納され
ている仮想アドレスのページ内オフセツト
（VARのビツト０−31）と組み合わせて実アドレ
スを形成しアドレスバス１１１に出力し主記憶制
御装置に送られる。

RAR１５中の保護情報（RARのビツト15）
は、保護チエツク機構１８に送られる。保護チエ
ツク機構は、TTAGR１６中の情報をデコーダ１
７によつてデコードされたアクセスタイプなどの
情報及びRAR１５からの保護情報、及び命令実
行部からの実行レベルなどの情報からアクセスが
妥当であるかをチエツクし、保護例外を検出すれ
ばそれを命令実行部に送らせる。

RAR１５中のＩ／Ｏ情報（RARのビツト０）
（以下、MPIOと略す）は、IO検出部に送られる。
IO検出部は、MPIOが“１”のときはTTAGR１
６のＭ／IO情報を“０”にしてＩ／Ｏ空間を示
す様にして主記憶制御装置に送る。

またMPIOが“１”のときは、EAUにIOAC＝
“１”としてメモリマツプトＩ／Ｏであることを
知らせる。

TTAGR１１０の情報は更に実アドレスを主記
憶制御装置に送るのと同時に送られる。このと
き、前記の様にメモリマツプトＩ／Ｏの場合には
Ｍ／IO情報は“０”でＩ／Ｏ空間を示す様にか
えられ、またＶ／Ｒ情報（仮想アドレスが実アド
レスかを示す信号）も“０”で実アドレスを示す
様にかえてTBUSに出力されて主記憶制御装置
に送られる。

主記憶制御装置は、送られた実アドレス及びタ
グ情報によりメモリ空間又はＩ／Ｏ空間をアクセ
スする。

Ｍ／IO情報がＩ／Ｏを示す時“０”は、実ア
ドレスをＩ／Ｏポートアドレスとして出力し、
Ｉ／Ｏ情報がメモリ空間を示す時“１”は、実ア
ドレスを主記憶アドレスとして出力し、メモリ空
間をアクセスする。

〔発明の効果〕

以上説明した様に、メモリマツプトＩ／Ｏ情報
をページ記述子を持たせて、それをTLB内にも
記憶させることにより中央処理装置内でメモリマ
ツプトＩ／Ｏを検出することができ、主記憶制御
装置は、Ｉ／Ｏ空間にマツプされたメモリオペラ
ンドアクセスをＩ／Ｏアクセスに切り換えて入出
力装置をアクセスすることが可能になる。これに
よりメモリアクセスとＩ／Ｏアクセスを分離する
ことにより、欠点（主記憶装置は高速化手法とし
てインターリーブ構成方式などが可能であるが入
出力装置では難しい）が解決される。すなわち、
入出力装置への高速化アクセス手法としては、主
記憶装置への高速化手法としてのインターリーブ
構成方式が採用し難いので、他の手法を採用する
必要があるが、本発明によれば、メモリマツプト
Ｉ／ＯであつてもＩ／Ｏアクセスとしてメモリア
クセスから分離されるので、Ｉ／Ｏアクセスのた
めの高速化手法が採用される。

また、実効アドレス計算部がTLBからメモリ
マツプトＩ／Ｏ情報を受け取ることにより、欠点
（ページング方式の仮想記憶方式を採用し且つバ
イト単位でオペランドアドレスを指定可能な中央
処理装置においては、オペランドが複数のページ
にまたがる場合があるが、メモリマツプトＩ／Ｏ
空間とメモリ空間とではページにまたがつた場合
の中央処理装置の動作が異なつてくる）が解決さ
れる。すなわち、ページング方式の仮想記憶方式
を採用し且つバイト単位でオペランドアドレスが
指定可能なものでは、オペランドが複数のページ
にまたがることがある。このとき、メモリアクセ
スでは、次ページの物理アドレスは必ずしも連続
していないので、次ページの先頭アドレスを計算
して物理アドレスを求めなければならないが、
Ｉ／Ｏアクセスならば次ページの先頭アドレスは
必ず連続しているので次ペーシの先頭アドレスを
計算する必要はない。本発明ではTLBからメモ
リマツプトＩ／Ｏ情報を受け取るので、メモリア
クセスかＩ／Ｏアクセスかが識別されて実行アド
レスの計算の計算の必要性が判定され、Ｉ／Ｏア
クセスであればアドレス計算が不必要と判定され
て高速処理が実現される。

【図面の簡単な説明】

第１図は、本発明の一実施例におけるアドレス
変換部のブロツク図、第２図は、本発明の実施例
における実効アドレス計算部のブロツク図、第３
図ａ，ｂは、夫々本発明の実施例におけるアドレ
ス変換テーブル、ページ記述子の構成を示す図、
第４図は、本発明の実施例における中央処理装置
の構成を示すブロツク図、第５図は、本発明の実
施例におけるタグバスの保持する情報を示す図、
第６図は、本発明の実施例における仮想アドレス
から実アドレスへの変換を現わす図、第７図は、
本発明の実施例における実効アドレス計算を現わ
すタイミングチヤートである。 １１……バーチヤルアドレスレジスタ、１２…
…連想メモリ、１３……エンコーダ、１４……デ
ータメモリ、１５……リアルアドレスレジスタ、
１６……レジスタ、１７……デコーダ、１８……
保護チエツク機構、１１０……アドレスバス、１
１１……タグバス。

Claims (1)

【特許請求の範囲】
1. １ ページング方式の仮想記憶方式を採用する中
   央処理装置において、主記憶アクセスとＩ／Ｏア
   クセスとを切り換える入出力制御信号を生成する
   とともに実効アドレスを生成する実効アドレス計
   算部、実アドレスとともに入出力制御信号を記憶
   し、前記実効アドレスによりアドレス変換時に実
   アドレスとともに入出力制御信号を呼び出すアド
   レス変換索引機構、及び前記入出力制御信号によ
   り主記憶アクセスとＩ／Ｏアクセスとを切り換え
   る主記憶制御装置を備え、前記実効アドレス計算
   部における実効アドレス計算時に、オペランドが
   複数のページにまたがり、且つアドレス変換索引
   機構から実アドレスとともに読み出した入出力制
   御信号が主記憶アクセスを示す場合には、次のペ
   ージの先頭アドレスの生成を行ない、オペランド
   が複数のページにまたがり、且つアドレス変換索
   引機構から実アドレスとともに読み出した入出力
   制御信号がＩ／Ｏアクセスを示す場合には、次の
   ページが先頭アドレスの生成を行なわない事を特
   徴とする実効アドレス計算装置。