JPH06149567A - 先行制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプラインの各ステージで待ち要因が発生
した場合にその待ち時間を有効利用し、パイプライン処
理の性能を大幅に向上させる。 【構成】 処理番号レジスタ２１及びカウンタ２２によ
って処理要求に付与された処理番号は、処理番号レジス
タ２１，２３，２５，２６，２８，２９によってＩステ
ージとＬステージとＰステージとで持ち回られる。ま
た、処理要求に付与された処理番号はＯステージでオペ
ランドバッファ１５に対するライトアドレスとして用い
られる。検出回路１６は各ステージにおける待ち要因の
発生を検出すると、各ステージのレジスタおよび処理番
号レジスタに夫々ホールド信号を出力する。このとき同
時に、検出回路１６は各ステージのセレクタにセレクト
信号を出力し、待ち要因の発生による待ち時間に各ステ
ージにおいて後続する命令を先に処理するよう制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は先行制御装置に関し、特
に情報処理装置で用いられるパイプライン構成の先行制
御装置に関する。

【０００２】

【従来の技術】従来、この種の先行制御装置において
は、パイプライン処理の効率化を図るために様々な対策
が講じられている。

【０００３】例えば、主記憶に対するオペランドフェッ
チとレジスタに対するオペランドフェッチとの間に時間
差のあるオペランドフェッチを行う命令を実行する際
に、前命令の処理中の空き時間に該アドレス演算器を用
いて当該命令の主記憶オペランドのアドレス計算や主記
憶に対するフェッチ要求の送出を行う方法が特開平２−
２７４２９号公報に開示されている。

【０００４】また、複数命令を同時にデコードし、この
デコードした複数命令が並列に実行可能と識別されたと
きにそれらの複数命令を結合して複数のパイプライン処
理で常に同期させて実行することで、パイプライン処理
の効率化を図る技術が特開平２−１３０６３５号公報に
開示されている。

【０００５】上記の技術以外にも、パイプライン処理の
効率化を図る技術としては、特開平２−８９１３３号公
報に開示された技術や特開平２−２６８３２９号公報に
開示された技術などが知られている。

【０００６】しかしながら、この種の先行制御装置での
オペランドの先取り処理においては、パイプラインの各
ステージで待ち要因が発生した場合、すなわちパイプラ
インの乱れが発生した場合、その待ち要因が解消するま
での間、待ち要因の発生したステージとその上位ステー
ジとにおける処理を停止させている。

【０００７】

【発明が解決しようとする課題】上述した従来の先行制
御装置では、パイプラインの各ステージで待ち要因が発
生した場合にその待ち要因が解消するまでの間、待ち要
因の発生したステージとその上位ステージとにおける処
理を停止させているので、パイプラインが乱れる要因が
多いプログラムを実行する場合に性能が著しく低下して
しまうという問題がある。

【０００８】したがって、本発明の目的はパイプライン
の各ステージで待ち要因が発生した場合にその待ち時間
を有効利用することができ、パイプライン処理の性能を
大幅に向上させることができる先行制御装置の提供にあ
る。

【０００９】

【課題を解決するための手段】本発明による先行制御装
置は、パイプライン処理によってオペランドの先取りを
行う情報処理装置の先行制御装置であって、前記オペラ
ンドの先取り処理要求各々に処理番号を付与する手段
と、前記パイプライン処理の各ステージに設けられ、前
記オペランドの先取り処理要求各々に付与された前記処
理番号を持ち回る手段と、前記パイプライン処理の各ス
テージにおける前記オペランドの先取り処理要求に対す
る処理の待ち要因の発生を検出する検出手段と、前記パ
イプライン処理の各ステージに設けられ、前記検出手段
によって前記待ち要因の発生が検出されたときに当該ス
テージの上位ステージから後続のオペランドの先取り処
理要求を受け取って処理する手段と、前記パイプライン
処理によって取り出されたオペランドを該オペランドの
先取り処理要求に付与された前記処理番号に対応付けて
格納する格納手段と、前記格納手段から前記処理番号の
順序で前記オペランドを読出す手段とを備えている。

【００１０】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１１】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、Ｉステージは上位ステージ
である命令取出しステージから送られてくる命令を命令
レジスタ（ＩＲ）１，２に受けて、命令のデコードと命
令語中のアドレスシラブルで指定されるオペランドの論
理アドレスを生成するステージである。

【００１２】すなわち、命令レジスタ１，２に保持さ
れ、セレクタ３で選択された命令語中のアドレスシラブ
ルよりベースレジスタ（ＢＲ）４及びインデックスレジ
スタ（ＸＲ）５各々のレジスタ番号とディスプレースメ
ント（変位）とが抽出される。このレジスタ番号とディ
スプレースメントとによるベースレジスタ４及びインデ
ックスレジスタ５の索引結果とデイプレースメントとを
加算器（ＡＤ）６で加算することによってオペランドの
論理アドレスが求められ、そのオペランドの論理アドレ
スが次のＬステージへの入力となる。

【００１３】ＬステージはＩステージから送られてくる
オペランドの論理アドレスを論理アドレスレジスタ（Ｌ
ＡＲ）７，８に受けて、絶対アドレス変換バッファ（Ｔ
ＬＢ）１０を索引することによってオペランドの絶対ア
ドレスを求めるステージである。

【００１４】すなわち、論理アドレスレジスタ７，８に
保持され、セレクタ９で選択されたオペランドの論理ア
ドレスによって絶対アドレス変換バッファ１０を索引す
ることによってオペランドの絶対アドレスが求められ、
そのオペランドの絶対アドレスが次のＰステージへの入
力となる。

【００１５】ＰステージはＬステージで求められたオペ
ランドの絶対アドレスを絶対アドレスレジスタ（ＰＡ
Ｒ）１１，１２に受けて、オペランドキャッシュ（Ｏ
Ｃ）１４を索引することによってオペランドを求めるス
テージである。

【００１６】すなわち、絶対アドレスレジスタ１７，１
２に保持され、セレクタ１３で選択されたオペランドの
絶対アドレスによってオペランドキャッシュ１４を索引
することによってオペランドが求められ、そのオペラン
ドが次のＯステージへの入力となる。

【００１７】ＯステージはＰステージで求められたオペ
ランドをオペランドバッファ（ＯＢ）１５にバッファす
るステージであり、オペランドバッファ１５の出力は下
位ステージである演算ステージに送出される。尚、Ｏス
テージではオペランドがワード境界を跨がっている場
合、オペランドバッファ１５から出力されるデータの整
列を行う。

【００１８】本実施例においては、上述したパイプライ
ンの各ステージからその下位ステージへの処理要求に処
理番号を付与している。Ｉステージの処理番号は処理番
号レジスタ（ＩＮ）２１（初期値“０”）からＬステー
ジに与えられ、１つの処理要求がＬステージに送出され
る毎にカウンタ２２によってインクリメントされる。

【００１９】Ｉステージで発生される処理番号はＬステ
ージ及びＰステージで各々処理番号レジスタ（ＬＮ）２
５，２６と処理番号レジスタ（ＰＮ）２８，２９とに持
ち回られ、Ｏステージでオペランドバッファ１５に対す
るライトアドレスとして用いられる。

【００２０】尚、ＩステージからＬステージへ、Ｌステ
ージからＰステージへ、ＰステージからＯステージへは
夫々セレクタ２４，２７，３０，３３を経由して送出さ
れる。但し、Ｏステージのセレクタ３３においてはＰス
テージのセレクタ３０からの処理番号と、アドレスレジ
スタ３１及びカウンタ３２によって生成されるリードア
ドレスとのうち一方が選択されてオペランドバッファ１
５に供給される。

【００２１】上記のパイプラインの各ステージにおいて
待ち要因が発生した場合、それら待ち要因の発生は検出
回路１６で検出される。検出回路１６は各ステージにお
ける待ち要因の発生を検出すると、各ステージのレジス
タおよび処理番号レジスタに夫々ホールド信号を出力す
るとともに、各ステージのセレクタにセレクト信号を出
力し、待ち要因の発生による待ち時間に各ステージにお
いて後続する命令を先に処理するよう制御する。

【００２２】図２〜図４は本発明の一実施例の処理動作
を示す図である。図２はＩステージに待ち要因が発生し
たときの処理動作を示し、図３はＬステージに待ち要因
が発生したときの処理動作を示し、図４はＰステージに
待ち要因が発生したときの処理動作を示している。これ
ら図１〜図４を用いてパイプラインの各ステージで待ち
要因が発生した場合の処理動作について説明する。

【００２３】Ｉステージにおいて、上位ステージである
命令取出しステージから命令Ａ〜Ｅが順次送られてくる
場合、命令Ａ〜Ｅには夫々処理番号レジスタ２１及びカ
ウンタ２２によって処理番号「０」〜「４」が付与され
る。図２に示すように、Ｉステージにおいて命令Ｂが命
令レジスタ１に保持されたときに検出回路１６が待ち要
因の発生を検出すると、検出回路１６からのホールド信
号に応答して命令Ｂが命令レジスタ１にホールドされ
る。尚、命令Ｂは待ち要因が解消されるまで命令レジス
タ１にホールドされる。

【００２４】このとき、処理番号レジスタ２１およびカ
ウンタ２２によって命令Ｂに付与された処理番号「１」
は処理番号レジスタ２３に格納され、検出回路１６から
のホールド信号（図示せず）に応答してホールドされ
る。命令Ｂの処理番号「１」も命令レジスタ１に格納さ
れた命令Ｂと同様に、待ち要因が解消されるまで処理番
号レジスタ２３にホールドされる。

【００２５】Ｉステージにおける待ち要因としては、例
えば命令レジスタ１の命令語のアドレスシラブルで指定
されたベースレジスタ４及びインデックスレジスタ５が
先行する命令によって更新されるまで命令レジスタ１の
命令語の処理が待たされるような待ち要因、つまりレジ
スタハザードがある。

【００２６】命令Ｂが命令レジスタ１にホールドされる
と、命令Ｂの次の命令Ｃは命令レジスタ２に格納され
る。この命令レジスタ２に格納された命令Ｃに新たな待
ち要因が発生しなければ、命令Ｂの処理の待ち時間を利
用して命令Ｃの処理が命令Ｂの処理に先行して行われる
ことになる。すなわち、命令レジスタ２に格納された命
令Ｃが検出回路１６からのセレクト信号に応じてセレク
タ３で選択され、加算器６で命令Ｃのオペランドの論理
アドレスＣ1 が生成されてＬステージに送出される。

【００２７】このとき、処理番号レジスタ２１の処理番
号「１」をカウンタ２２でインクリメントして生成され
た命令Ｃの処理番号「２」が検出回路１６からのセレク
ト信号（図示せず）に応じてセレクタ２４で選択され、
Ｌステージに送出される。

【００２８】命令Ｃのオペランドの論理アドレスＣ1 が
生成されてＬステージに送出されても命令Ｂの待ち要因
が解消されなければ、命令Ｃの処理と同様に、命令Ｃの
次の命令Ｄが命令レジスタ２に格納されてセレクタ３で
選択され、加算器６で命令Ｄのオペランドの論理アドレ
スＤ1 が生成されてＬステージに送出される。

【００２９】この場合も、命令Ｃの処理番号と同様に、
処理番号レジスタ２１の処理番号「２」をカウンタ２２
でインクリメントして生成された命令Ｄの処理番号
「３」がセレクタ２４を介してＬステージに送出され
る。

【００３０】Ｉステージにおいて命令Ｄの処理が終了し
たときに命令Ｂの待ち要因が解消されると、検出回路１
６から命令レジスタ１及び処理番号レジスタ２３へのホ
ールド信号およびセレクタ３，２４へのセレクト信号が
解除される。よって、セレクタ３，２４では命令レジス
タ１の命令Ｂ及び処理番号レジスタ２３の命令Ｂの処理
番号「１」を選択するので、命令Ｂのオペランドの論理
アドレスＢ1 及び処理番号「１」がＬステージに送出さ
れる。

【００３１】上述の如く、Ｉステージで命令Ｂに待ち要
因が発生すると、Ｉステージでは命令Ｂの待ち要因が解
消されるまでその待ち時間を利用して後続する命令Ｃ，
Ｄを先行して処理するので、Ｉステージ以下の各ステー
ジでは命令Ａ，Ｃ，Ｄ，Ｂ，Ｅの順序で処理が行われ
る。このとき、命令Ａ，Ｃ，Ｄ，Ｂ，Ｅ各々の処理番号
は処理番号レジスタ２５，２８によって持ち回られる。

【００３２】すなわち、Ｉステージでは命令Ａ，Ｃ，
Ｄ，Ｂ，Ｅのオペランドの論理アドレスＡ1 ，Ｃ1 ，Ｄ
1 ，Ｂ1 ，Ｅ1 を順次生成してＬステージに送出する。
Ｌステージでは命令Ａ，Ｃ，Ｄ，Ｂ，Ｅのオペランドの
絶対アドレスＡ2 ，Ｃ2 ，Ｄ2，Ｂ2 ，Ｅ2 を順次求め
てＰステージに送出する。Ｐステージでは命令Ａ，Ｃ，
Ｄ，Ｂ，ＥのオペランドＡ3 ，Ｃ3 ，Ｄ3 ，Ｂ3 ，Ｅ3
を順次求めてＯステージに送出する。

【００３３】Ｏステージでは命令Ａ，Ｃ，Ｄ，Ｂ，Ｅの
オペランドＡ3 ，Ｃ3 ，Ｄ3 ，Ｂ3，Ｅ3 が夫々、命令
Ａ，Ｃ，Ｄ，Ｂ，Ｅの処理番号「０」，「２」，
「３」，「１」，「４」をライトアドレスとしてオペラ
ンドバッファ１５に順次バッファされる。但し、命令Ａ
〜ＥのオペランドＡ3 〜Ｅ3 がオペランドバッファ１５
から読出されるときにはアドレスレジスタ３１及びカウ
ンタ３２で生成されるリードアドレス「０」〜「４」の
順序である。

【００３４】図３に示すように、Ｌステージにおいて命
令Ｂのオペランドの論理アドレスＢ1 が論理アドレスレ
ジスタ７に保持されたときに検出回路１６が待ち要因の
発生を検出すると、検出回路１６からのホールド信号に
応答して論理アドレスＢ1 が論理アドレスレジスタ７に
ホールドされる。尚、論理アドレスＢ1 は待ち要因が解
消されるまで論理アドレスレジスタ７にホールドされ
る。

【００３５】このとき、論理アドレスＢ1 とともにＬス
テージに送出されてきた処理番号「１」は処理番号レジ
スタ２５に格納され、検出回路１６からのホールド信号
（図示せず）に応答してホールドされる。命令Ｂの処理
番号「１」も論理アドレスレジスタ７に格納された論理
アドレスＢ1 と同様に、待ち要因が解消されるまで処理
番号レジスタ２５にホールドされる。

【００３６】Ｌステージにおける待ち要因としては、例
えば絶対アドレス変換バッファ１０のミスヒットによっ
て論理アドレスレジスタ７に格納された論理アドレスの
処理が待たされるような待ち要因がある。

【００３７】論理アドレスＢ1 が論理アドレスレジスタ
７にホールドされると、命令Ｂの次の命令Ｃのオペラン
ドの論理アドレスＣ1 が論理アドレスレジスタ８に格納
される。この論理アドレスレジスタ８に格納された論理
アドレスＣ1 に新たな待ち要因が発生しなければ、論理
アドレスＢ1 の処理の待ち時間を利用して論理アドレス
Ｃ1 の処理が論理アドレスＢ1 の処理に先行して行われ
ることになる。すなわち、論理アドレスレジスタ８に格
納された論理アドレスＣ1 が検出回路１６からのセレク
ト信号に応じてセレクタ９で選択され、絶対アドレス変
換バッファ１０の索引によって命令Ｃのオペランドの絶
対アドレスＣ2 が求められてＰステージに送出される。

【００３８】このとき、Ｉステージから送出されてきて
処理番号レジスタ２６に保持された命令Ｃの処理番号
「２」が検出回路１６からのセレクト信号（図示せず）
に応じてセレクタ２７で選択され、Ｐステージに送出さ
れる。

【００３９】命令Ｃのオペランドの絶対アドレスＣ2 が
生成されてＰステージに送出されても論理アドレスＢ1
の待ち要因が解消されなければ、論理アドレスＣ1 の処
理と同様に、命令Ｃの次の命令Ｄのオペランドの論理ア
ドレスＤ1 が論理アドレスレジスタ８に格納されてセレ
クタ９で選択され、絶対アドレス変換バッファ１０の索
引によって命令Ｄのオペランドの絶対アドレスＤ2 が求
められてＰステージに送出される。

【００４０】この場合も、命令Ｃの処理番号と同様に、
Ｉステージから送出されてきて処理番号レジスタ２６に
保持された命令Ｄの処理番号「３」がセレクタ２７を介
してＰステージに送出される。

【００４１】Ｌステージにおいて論理アドレスＤ1 の処
理が終了したときに論理アドレスＢ1 の待ち要因が解消
されると、検出回路１６から論理アドレスレジスタ７及
び処理番号レジスタ２５へのホールド信号およびセレク
タ９，２７へのセレクト信号が解除される。よって、セ
レクタ９，２７では論理アドレスレジスタ７の論理アド
レスＢ1 及び処理番号レジスタ２５の命令Ｂの処理番号
「１」を選択するので、命令Ｂのオペランドの絶対アド
レスＢ2 及び処理番号「１」がＰステージに送出され
る。

【００４２】このとき、Ｉステージにおいては、論理ア
ドレスＢ1 の待ち要因の解消によって下位ステージのＬ
ステージで論理アドレスＢ1 の処理が行われているの
で、命令レジスタ１に保持された命令Ｅの処理が検出回
路１６からのホールド信号によってホールドされる。Ｌ
ステージでの論理アドレスＢ1 の処理が終了すると、Ｉ
ステージにおける命令Ｅの処理のホールド状態が解除さ
れ、命令Ｅのオペランドの論理アドレスＥ1 が生成され
て命令Ｅの処理番号「４」とともにＬステージに送出さ
れる。

【００４３】上述の如く、Ｌステージで命令Ｂのオペラ
ンドの論理アドレスＢ1 に待ち要因が発生すると、Ｌス
テージでは論理アドレスＢ1 の待ち要因が解消されるま
でその待ち時間を利用して後続する命令Ｃ，Ｄのオペラ
ンドの論理アドレスＣ1 ，Ｄ1 を先行して処理するの
で、Ｌステージ以下の各ステージでは命令Ａ，Ｃ，Ｄ，
Ｂ，Ｅの順序で処理が行われる。このとき、命令Ａ，
Ｃ，Ｄ，Ｂ，Ｅ各々の処理番号は処理番号レジスタ２８
によって持ち回られる。

【００４４】すなわち、Ｉステージでは命令Ａ〜Ｅのオ
ペランドの論理アドレスＡ1 〜Ｅ1を順次生成してＬス
テージに送出する。Ｌステージでは命令Ａ，Ｃ，Ｄ，
Ｂ，Ｅのオペランドの絶対アドレスＡ2 ，Ｃ2 ，Ｄ2 ，
Ｂ2 ，Ｅ2 を順次求めてＰステージに送出する。Ｐステ
ージでは命令Ａ，Ｃ，Ｄ，Ｂ，ＥのオペランドＡ3 ，Ｃ
3 ，Ｄ3 ，Ｂ3 ，Ｅ3 を順次求めてＯステージに送出す
る。

【００４５】Ｏステージでは命令Ａ，Ｃ，Ｄ，Ｂ，Ｅの
オペランドＡ3 ，Ｃ3 ，Ｄ3 ，Ｂ3，Ｅ3 が夫々、命令
Ａ，Ｃ，Ｄ，Ｂ，Ｅの処理番号「０」，「２」，
「３」，「１」，「４」をライトアドレスとしてオペラ
ンドバッファ１５に順次バッファされる。但し、命令Ａ
〜ＥのオペランドＡ3 〜Ｅ3 がオペランドバッファ１５
から読出されるときにはアドレスレジスタ３１及びカウ
ンタ３２で生成されるリードアドレス「０」〜「４」の
順序である。

【００４６】図４に示すように、Ｐステージにおいて命
令Ｂのオペランドの絶対アドレスＢ2 が絶対アドレスレ
ジスタ１１に保持されたときに検出回路１６が待ち要因
の発生を検出すると、検出回路１６からのホールド信号
に応答して絶対アドレスＢ2が絶対アドレスレジスタ１
１にホールドされる。尚、絶対アドレスＢ2 は待ち要因
が解消されるまで絶対アドレスレジスタ１１にホールド
される。

【００４７】このとき、絶対アドレスＢ2 とともにＰス
テージに送出されてきた処理番号「１」は処理番号レジ
スタ２８に格納され、検出回路１６からのホールド信号
（図示せず）に応答してホールドされる。命令Ｂの処理
番号「１」も絶対アドレスレジスタ１１に格納された絶
対アドレスＢ2 と同様に、待ち要因が解消されるまで処
理番号レジスタ２８にホールドされる。

【００４８】Ｐステージにおける待ち要因としては、例
えばオペランドキャッシュ１４のミスヒットによって絶
対アドレスレジスタ１１に格納された絶対アドレスの処
理が待たされるような待ち要因がある。

【００４９】絶対アドレスＢ2 が絶対アドレスレジスタ
１１にホールドされると、命令Ｂの次の命令Ｃのオペラ
ンドの絶対アドレスＣ2 が絶対アドレスレジスタ１２に
格納される。この絶対アドレスレジスタ１２に格納され
た絶対アドレスＣ2 に新たな待ち要因が発生しなけれ
ば、絶対アドレスＢ2 の処理の待ち時間を利用して絶対
アドレスＣ2 の処理が絶対アドレスＢ2 の処理に先行し
て行われることになる。すなわち、絶対アドレスレジス
タ１２に格納された絶対アドレスＣ2 が検出回路１６か
らのセレクト信号に応じてセレクタ１３で選択され、オ
ペランドキャッシュ１４の索引によって命令Ｃのオペラ
ンドＣ3 が求められてＯステージに送出される。

【００５０】このとき、Ｌステージから送出されてきて
処理番号レジスタ２９に保持された命令Ｃの処理番号
「２」が検出回路１６からのセレクト信号（図示せず）
に応じてセレクタ３０で選択され、Ｏステージに送出さ
れる。

【００５１】命令ＣのオペランドＣ3 が生成されてＯス
テージに送出されても絶対アドレスＢ2 の待ち要因が解
消されなければ、絶対アドレスＣ2 の処理と同様に、命
令Ｃの次の命令Ｄのオペランドの絶対アドレスＤ2 が絶
対アドレスレジスタ１２に格納されてセレクタ１３で選
択され、オペランドキャッシュ１４の索引によって命令
ＤのオペランドＤ3 が求められてＯステージに送出され
る。

【００５２】この場合も、命令Ｃの処理番号と同様に、
Ｌステージから送出されてきて処理番号レジスタ２９に
保持された命令Ｄの処理番号「３」がセレクタ３０を介
してＯステージに送出される。

【００５３】Ｐステージにおいて絶対アドレスＤ2 の処
理が終了したときに絶対アドレスＢ2 の待ち要因が解消
されると、検出回路１６から絶対アドレスレジスタ１１
及び処理番号レジスタ２８へのホールド信号およびセレ
クタ１３，３０へのセレクト信号が解除される。よっ
て、セレクタ１３，３０では絶対アドレスレジスタ１１
の絶対アドレスＢ2 及び処理番号レジスタ２８の命令Ｂ
の処理番号「１」を選択するので、命令Ｂのオペランド
Ｂ3 及び処理番号「１」がＯステージに送出される。

【００５４】このとき、Ｌステージにおいては、絶対ア
ドレスＢ2 の待ち要因の解消によって下位ステージのＰ
ステージで絶対アドレスＢ2 の処理が行われているの
で、論理アドレスレジスタ７に保持された命令Ｅのオペ
ランドの論理アドレスＥ1 の処理が検出回路１６からの
ホールド信号によってホールドされる。Ｐステージでの
絶対アドレスＢ2 の処理が終了すると、Ｌステージにお
ける論理アドレスＥ1 の処理のホールド状態が解除さ
れ、命令Ｅのオペランドの絶対アドレスＥ2 が求められ
て命令Ｅの処理番号「４」とともにＰステージに送出さ
れる。

【００５５】また、Ｉステージにおいては、絶対アドレ
スＢ2 の待ち要因の解消によって下位ステージのＬステ
ージで論理アドレスＥ1 の処理がホールドされているの
で、命令レジスタ１に保持された命令Ｆの処理が検出回
路１６からのホールド信号によってホールドされる。Ｐ
ステージでの絶対アドレスＢ2 の処理が終了すると、Ｌ
ステージにおける論理アドレスＥ1 の処理のホールド状
態が解除されるので、Ｉステージにおける命令Ｆの処理
のホールド状態が解除される。これによって、命令Ｆの
オペランドの論理アドレスＦ1 が生成されて命令Ｆの処
理番号「５」とともにＬステージに送出される。

【００５６】上述の如く、Ｐステージで命令Ｂのオペラ
ンドの絶対アドレスＢ2 に待ち要因が発生すると、Ｐス
テージでは絶対アドレスＢ2 の待ち要因が解消されるま
でその待ち時間を利用して後続する命令Ｃ，Ｄのオペラ
ンドの絶対アドレスＣ2 ，Ｄ2 を先行して処理するの
で、Ｐステージ以下の各ステージでは命令Ａ，Ｃ，Ｄ，
Ｂ，Ｅ，Ｆの順序で処理が行われる。

【００５７】すなわち、Ｉステージでは命令Ａ〜Ｆのオ
ペランドの論理アドレスＡ1 〜Ｆ1を順次生成してＬス
テージに送出する。Ｌステージでは命令Ａ〜Ｆのオペラ
ンドの絶対アドレスＡ2 〜Ｆ2 を順次求めてＰステージ
に送出する。Ｐステージでは命令Ａ，Ｃ，Ｄ，Ｂ，Ｅ，
ＦのオペランドＡ3 ，Ｃ3 ，Ｄ3 ，Ｂ3 ，Ｅ3 ，Ｆ3を
順次求めてＯステージに送出する。

【００５８】Ｏステージでは命令Ａ，Ｃ，Ｄ，Ｂ，Ｅ，
ＦのオペランドＡ3 ，Ｃ3 ，Ｄ3 ，Ｂ3 ，Ｅ3 ，Ｆ3 が
夫々、命令Ａ，Ｃ，Ｄ，Ｂ，Ｅ，Ｆの処理番号「０」，
「２」，「３」，「１」，「４」，「５」をライトアド
レスとしてオペランドバッファ１５に順次バッファされ
る。但し、命令Ａ〜ＦのオペランドＡ3 〜Ｆ3 がオペラ
ンドバッファ１５から読出されるときにはアドレスレジ
スタ３１及びカウンタ３２で生成されるリードアドレス
「０」〜「５」の順序である。

【００５９】尚、命令レジスタ２と論理アドレスレジス
タ８と絶対アドレスレジスタ１２とに各々格納される上
位ステージからの後続の処理要求に新たな待ち要因が発
生した場合、それらの処理要求は命令レジスタ２と論理
アドレスレジスタ８と絶対アドレスレジスタ１２とにそ
の待ち要因が解消されるまでホールドされる。この場
合、処理番号レジスタ２１，２６，２９の処理番号も同
様にホールドされる。

【００６０】また、それらの処理要求は命令レジスタ１
と論理アドレスレジスタ７と絶対アドレスレジスタ１１
とに夫々格納された先行する処理要求の処理が終了する
のを待って処理される。

【００６１】上述の如き制御を行うことによって、本発
明の一実施例ではパイプラインの各ステージにおいて待
ち要因が発生した場合に、その待ち時間を有効に利用す
ることができる。

【００６２】このように、上位ステージの命令取出しス
テージからの命令Ａ〜Ｆに夫々処理番号レジスタ２１及
びカウンタ２２によって処理番号「０」〜「５」を付与
し、命令Ａ〜Ｆに付与した処理番号をパイプラインの各
ステージにおいて持ち回るようにするとともに、パイプ
ライン処理の各ステージにおけるオペランドの先取り処
理要求に対する待ち要因の発生が検出されたときに当該
ステージの上位ステージから後続のオペランドの先取り
処理要求を受け取って処理し、パイプラインのＰステー
ジで取り出された各命令Ａ〜ＦのオペランドＡ3 〜Ｆ3
を命令Ａ〜Ｆに付与された処理番号に対応してオペラン
ドバッファ１５に格納し、オペランドバッファ１５から
各命令Ａ〜ＦのオペランドＡ3 〜Ｆ3 を処理番号「０」
〜「５」順に読出すことによって、パイプラインの各ス
テージで待ち要因が発生した場合にその待ち時間を有効
利用することができ、パイプライン処理の性能を大幅に
向上させることができる。

【００６３】

【発明の効果】以上説明したように本発明によれば、オ
ペランドの先取り処理要求各々に処理番号を付与してパ
イプライン処理の各ステージに夫々持ち回るようにする
とともに、パイプライン処理の各ステージにおけるオペ
ランドの先取り処理要求に対する待ち要因の発生が検出
されたときに当該ステージの上位ステージから後続のオ
ペランドの先取り処理要求を受け取って処理し、この処
理によって取り出されたオペランドを該オペランドの先
取り処理要求に付与された処理番号に対応づけて格納
し、処理番号順に読出すことによって、パイプラインの
各ステージで待ち要因が発生した場合にその待ち時間を
有効利用することができ、パイプライン処理の性能を大
幅に向上させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の処理動作を示す図である。

【図３】本発明の一実施例の処理動作を示す図である。

【図４】本発明の一実施例の処理動作を示す図である。

【符号の説明】

１，２ 命令レジスタ ３，９，１３，２７，３０，３３ セレクタ ４ ベースレジスタ ５ インデックスレジスタ ６ 加算器 ７，８ 論理アドレスレジスタ １０ 絶対アドレス変換バッファ １１，１２ 絶対アドレスレジスタ １４ オペランドキャッシュ １５ オペランドバッファ １６ 検出回路 ２１，２３，２５，２６，２８，２９ 処理番号レジス
タ ２２，３２ カウンタ ３１ アドレスレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 パイプライン処理によってオペランドの
   先取りを行う情報処理装置の先行制御装置であって、前
   記オペランドの先取り処理要求各々に処理番号を付与す
   る手段と、前記パイプライン処理の各ステージに設けら
   れ、前記オペランドの先取り処理要求各々に付与された
   前記処理番号を持ち回る手段と、前記パイプライン処理
   の各ステージにおける前記オペランドの先取り処理要求
   に対する処理の待ち要因の発生を検出する検出手段と、
   前記パイプライン処理の各ステージに設けられ、前記検
   出手段によって前記待ち要因の発生が検出されたときに
   当該ステージの上位ステージから後続のオペランドの先
   取り処理要求を受け取って処理する手段と、前記パイプ
   ライン処理によって取り出されたオペランドを該オペラ
   ンドの先取り処理要求に付与された前記処理番号に対応
   付けて格納する格納手段と、前記格納手段から前記処理
   番号の順序で前記オペランドを読出す手段とを有するこ
   とを特徴とする先行制御装置。
2. 【請求項２】 当該ステージにおける処理前に当該ステ
   ージの上位ステージにおける前記オペランドの先取り処
   理要求の処理結果を保持する第１の保持手段と、前記第
   １の保持手段に保持された前記処理結果に対応する前記
   オペランドの先取り処理要求に後続するオペランドの先
   取り処理要求の処理結果を保持する第２の保持手段と、
   前記検出手段の検出結果に応じて前記第１及び第２の保
   持手段各々に保持された内容のうち一方を選択して下位
   ステージに送出する選択手段とを前記パイプライン処理
   の各ステージに有することを特徴とする請求項１記載の
   先行制御装置。
3. 【請求項３】 前記パイプライン処理の各ステージに設
   けられ、当該ステージにおいて処理されるオペランドの
   先取り処理要求に夫々付与された前記処理番号を保持す
   る手段を有することを特徴とする請求項１または請求項
   ２記載の先行制御装置。