JPS6047615B2 - 逐次化命令実行制御方式 - Google Patents
逐次化命令実行制御方式Info
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- JPS6047615B2 JPS6047615B2 JP8329480A JP8329480A JPS6047615B2 JP S6047615 B2 JPS6047615 B2 JP S6047615B2 JP 8329480 A JP8329480 A JP 8329480A JP 8329480 A JP8329480 A JP 8329480A JP S6047615 B2 JPS6047615 B2 JP S6047615B2
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- JP
- Japan
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- instruction
- address
- flow
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- serialized
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- 238000000034 method Methods 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 claims description 10
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、逐次化命令実行制御方式、特に命令先取り制
御を行なうデータ処理装置における逐次化命令実行時に
おいて、あらためて取出すべき新規命令に対するアドレ
ス計算を早期に行なつておくようにし、全体としての処
理時間を短縮するようにした逐次化命令実行制御方式に
関するものである。
御を行なうデータ処理装置における逐次化命令実行時に
おいて、あらためて取出すべき新規命令に対するアドレ
ス計算を早期に行なつておくようにし、全体としての処
理時間を短縮するようにした逐次化命令実行制御方式に
関するものである。
一般に逐次化命令と呼ばれる命令が実行される場合、命
令先取り制御を行なつているデータ処理装置においては
、当該逐次化命令の実行完了時に、それまでの命令先取
りを無効にして、あらためて次の命令（本明細書におい
ては新規命令と仮称する）をフエツチしてくるようにさ
れる。
令先取り制御を行なつているデータ処理装置においては
、当該逐次化命令の実行完了時に、それまでの命令先取
りを無効にして、あらためて次の命令（本明細書におい
ては新規命令と仮称する）をフエツチしてくるようにさ
れる。
第１図は当該逐次化命令実行に対応する従来の制御にも
とづくタイム・チャートを示している。図示期間Ｌにお
いて逐次化命令に対応する処理フロー１がスタートした
とする。
とづくタイム・チャートを示している。図示期間Ｌにお
いて逐次化命令に対応する処理フロー１がスタートした
とする。
なお図示Ｄは命令解読ステート、Ｒはオペランド・アド
レスを求めるためのレジスタ読出しステート、Ａは読出
されたレジスタの内容から記憶装置にアクセスするため
のオペランド、アドレスを生成するアドレス・ステート
、Ｂ、、Ｂ２は求められたアドレスを用いて記憶装置に
アクセスするバッファ、ステート、Ｅ１、Ｅ２は読出さ
れたオペランド・データを用いて演算を行なうエクスキ
ユート・ステート（なおストア命令の場合には記憶装置
にオペランド・データを格納するステート）、ＣＫはデ
ータの１チェックを行なうチェック・ステート、Ｗは演
算が行なわれた結果を各種レジスタに書込みを行なうラ
イト・ステートを表わしている。逐次化命令の場合、当
該逐次化命令につづいていた命令は図示フロー２の如く
命令解読ステート；Ｄの状態で休止状態に置かれる。
レスを求めるためのレジスタ読出しステート、Ａは読出
されたレジスタの内容から記憶装置にアクセスするため
のオペランド、アドレスを生成するアドレス・ステート
、Ｂ、、Ｂ２は求められたアドレスを用いて記憶装置に
アクセスするバッファ、ステート、Ｅ１、Ｅ２は読出さ
れたオペランド・データを用いて演算を行なうエクスキ
ユート・ステート（なおストア命令の場合には記憶装置
にオペランド・データを格納するステート）、ＣＫはデ
ータの１チェックを行なうチェック・ステート、Ｗは演
算が行なわれた結果を各種レジスタに書込みを行なうラ
イト・ステートを表わしている。逐次化命令の場合、当
該逐次化命令につづいていた命令は図示フロー２の如く
命令解読ステート；Ｄの状態で休止状態に置かれる。
そして、上記逐次化命令に対応する処理フロー１が完了
した状態で、新規命令フエツチ・アドレス発生フロー３
が開始される。該フロー３はリストア・ステートＲＳｌ
，ＲＳｌ−Ｄ，ＲＳ２，ＲＳ３をもつている。ステート
ＲＳｌ−Ｄの終りにおいて、当該時点におけるハーフ●
ワード・カウンタＨＣＴＲの内容の補数がデータ・レジ
スタＤＲにセットされ、ステートＲＳ２において、実効
アドレス発生アダーＥＡＧによつて、命令アドレス・レ
ジスタＩＡＲの内容から上記ハーフ●ワード●カウンタ
ＨＣＴＲの内容が減算される。即ち、上記逐次化命令の
実行完了までに既に余分に進みすぎているレジスタＩＡ
Ｒの内容から当該余分に進んだ量だけを減算して、あら
ためて上述の新規命令をフエツチするためのアドレスが
、ステートＲＳ３において実効アドレス・レジスタＥＡ
Ｒにセットされる。なおＩＡＲは、記憶装置から命令を
取り出すのに必要な命令先頭アドレスを格納しておくレ
ジスタであり、ＨＣＴＲは、上記ＩＡＲと現在実行中の
命令アドレスとの差を保持するためのカウンタ（又はそ
の内容）である。従がつてＩＡＲ−ＨＣＴＲが常にＰＳ
Ｗの命令アドレスに相当する。そして、命令取出しフロ
ー４の命令アドレス・ステートＩＡにおいて、命令アド
レス●レジスタＩＡＲにセットされた上でアダーＥＡＧ
をへて記憶装置に対して命令フエツチが起動される。
した状態で、新規命令フエツチ・アドレス発生フロー３
が開始される。該フロー３はリストア・ステートＲＳｌ
，ＲＳｌ−Ｄ，ＲＳ２，ＲＳ３をもつている。ステート
ＲＳｌ−Ｄの終りにおいて、当該時点におけるハーフ●
ワード・カウンタＨＣＴＲの内容の補数がデータ・レジ
スタＤＲにセットされ、ステートＲＳ２において、実効
アドレス発生アダーＥＡＧによつて、命令アドレス・レ
ジスタＩＡＲの内容から上記ハーフ●ワード●カウンタ
ＨＣＴＲの内容が減算される。即ち、上記逐次化命令の
実行完了までに既に余分に進みすぎているレジスタＩＡ
Ｒの内容から当該余分に進んだ量だけを減算して、あら
ためて上述の新規命令をフエツチするためのアドレスが
、ステートＲＳ３において実効アドレス・レジスタＥＡ
Ｒにセットされる。なおＩＡＲは、記憶装置から命令を
取り出すのに必要な命令先頭アドレスを格納しておくレ
ジスタであり、ＨＣＴＲは、上記ＩＡＲと現在実行中の
命令アドレスとの差を保持するためのカウンタ（又はそ
の内容）である。従がつてＩＡＲ−ＨＣＴＲが常にＰＳ
Ｗの命令アドレスに相当する。そして、命令取出しフロ
ー４の命令アドレス・ステートＩＡにおいて、命令アド
レス●レジスタＩＡＲにセットされた上でアダーＥＡＧ
をへて記憶装置に対して命令フエツチが起動される。
そしてフロー４におけるバッファ◆ステートＢ２の初め
において命令アドレス●レジスタＩＡＲにアドレスがセ
ットされた形となる。これによつて上記逐次化命令に後
続する上述の新規命令に対応するフロー５が開始される
。即ち、従来の制御の場合、逐次化命令の実行完了の時
期Ｔ９から新規命令に対応．するアドレス生成が行なわ
れる。このために、図示の如く時期Ｔｌ６から新規命令
に対応するフロー５が開始されることとなる。本発明は
上記の点を改善することを目的としており、本発明の逐
次化命令実行制御方式は、１つ！または複数の命令バッ
ファ・レジスタをそなえ命令先取り制御によつて命令フ
エツチ処理を行なうデータ処理装置において、上記命令
バッファ・レジスタ上のいずれの位置からバイブライン
処理部に対して命令を取り出すかを指示する次シーケン
１ス命令ポインタをそなえると共に、命令の実行完了後
にそれまでの命令先取りを無効にして当該命令に後続す
る新規命令を記憶装置からあらためて取出すようにされ
る逐次化命令のフローにつづいて、少なくともアドレス
・ステートをもつ次フローを上記逐次化命令のフローの
進行中にバイブラインで実行せしめるよう構成せしめ、
当該次フローのアドレス・ステートにおいて上記新規命
令をフエツチするに必要なアドレスを上記次シーケンス
命令ポインタの内容を利用して生成しておくよう制御す
ることを特徴としている。
において命令アドレス●レジスタＩＡＲにアドレスがセ
ットされた形となる。これによつて上記逐次化命令に後
続する上述の新規命令に対応するフロー５が開始される
。即ち、従来の制御の場合、逐次化命令の実行完了の時
期Ｔ９から新規命令に対応．するアドレス生成が行なわ
れる。このために、図示の如く時期Ｔｌ６から新規命令
に対応するフロー５が開始されることとなる。本発明は
上記の点を改善することを目的としており、本発明の逐
次化命令実行制御方式は、１つ！または複数の命令バッ
ファ・レジスタをそなえ命令先取り制御によつて命令フ
エツチ処理を行なうデータ処理装置において、上記命令
バッファ・レジスタ上のいずれの位置からバイブライン
処理部に対して命令を取り出すかを指示する次シーケン
１ス命令ポインタをそなえると共に、命令の実行完了後
にそれまでの命令先取りを無効にして当該命令に後続す
る新規命令を記憶装置からあらためて取出すようにされ
る逐次化命令のフローにつづいて、少なくともアドレス
・ステートをもつ次フローを上記逐次化命令のフローの
進行中にバイブラインで実行せしめるよう構成せしめ、
当該次フローのアドレス・ステートにおいて上記新規命
令をフエツチするに必要なアドレスを上記次シーケンス
命令ポインタの内容を利用して生成しておくよう制御す
ることを特徴としている。
以下図面を参照しつつ説明する。第２図は本発明による
制御方式における一実施ノ例タイム・チャート、第３図
は命令先取り処理と本発明にいう次シーケンス命令ポイ
ンタＮＳｉＰとを説明する説明図を示す。
制御方式における一実施ノ例タイム・チャート、第３図
は命令先取り処理と本発明にいう次シーケンス命令ポイ
ンタＮＳｉＰとを説明する説明図を示す。
第２図図示の場合、時期Ｔ。
に逐次化命令に対応するフロー１がスタートされたとし
て示されている。図示実施例の場合、本来の逐次化命令
を実行する逐次化命令つづいて余分にもうけた逐次化命
令（擬似的）を１つ挿入するようにしている。そして図
示の本来の逐次化命令フロー１につづいて、擬似的にも
うけた逐次化命令フロー６がバイブラインで実行され、
該擬似的な逐次化命令フロー６によつて次に続くフロー
２を解読ステートＤの状態で休止状態に置く。上記フロ
ー６におけるアドレス・ステートにおいて、上述の新規
命令をフエツチするためのアドレスをアダーＥＡＧによ
つて生成する。なお図示ｗは命令アドレス修正値発出回
路を表わしており、該命令アドレス修正値発生回路ｗの
働らきについては第３図を参照して後述されるが、時期
Ｔ３の始めまでにおいて命令アドレス・レジスタＩＡＲ
の内容を修正すべき値が命令アドレス修正値発生回路Ａ
Ｍにおいて生成されるものと考えてよい。時期Ｔ４にお
いてアダーＥＧＡを介して生成されたアドレス即ち上記
新規命令をフエツチするためのアドレスは、実効アドレ
ス●レジスタＥＡＲに時期Ｔ５においてセットされ、時
間調整用レジスタＴＡＲをへて時期Ｔ７の始めにおいて
命令アドレス・レジスタＩＡＲにセットされて図示フロ
ー４によつて第１図図示の場合と同様な処理が行なわれ
る。そして図示の場合、時？匡，。からフロー５がスタ
ートされることとなる。第２図図示の場合、第１図図示
の制御にくらべて、フロー５がスタートする時点がＴｌ
Ｏとなつて早められる。第２図図示の場合、次のような
配慮の上で処理が定められているものと考えてよい。
て示されている。図示実施例の場合、本来の逐次化命令
を実行する逐次化命令つづいて余分にもうけた逐次化命
令（擬似的）を１つ挿入するようにしている。そして図
示の本来の逐次化命令フロー１につづいて、擬似的にも
うけた逐次化命令フロー６がバイブラインで実行され、
該擬似的な逐次化命令フロー６によつて次に続くフロー
２を解読ステートＤの状態で休止状態に置く。上記フロ
ー６におけるアドレス・ステートにおいて、上述の新規
命令をフエツチするためのアドレスをアダーＥＡＧによ
つて生成する。なお図示ｗは命令アドレス修正値発出回
路を表わしており、該命令アドレス修正値発生回路ｗの
働らきについては第３図を参照して後述されるが、時期
Ｔ３の始めまでにおいて命令アドレス・レジスタＩＡＲ
の内容を修正すべき値が命令アドレス修正値発生回路Ａ
Ｍにおいて生成されるものと考えてよい。時期Ｔ４にお
いてアダーＥＧＡを介して生成されたアドレス即ち上記
新規命令をフエツチするためのアドレスは、実効アドレ
ス●レジスタＥＡＲに時期Ｔ５においてセットされ、時
間調整用レジスタＴＡＲをへて時期Ｔ７の始めにおいて
命令アドレス・レジスタＩＡＲにセットされて図示フロ
ー４によつて第１図図示の場合と同様な処理が行なわれ
る。そして図示の場合、時？匡，。からフロー５がスタ
ートされることとなる。第２図図示の場合、第１図図示
の制御にくらべて、フロー５がスタートする時点がＴｌ
Ｏとなつて早められる。第２図図示の場合、次のような
配慮の上で処理が定められているものと考えてよい。
（４）図示フロー６をもうけるのは、次の理由による。
即ち、本来の逐次化命令を実行するために図示フロー１
がとられている。（Ｂ）そしてフロー１において、アダ
ーＥＡＧが使用されない時期であるフロー１におけるア
ドレス・ステートＡとチェック・ステートＣＫを利用し
て、アダーＥＡＧを使用すべくフロー６が挿入される。
がとられている。（Ｂ）そしてフロー１において、アダ
ーＥＡＧが使用されない時期であるフロー１におけるア
ドレス・ステートＡとチェック・ステートＣＫを利用し
て、アダーＥＡＧを使用すべくフロー６が挿入される。
（Ｃ）そしてフロー６におけるアドレス◆ステートＡに
おいて、アダーＥＡＧによるアドレス計算ノが行なわれ
ることをそのまま利用して、上述の新規命令をフエツチ
するためのアドレスが生成される。
おいて、アダーＥＡＧによるアドレス計算ノが行なわれ
ることをそのまま利用して、上述の新規命令をフエツチ
するためのアドレスが生成される。
第３図は命令先取り処理と本発明にいう次シーケンス命
令ポインタＮＳｉＰとを説明する説明図を示す。
令ポインタＮＳｉＰとを説明する説明図を示す。
図中の符号７−１，７−２，７−３は夫々命令バッファ
◆レジスタを示し、各命令バッファ●レジスタは夫々２
バイト単位の情報が合計８バイト分バッファリングでき
るよう構成されている。
◆レジスタを示し、各命令バッファ●レジスタは夫々２
バイト単位の情報が合計８バイト分バッファリングでき
るよう構成されている。
８は、セレクタ回路であつて、命令バッファ・レジスタ
７−１ないし７−３のいずれかからの命令を選択するも
のである。
７−１ないし７−３のいずれかからの命令を選択するも
のである。
９はバイブライン処理部であつて第１図や第２図に示す
フロー１などの処理を行なうものである。
フロー１などの処理を行なうものである。
１０−１ないし１０−３は夫々次シーケンス命令ポイン
タ格納部を表わしている。
タ格納部を表わしている。
図示しない記憶装置から命令が読出されてくると、当該
命令は最初レジスタ７−３，７−２をへて７−１にセッ
トされ、レジスタ７−１が満杯となるとレジスタ７−２
にセットされ、レジスタ７−２が満杯となるとレジスタ
３にセットされる。
命令は最初レジスタ７−３，７−２をへて７−１にセッ
トされ、レジスタ７−１が満杯となるとレジスタ７−２
にセットされ、レジスタ７−２が満杯となるとレジスタ
３にセットされる。
一方バイブライン処理部９における処理の進行に応じて
、レジスタ７−１に命令が存在すれば当該レジスタ７−
１の図示左側位置から、レジスタ７−１が空いていれば
レジスタ７−２の図示左側位置から、更にレジスタ７−
２も空いていればレジスタ７−３の図示左側位置から順
次命令がセレクタ回路８を介してバイブライン処理部９
に供給されてゆく。勿論このとき、レジスタ７−１が空
き状態となると、レジスタ７−２の内容がレジスタ７−
１にシフト・ダウンされ、レジスタ７−２が空き状態と
なると、レジスタ７−３の内容がレジスタ７−２にシフ
ト・ダウンされ、更にレジスタ７−３に空き状態が生じ
ると、記憶装置から命令が８バイト単位でレジスタ７−
３に転送されてくる。次にシーケンス命令ポインタＮＳ
ｉＰは、現在どの位置までバイブライン処理部９に供給
されかつ次に供給されるべき命令はどの位置のものであ
るかを指示するポインタである。
、レジスタ７−１に命令が存在すれば当該レジスタ７−
１の図示左側位置から、レジスタ７−１が空いていれば
レジスタ７−２の図示左側位置から、更にレジスタ７−
２も空いていればレジスタ７−３の図示左側位置から順
次命令がセレクタ回路８を介してバイブライン処理部９
に供給されてゆく。勿論このとき、レジスタ７−１が空
き状態となると、レジスタ７−２の内容がレジスタ７−
１にシフト・ダウンされ、レジスタ７−２が空き状態と
なると、レジスタ７−３の内容がレジスタ７−２にシフ
ト・ダウンされ、更にレジスタ７−３に空き状態が生じ
ると、記憶装置から命令が８バイト単位でレジスタ７−
３に転送されてくる。次にシーケンス命令ポインタＮＳ
ｉＰは、現在どの位置までバイブライン処理部９に供給
されかつ次に供給されるべき命令はどの位置のものであ
るかを指示するポインタである。
そして今たまたま、図示位置ちないし１４までのものが
バイブライン処理部９に供給され終つているとすると、
次シーケンス命令ポインタＮＳｉＰｒ５Ｊのみが論理Ｒ
ｌＪとなつている。勿論、レジスタ７−１が空き状態に
あるために、レジスタ７−２の内容がレジスタ７−１に
シフト・ダウンされることとなるが、これに応じて次シ
ーケンス命令ポインタ格納部１０−２の内容は次シーケ
ンス命令ポインタ格納部１０−１にシフト・ダウンされ
てゆき、そのときまでにバイブライン処理部９に対して
命令供給がなければ次シーケンス命令ポインタＮＳｉＰ
ｒｌョのみが論理Ｒｌ．ｊとなることとなる。命令先取
りが行なわれる場合、上述の如く、レジスタ７−３が空
き状態になれば直ちに記憶装置から命令が８バイト単位
で先取りされて読出されてくる。このために、第２図図
示の時期Ｔ３における命令アドレス◆レジスタＩＡＲの
内容は、第３図図示の位置１８に対応する命令のアドレ
スを示していることとなる。そして、時期Ｔ３において
次シーケンス命令ポインタＮｓｉＰｒ５Ｊが論理ｒ１ョ
を示しているとすると、第３図図示位置し，１６，１７
に相当する６バイト分だけ命令アドレノス●レジスタＩ
ＡＲの内容が先に進行しているものとなる。しかし、こ
のときフロー６に対応する擬似的な逐次化命令がなおレ
ジスタ７−２上に残つており、当該命令が２バイト命令
であるか４バイト命令であるかによつて、命令アドレス
・レジス５夕１ＡＲの内容を真に修正すべき値が決定さ
れる。このために、第２図図示の命令アドレス修正値発
生回路ＡＭにおいては、時期Ｔ３における次シーケンス
命令ポインタＮＳｉＰｌ５Ｊに対応する値Ｒ４Ｊと擬似
的な逐次化命令の命令長（例えば２０バイト命令の場合
Ｒｌｊ）とを加算した値Ｒ５ョを発生する。そして時知
，においてアダーＥＡＧによつて、命令アドレス・レジ
スタＩＡＲの内容から、７−５＝２〔バイト〕 分だけ前のアドレスを生成して、実効アドレス・レジス
タＥＡＲにセットするようにされる。
バイブライン処理部９に供給され終つているとすると、
次シーケンス命令ポインタＮＳｉＰｒ５Ｊのみが論理Ｒ
ｌＪとなつている。勿論、レジスタ７−１が空き状態に
あるために、レジスタ７−２の内容がレジスタ７−１に
シフト・ダウンされることとなるが、これに応じて次シ
ーケンス命令ポインタ格納部１０−２の内容は次シーケ
ンス命令ポインタ格納部１０−１にシフト・ダウンされ
てゆき、そのときまでにバイブライン処理部９に対して
命令供給がなければ次シーケンス命令ポインタＮＳｉＰ
ｒｌョのみが論理Ｒｌ．ｊとなることとなる。命令先取
りが行なわれる場合、上述の如く、レジスタ７−３が空
き状態になれば直ちに記憶装置から命令が８バイト単位
で先取りされて読出されてくる。このために、第２図図
示の時期Ｔ３における命令アドレス◆レジスタＩＡＲの
内容は、第３図図示の位置１８に対応する命令のアドレ
スを示していることとなる。そして、時期Ｔ３において
次シーケンス命令ポインタＮｓｉＰｒ５Ｊが論理ｒ１ョ
を示しているとすると、第３図図示位置し，１６，１７
に相当する６バイト分だけ命令アドレノス●レジスタＩ
ＡＲの内容が先に進行しているものとなる。しかし、こ
のときフロー６に対応する擬似的な逐次化命令がなおレ
ジスタ７−２上に残つており、当該命令が２バイト命令
であるか４バイト命令であるかによつて、命令アドレス
・レジス５夕１ＡＲの内容を真に修正すべき値が決定さ
れる。このために、第２図図示の命令アドレス修正値発
生回路ＡＭにおいては、時期Ｔ３における次シーケンス
命令ポインタＮＳｉＰｌ５Ｊに対応する値Ｒ４Ｊと擬似
的な逐次化命令の命令長（例えば２０バイト命令の場合
Ｒｌｊ）とを加算した値Ｒ５ョを発生する。そして時知
，においてアダーＥＡＧによつて、命令アドレス・レジ
スタＩＡＲの内容から、７−５＝２〔バイト〕 分だけ前のアドレスを生成して、実効アドレス・レジス
タＥＡＲにセットするようにされる。
以上説明した如く、本発明によれば、逐次化命令が実行
され終つた時点においては、第２図図示の如く、本発明
にいう新規命令をフエツチするためのアドレスが実質上
決定されている形となる。このために、逐次化命令に対
応した制御に要する時間が短縮されることとなる。
され終つた時点においては、第２図図示の如く、本発明
にいう新規命令をフエツチするためのアドレスが実質上
決定されている形となる。このために、逐次化命令に対
応した制御に要する時間が短縮されることとなる。
第１図は逐次化命令の制御に対応する従来のタイム・チ
ャートを示し、第２図は本発明による制御方式における
一実施例タイム・チャートを示す。 第３図は命令先取り処理と本発明にいう次シーケンス命
令ポインタＮＳｉＰとを説明する説明図を示す。図中、
１は命令アドレス●レジスタ（ＩＡＲ）、３は実効アド
レス発生アダー（ＥＡＧ）、４は実効アドレス●レジス
タ（ＥＡＲ）、５は命令アドレス修正値発生回路ＡＭ，
７−１ないし７−３は夫々命令バッファ◆レジスタ、８
はセレクタ回路、９はバイブライン処理部、１０−１な
いし１０−３は夫々次シーケンス命令ポインタ群を表わ
す。
ャートを示し、第２図は本発明による制御方式における
一実施例タイム・チャートを示す。 第３図は命令先取り処理と本発明にいう次シーケンス命
令ポインタＮＳｉＰとを説明する説明図を示す。図中、
１は命令アドレス●レジスタ（ＩＡＲ）、３は実効アド
レス発生アダー（ＥＡＧ）、４は実効アドレス●レジス
タ（ＥＡＲ）、５は命令アドレス修正値発生回路ＡＭ，
７−１ないし７−３は夫々命令バッファ◆レジスタ、８
はセレクタ回路、９はバイブライン処理部、１０−１な
いし１０−３は夫々次シーケンス命令ポインタ群を表わ
す。
Claims (1)
- １ １つまたは複数の命令バッファ・レジスタをそなえ
命令先取制御によつて命令フエツチ処理を行なうデータ
処理装置において、上記命令バッファ・レジスタ上のい
ずれの位置からパイプライン処理部に対して命令を取り
出すかを指示する次シーケンス命令ポインタをそなえる
と共に、命令の実行完了後にそれまでの命令先取りを無
効にして当該命令に後続する新規命令を記憶装置からあ
らためて取出すようにされる逐次化命令のフローにつづ
いて、少なくともアドレス・ステートをもつ次フローを
上記逐次化命令のフローの進行中にパイプラインで実行
せしめるよう構成せしめ、当該次フローのアドレス・ス
テートにおいて上記新規命令をフエツチするに必要なア
ドレスを上記次シーケンス命令ポインタの内容を利用し
て生成しておくよう制御することを特徴とする逐次化命
令実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329480A JPS6047615B2 (ja) | 1980-06-19 | 1980-06-19 | 逐次化命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329480A JPS6047615B2 (ja) | 1980-06-19 | 1980-06-19 | 逐次化命令実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS578852A JPS578852A (en) | 1982-01-18 |
| JPS6047615B2 true JPS6047615B2 (ja) | 1985-10-22 |
Family
ID=13798369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329480A Expired JPS6047615B2 (ja) | 1980-06-19 | 1980-06-19 | 逐次化命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841999A (en) * | 1996-04-17 | 1998-11-24 | International Business Machines Corporation | Information handling system having a register remap structure using a content addressable table |
| JP3850156B2 (ja) | 1998-12-17 | 2006-11-29 | 富士通株式会社 | 命令処理装置 |
-
1980
- 1980-06-19 JP JP8329480A patent/JPS6047615B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS578852A (en) | 1982-01-18 |
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