JPH02207328A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン制御方式、特に情報処理装置にお
いてコングルエント方式のバッファ記憶装置を有するパ
イプライン制御方式に関する。

〔従来の技術〕

従来、この種のパイプライン制御方式は、第３図にその
主要部の構成図を示すように、バッファ記憶装置１０２
と、バッファ記憶装置１０２から命令語の先行読出しを
行なうためのアドレスを発生するインストラクションフ
ェッチアドレスカウンタ１０１を有し、読出された命令
語は読出し周期ごとに順次、フェッチステージ（以下Ｆ
ステープという）１０３、デコードステージ（以下Ｄス
テージという）１０４、アドレス計算ステージ（以下Ａ
ステージという）１０５、オペランドフェッチステージ
（以下Ｏステージという）１０６、実行ステージ（以下
Ｅステージという）１０７の各ステージに移送される。

またこれらの各ステージには対応してＦビジーフラグ１
０８、Ｄビジーフラグ１０９、Ａビジーフラグ１１０．
０ビジーフラグ１１１、Ｅビジーフラグ１１２を有して
いて、対応するステージに有効な命令語が入っているか
を示すようになっている。

第４図は第３図の通称ルベルのセットアソシアティブ方
式と称されるコングルエント方式のバッファ記憶装置の
構成図で、主記憶装置４０１は複数のブロックに分割さ
れ、更に各ブロックがｎブロック周期でグループ分け（
以下刃ラムと称する）されている、バッファ記憶装置１
０２はｎ個のカラムに対応したｎ個のブロックを有し、
バッファ記憶装置１０２のブロックｉ（０＜ｉ＜ｎ−１
）には主記憶装置４０１のカラムｉ（０≦ｉくｎ−１）
の内のブロックのみが入れられる。またバッファ記憶装
置１０２の各ブロックに対し主記憶装置４０１における
アドレスを示すディレクトリ４０２が設けられている。

再び第３図の説明に戻ると、インストラクションフェッ
チアドレスカウンタ１０１は命令語の１語ゼ読出すたび
にインクレメントされ、その値がブロックの最後の命令
語のアドレスを示すと、ブロック越えとじてブロック越
え検出器１１７からブロック越え信号１２４が出力され
る。一方、論理アドレスレジスタ１１８には現在読出し
ているブロックの主記憶装置４０１内のアドレスが入っ
ていて、ブロック越え信号１２４によりインクレメント
され、この値とディレクトリ４０２の値とがヒツト／ミ
スヒツト検出器１１９において比較され、ブロック越え
先の命令語がバッファ記憶１０２に読込まれているか否
かのヒツト／ミスヒツトが検出される。この場合、ブロ
ック越え時からヒツト／ミスヒツトの検出時までの間、
命令語の読出しは停止され、ヒツトしていれば読出しが
再開され、ミスヒツトなら必要とするブロックを主記憶
装置４０１に要求する。

第５図はブロック越えからヒツト検出までのシーケンス
図で、命令語の１語を読出す時間をＩＴとすると、ヒツ
ト検出までの３Ｔの間は読出しが停止していることを示
している。

〔発明が解決しようとする課題〕

上述した従来のパイプライン制御方式は、もし、ヒツト
／ミスヒツト検出前にブロック越えの命令を読出してか
ら、ミスヒツトの結果がでるとパイプラインの各ステー
ジ１０３〜１０７上に読出すべきでない命令が存在し、
しかもそれをキャンセルする手段がないので、ヒツト／
ミスヒツトの検出がされるまでの間、命令語の読出しが
できず、ブロック越え時の命令語の読出しに隙間が開い
てしまう欠点がある。

また、ブロックの最後から歌語前の命令語を読み始めた
時点からヒツト／ミスヒツトの検出を始める方法もある
が、ブロックの最後の命令に分岐した場合はやはりヒツ
ト／ミスヒツト検出のために、命令読出しに隙間が開く
ことになってしまうという欠点がある。

〔課題を解決するための手段〕

本発明のパイプライン制御方式は、コングルエント方式
の命令語用のバッファ記憶装置と、このバッファ記憶装
置から命令語を先行読出しするためのアドレスを発生す
るインストラクションフェッチアドレスカウンタと、こ
のインストラクションフェッチアドレスカウンタから前
記バッファ記憶装置の一つのブロックの最後の命令を読
出していることを検出するブロック越え検出手段と、こ
のブロック越え検出手段が前記ブロックの最後の命令を
読出していることを検出したとき、このブロックに続く
命令が前記バッファ記憶装置に格納されているか否かを
検出するヒツト／ミスヒツトの検出手段とを有し読出し
た命令をパイプライン化して処理するパイプライン制御
方式において、前記ブロックの最後の命令が読出されて
から前記ヒツト／ミスヒツト検出手段が検出出力を出力
するまでの間に前記バッファ記憶装置から読出された命
令が、前記パイプライン制御方式における各ステージの
どのステージに存在するかを示すフラグ手段と、前記ヒ
ツト／ミスヒツト検出手段が次に続く命令が前記バッフ
ァ記憶装置に格納されていないことを検出するときに前
記フラグ手段により示される命令をキャンセルするキャ
ンセル手段とを有することにより構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。この実
施例では、第３図の従来のパイプライン＃御方式のブロ
ック図でブロック越え検出器１１７が、インストラクシ
ョンフェッチアドレスカウンタ１０１がブロックの最後
の命令語のアドレスを示したとき、ブロック越えを検出
してブロック越え信号１２４を発生する他に、同時に仮
読出し信号１２３も発生する。さらにＦステージ１０３
、Ｄステージ１０４、Ａステージ１０５およびＯステー
ジ１０６のそれぞれに対応したＦ仮読出しフラグ１１３
、Ｄ仮読出しフラグ１１４、Ａ仮読出しフラグ１１５お
よび０仮読出しフラグ１１６を設け、ブロック越え後に
バッファ記憶装置１０２から読出された命令語を仮読出
しとして、この命令読にに同期させて仮読出しフラグ上
に仮読出し信号１２３を持回る。即ちブロック越え後に
読出された命令語が入っているステージに対応する仮続
出しフラグが“１”になる。

さて、ブロック越え信号１２４により論理アドレスレジ
スタ１１８がインクレメントされ、ヒツト／ミスヒツト
検出器１１９によりブロック越え先のブロックのヒツト
／ミスヒツト検出され、ヒツト／ミスヒツト信号１２１
が出力されるが、この信号を処理するステージキャンセ
ル回路１２０が設けられていて、ミスヒツトを受けた場
合にはステージキャンセル信号１２２を出力して、仮読
出しフラグが“１″になっているステージをキャンセル
する。このキャンセルは、各ステージに従来の第３図に
おいても設けられていたとジ−フラグ１０８〜１１２の
対応するとジ−フラグを“０”にすることによって行な
われる。即ちＥステージ１０７のビジーフラグ１１２が
０″である命令は実行されないことになる。従って本発
明ではブロック越え時に、ヒツト／ミスヒツト検出器１
１９からの出力を待たずにインストラクションフェッチ
アドレスカウンタは次のアドレスを特定して読出すがミ
スヒツトを検出した時点で、ステージ上を移送されてい
る命令をギヤセルすることとなる。第２図はこのキャン
セル動作を示すシーケンス図である。また第６図はヒツ
トが検出されて、隙間が開かず命令が読出され、実行さ
れてゆく動作を示すシーケンス図である。

〔発明の効果〕

・以上説明したように本発明は、ブロック越え後に読出
された命令に対し、ミスヒツト検出時にキャンセルする
機能を持たせることにより、ヒツト／ミスヒツトの検出
を待たずにブロック越え後にも命令の読出しを続けるこ
とができ、総合的にみて性能の向上を計ることができる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のミスヒツト時の動作を示すシーケンス図、第３図は
従来のパイプライン制御方式における主要部の構成図、
第４図は第３図に用いられているバッファ装置の構成図
、第５図は第４図の命令語の読出しのシーケンス図、第
６図は第１図のヒツト時の動作を示すシーケンス図であ
る。 １０１・・・インストラクションフェッチアドレスカウ
ンタ、１０２・・・バッファ記憶装置、１０３・・・フ
ェッチステージ（Ｆステージ）、１０４・・・デコード
ステージ（Ｄステージ）、１０５・・・アドレス計算ス
テージ（Ａステージ）、１０６・・・オペランドフェッ
チステージ（０ステージ）、１０７・・・実行ステージ
（Ｅステージ）、１０８・・・Ｆビジーフラグ、１０９
・・・Ｄビジーフラグ、１１０・・・Ａビジーフラグ、
１１１・・・０ビジーフラグ、１１２・・・Ｅビジーフ
ラグ、１１３・・・Ｆ仮読出しフラグ、１１４・・・Ｄ
仮読出しフラグ、１１５・・・Ａ仮読出しフラグ、１１
６・・・０仮読出しフラグ、１１７・・・ブロック越え
検出器、１１８・・・論理アドレスレジスタ、１１９・
・・ヒツト／ミスヒツト検出器、１２０・・・ステージ
キャンセル回路、１２１・・・ヒツト／ミスヒツト検出
信号、１２２・・・ステージキャンセル信号、１２３・
・・仮読出し信号、１２４・・・ブロック越え信号、４
０１・・・主記憶装置、４０２・・・ティレフトリ。

Claims (1)

【特許請求の範囲】
1. コングルエント方式の命令語用のバッファ記憶装置と、
   このバッファ記憶装置から命令語を先行読出しするため
   のアドレスを発生するインストラクションフェッチアド
   レスカウンタと、このインストラクションフェッチアド
   レスカウンタから前記バッファ記憶装置の一つのブロッ
   クの最後の命令を読出していることを検出するブロック
   越え検出手段と、このブロック越え検出手段が前記ブロ
   ックの最後の命令を読出していることを検出したとき、
   このブロックに続く命令が前記バッファ記憶装置に格納
   されているか否かを検出するヒット／ミスヒット検出手
   段とを有し読出した命令をパイプライン化して処理する
   パイプライン制御方式において、前記ブロックの最後の
   命令が読出されてから前記ヒット／ミスヒット検出手段
   が検出出力を出力するまでの間に前記バッファ記憶装置
   から読出された命令が、前記パイプライン制御方式にお
   ける各ステージのどのステージに存在するかを示すフラ
   グ手段と、前記ヒット／ミスヒット検出手段が次に続く
   命令が前記バッファ記憶装置に格納されていないことを
   検出するときに前記フラグ手段により示される命令をキ
   ャンセルするキャンセル手段とを有することを特徴とす
   るパイプライン制御方式。