JP2002304382A - データ処理システム、データ処理装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 Ｃ言語などの高級言語で与えられる仕様を高
速で処理可能なデータ処理システムを短期間で経済的に
構築可能とする。 【解決手段】 汎用処理が可能な汎用データ処理ユニッ
トＰＵ２と、特定のデータ処理をハードウェア化して高
速で実行可能な専用データ処理ユニットＶＵ１とを有す
るデータ処理装置１０において、汎用データ処理ユニッ
トＰＵ２に通信ユニット１２を設けることにより、複数
の専用データ処理ユニットＶＵ１が並列に稼動できるデ
ータ処理システムを構築する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードウェアで演
算処理を実行可能なデータパスを備えた専用データ処理
ユニットを備えたデータ処理装置およびそれを用いたデ
ータ処理システムに関するものである。

【０００２】

【従来の技術】ＬＳＩの大規模・微細化は数十年に及ぶ
進展を遂げ、近年では極めて大きな機能を持ったシステ
ムがシステムＬＳＩなどとしてシリコン上に具現化でき
るようになりつつある。このような背景にあって、イン
テル社のペンティアム（登録商標）ＬＳＩに代表される
ような高速・高性能な汎用ＬＳＩとは別に、目的に応じ
て性能を最大限に引き出す専用目的のシステムＬＳＩ
や、その応用分野では汎用ＬＳＩよりコストパフォーマ
ンスの優れた解を引き出すシステムＬＳＩの需要が拡大
している。例えば、携帯電話に見られるような低消費電
力を要求されるＬＳＩや、ネットワーク機器に見られる
ようなリアルタイム応答性とデータもしくはパケット転
送に適したＬＳＩ、さらには、画像データの転送を目的
とした画像圧縮伸長に適したＬＳＩなどの通信ネットワ
ーク応用分野とディジタルＴＶに代表される情報家電応
用分野で特に顕著である。

【０００３】

【発明が解決しようとする課題】このような要求に対
し、専用目的のシステムＬＳＩを構築するにあたり、専
用目的のプロセッサを開発および製造する方式が採用さ
れつつある。大規模な専用システムＬＳＩが要求される
場合、システムＬＳＩの機能、すなわち仕様は何らかの
形式で高級言語（Ｃ言語やＪａｖａ（登録商標）言語）
で定義され記述される。したがって、その高級言語を実
行できるコンパイラ等の環境を備えたプロセッサ、ある
いはそのような環境に対応できるプロセッサであること
が要求される。このため、目的に応じた専用命令を装備
させた専用プロセッサであれば、その高級言語で記述さ
れた内容を処理するための専用回路を備えているので極
めてコストパフォーマンスの良いシステムＬＳＩを提供
できる。

【０００４】一方、処理速度を向上する手法としてマル
チプロセッサにより並列処理を行う手法が知られてい
る。したがって、Ｃ言語により記述された一つのプログ
ラムを分割して複数の処理プロセスにし、これらの処理
プロセスを並列に実行することができれば処理速度は大
幅に向上する。そして、汎用プロセッサでは装備されに
くい特殊な演算を処理する命令による演算処理は、汎用
プロセッサではクロック数を多く費やし易いので、専用
命令として専用データ処理回路で処理する設計とし、そ
れらの専用データ処理回路により並列処理することによ
り大幅に処理速度が向上する。

【０００５】しかしながら、Ｃ言語で記述されたシステ
ムを複数の処理あるいはプロセスに分解して、それを処
理可能な専用回路が設計できたとしても、それらの処理
あるいはプロセスが並列に実行されるように制御するた
めには、相互の専用回路の処理状況などを伝達する何ら
かの通信機能も専用回路に設ける必要がある。さらに、
その通信結果に基づき専用回路における処理を制御する
機能も盛り込む必要がある。さらに、適用分野に応じて
多種多様の演算が要求されるので、それぞれの演算に対
応した専用回路を開発することに加えて、専用回路同士
を並列に動作させるための機能が必要である。したがっ
て、専用回路を並列動作させるシステムＬＳＩは、処理
速度は大幅に向上すると考えられるが、そのようなシス
テムＬＳＩを設計し検査するためには膨大な時間とコス
トが必要となる。したがって、需要に応じてタイムリー
に提供することは難しく、さらに、コストパフォーマン
スも悪く、これらを改善することができる技術は開示さ
れていない。

【０００６】そこで、本発明においては、複数の専用回
路を並列動作させることが可能なシステムＬＳＩを短期
間で低コストで開発し、提供することができるデータ処
理システムおよびデータ処理装置を提供することを目的
としている。そして、Ｃ言語などの高級言語で記載され
たプロセスを複数のプロセスに分散して並列に実行する
ことができるシステムＬＳＩを短期間で経済的に供給す
ることができるデータ処理システムおよびデータ処理装
置を提供することを目的としている。

【０００７】さらに、ハードウェアを直接意識しないで
記述できるＣ言語やＪＡＶＡ（登録商標）言語に対応し
た、あるいは連動した通信機能を採用することにより、
Ｃ言語などで記述された大規模なシステムを、複数の専
用回路を備えたシステムとして短期間に低コストで提供
することができるデータ処理システムおよびデータ処理
装置を提供することも本発明の目的としている。

【０００８】

【課題を解決するための手段】本願の出願人は、たとえ
ば、特開２０００−２０７２０２号にカスタマイズ可能
な専用命令を装着できるデータ処理装置を開示してい
る。このデータ処理装置は、専用データ処理ユニットで
あるＶＵ部と、汎用なデータ処理が可能なＲＩＳＣプロ
セッサに当るＰＵ部とを有するデータ処理装置であり、
ＶＵ部はＰＵ部とは異なりマルチサイクルで動作可能で
あり、専用命令により大規模な処理を実行可能になって
いる。したがって、専用命令により実行される特定のデ
ータ処理用のデータパス部、すなわち専用回路を備えた
専用データ処理ユニットと、汎用データ処理ユニットと
が組み合わされたＶＵＰＵアーキテクチャによるデータ
処理装置をさらに組み合わせて、汎用データ処理ユニッ
トに他のデータ処理装置の汎用データ処理ユニットとの
通信機能を搭載することにより、複数の専用回路を備え
たシステムであって、それらの専用回路を並列動作させ
ることができるデータ処理システムを短期間に、そして
経済的に提供することが可能となる。さらに、Ｃ言語な
どの高級言語で記述されたシステムのプログラムファン
クションそのものを専用命令として一命令化して専用デ
ータ処理ユニットで実行可能とすることにより、Ｃ言語
で記述されたシステムを複数の処理あるいはプロセスに
分解し、それらの処理あるいはプロセスを専用回路で高
速に並列に実行することができる処理能力の高いデータ
処理システムを短期間に、そして低コストで提供するこ
とができる。

【０００９】すなわち、本発明のデータ処理システム
は、複数のデータ処理装置を有し、それらのうち２以上
のデータ処理装置は、専用命令により実行される特定の
データ処理用のデータパス部を備えた少なくとも１つの
専用データ処理ユニットと、汎用命令により汎用処理を
実行可能な汎用データ処理ユニットと、専用命令および
汎用命令を備えたプログラムに基づき、専用データ処理
ユニットおよび汎用データ処理ユニットに命令を発行す
る命令発行ユニットとを有する第１のタイプのデータ処
理装置、すなわちＶＵＰＵアーキテクチャによるデータ
処理装置であり、少なくとも１つの第１のタイプのデー
タ処理装置の汎用データ処理ユニットは、他の第１のタ
イプのデータ処理装置の汎用データ処理ユニットとデー
タを交換可能な通信手段を備えている。したがって、本
発明のデータ処理装置は、専用命令により実行される特
定のデータ処理用のデータパス部を備えた少なくとも１
つの専用データ処理ユニットと、汎用命令により汎用処
理を実行可能な汎用データ処理ユニットと、専用命令お
よび汎用命令を備えたプログラムに基づき、専用データ
処理ユニットおよび汎用データ処理ユニットに命令を発
行する命令発行ユニットとを有し、汎用データ処理ユニ
ットは、他のデータ処理装置の汎用データ処理ユニット
とデータを交換可能な通信手段を備えている。

【００１０】本発明の専用データ処理ユニットは、アプ
リケーションなどに特化した専用回路となるデータパス
部を備えており、専用命令により特化した処理あるいは
プロセスを高速で実行できる。一方、汎用データ処理ユ
ニットは、専用命令に対処する必要がなく、基本命令あ
るいは汎用命令を解釈して実行できる機能があればよ
く、汎用性を犠牲にすることなく様々なアプリケーショ
ンなどに対応した専用データ処理ユニットと共存でき
る。そして、専用命令および汎用命令を備えたプログラ
ムに基づき、専用データ処理ユニットおよび汎用データ
処理ユニットが制御されるので、汎用データ処理ユニッ
トにより専用データ処理ユニットを制御したり、その演
算結果による汎用的な処理を行うことができる。したが
って、汎用データ処理ユニットに並列処理に必要な通信
手段を設けることにより、通信機能を専用回路から分離
して組み込むことが可能となり、さらに通信機能をプロ
グラムにより制御することができる。

【００１１】このため、複数の専用回路を有するデータ
処理システムにおいて、それらの専用回路を並列に実行
するために必要な通信機能を、専用回路に影響を与え
ず、汎用的な構成で簡単に設けることが可能であり、さ
らに、プログラムにより柔軟に制御できる。このため、
複数の専用回路を並列実行可能なデータ処理システムの
設計および開発期間を短縮でき、低コストで提供でき
る。さらに、通信機能はプログラムで制御が可能なの
で、後の変更や修正にも柔軟に対処できる。したがっ
て、複数のデータ処理装置の専用データ処理ユニットを
含む、単一のデータの流れを処理するデータ処理系統を
形成したり、複数のデータ処理装置の専用データ処理ユ
ニットを含む、データの流れを処理する複数のデータ処
理系統を形成することにより、Ｃ言語などの高級言語で
記載されたプロセスを複数のプロセスに分散して並列に
実行できるシステムＬＳＩとして適したデータ処理シス
テムおよびデータ処理装置を提供できる。

【００１２】システム全体がＣ言語などの高級言語で記
述されており、これを複数のプロセスに分割し、各々の
プロセスを本発明のデータ処理装置に割り当てる場合に
おいては、データ処理装置の間のデータ通信をいかにし
て行うかという課題に直面する。プロセッサ間のデータ
通信はバスを通じて行う方式や、専用の通信専用ハード
ウェアマクロを介して行う方式が多く用いられている。
したがって、本発明のデータ処理システムにおいて、デ
ータ処理装置の間の通信手段として、これらの通信専用
のハードウェアを用いることも可能である。しかしなが
ら、Ｃ言語を記述するユーザから直にデータ転送を制御
もしくは管理し難いという欠点がある。すなわち、バス
方式ではハードウェアであるバス自体をＣ言語のレベル
から直接参照するのが困難である。上述したように、Ｃ
言語のような高級言語ではハードウェアを直接意識しな
いで記述できることに特徴があり、当然の事とも言え
る。また、通信専用ハードウェアマクロを使用してデー
タ通信を行う場合には、通信機能は専用ハードウェアが
保持するのでＣ言語のレベルからでは細かな制御もしく
はプログラミングが困難ということになる。すなわち、
これらの従来多く採用されているプロセッサ間データ通
信機構は、ハードウェア側の要求に基づいてボトムアッ
プに構築されたものである。従って、Ｃ言語との連動性
は要求されておらず、そのため連動性は薄いといえる。

【００１３】しかしながら、本発明のデータ処理システ
ムに基づき、Ｃ言語で記述された仕様に基づいてシステ
ムＬＳＩを設計するためには、Ｃ言語で記述されたシス
テム仕様からＬＳＩ化に向けてトップダウンな設計方式
であることが望ましい。したがって、Ｃ言語でハードウ
ェアを意識することなしにデータの転送が自由に行える
ことが望ましい。すなわち、本発明のデータ処理システ
ムにおいては、Ｃ言語で記述されたシステム全体を複数
のＣ言語のプロセスに分割し、それらの各々の対応した
専用回路を備えた複数のデータ処理装置の集合としてシ
ステムＬＳＩを設計することができる。そして、複数の
Ｃ言語のプロセスに分解する際に、Ｃ言語により、ハー
ドウェアを意識すること無しにデータを転送する記述が
可能となれば、複数のＣ言語のプロセスに分解する設計
作業を円滑に進めることがはじめて可能となる。そのた
めには、Ｃ言語により、ハードウェアを意識すること無
しにデータ転送を自由に行えるハードウェア・アーキテ
クチャを提供する必要がある。

【００１４】このため、本発明においては、汎用命令に
基づくデータの入出力において、そのデータを入力また
は出力するアドレスにより、データを他のデータ処理装
置のデータメモリから入力、または他のデータ処理装置
のデータメモリに対し出力するようにしている。すなわ
ち、本発明のデータ処理装置は、プログラムを記憶する
コードメモリ、たとえば、メモリのプログラム記憶領
域、コードＲＡＭあるいはコードＲＯＭと、汎用命令に
よりデータを入力または出力可能なデータメモリ、たと
えば、メモリのデータ記憶領域あるいはデータＲＡＭと
を有しており、通信手段は、汎用命令に基づき入力また
は出力するデータの入力アドレスまたは出力アドレスが
予め設定されたアドレスのときに、他のデータ処理装置
との間でデータを交換し、他のデータ処理装置のデータ
メモリからデータを入力し、またはそのデータメモリに
対しデータを出力するようにしている。また、本発明
の、データ処理装置の制御方法においては、汎用命令に
基づき入力または出力するデータの入力アドレスまたは
出力アドレスが予め設定されたアドレスのときに、他の
データ処理装置との間でデータを交換する通信工程を有
する。

【００１５】他のデータ処理装置のデータメモリに対し
データを入出力するタイプのデータ通信において、相手
側となる他のデータ処理装置のデータメモリに書き込み
に行くＰＵＴあるいはＰＵＳＨ型（以降ではＰＵＴ型と
呼ぶ）と、相手側となる他のデータメモリに読み出しに
行くＧＥＴ型とを提示することができる。そして、どち
らもＣ言語からのデータ転送を制御することができる。
すなわち、ＰＵＴ型のデータ処理装置の通信手段あるい
は通信工程では、出力アドレスが予め設定されたアドレ
スのときに、他のデータ処理装置へデータを送信する。
したがって、受信側となる他のデータ処理装置のデータ
メモリの少なくとも１部の領域を、自己のデータ処理装
置のデータメモリと同じレベルで仮想的に取り扱うこと
ができる。このため、Ｃ言語により、データの出力先を
所定のアドレスにすると、他のデータ処理装置のデータ
メモリにデータを書き込むことができる。

【００１６】一方、ＰＵＴ型のデータ処理装置の相手と
なる受信側のデータ処理装置の通信手段あるいは通信工
程では、発信側の他のデータ処理装置からデータを受信
するとデータメモリの所定のアドレスにデータを記憶す
る。これにより、受信したデータを自己のデータメモリ
に記憶できる。したがって、Ｃ言語によりデータが書き
込まれたアドレスのデータを読み込むことにより、汎用
データ処理ユニットではそのデータを使用できる。この
結果、Ｃ言語により発信側と受信側のデータ処理装置間
でデータを転送する処理を操作できたことになる。

【００１７】たとえば、あるアドレスを予め設定してお
き、そのアドレス以上であれば、他のデータ処理装置の
データメモリへ書き込み、そのアドレス以下であれば自
身のデータメモリへ書き込む、という制御を行う。この
制御を行う為に、通信相手となるデータ処理装置の情報
を格納するレジスタを設け、そこに送出先のデータ処理
装置の識別情報、そのデータ処理装置に対しデータ転送
を開始するアドレス、転送を終了するアドレスなどの情
報を格納しておくことができる。

【００１８】同様に、ＧＥＴ型のデータ処理装置の通信
手段あるいは通信工程では、入力アドレスが予め設定さ
れたアドレスのときに、他のデータ処理装置からデータ
を受信する。したがって、送信側となる他のデータ処理
装置のデータメモリの少なくとも１部の領域を、自己の
データ処理装置のデータメモリと同じレベルで仮想的に
取り扱うことができる。このため、Ｃ言語により、デー
タの入力元を所定のアドレスにすると、他のデータ処理
装置のデータメモリからデータを読み込むことができ
る。

【００１９】一方、ＧＥＴ型のデータ処理装置の相手と
なる送信側のデータ処理装置の通信手段あるいは通信工
程では、受信側となる他のデータ処理装置からデータを
要求されるとデータメモリの所定のアドレスからデータ
を提供する。これにより、Ｃ言語によりデータをデータ
メモリの所定のアドレスに書き込むことにより、受信側
のデータ処理装置にデータを転送できたことになる。こ
のようにＧＥＴ型においても、Ｃ言語により発信側と受
信側のデータ処理装置間でデータを転送する処理を操作
できたことになる。

【００２０】複数のデータ処理装置を通信手段により組
み合わせてシステムを構築する場合、複数のデータ処理
装置をＰＵＴ型あるいはＧＥＴ型に揃えることが可能で
ある。あるデータ処理装置が親あるいはマスタとして動
作し、それと通信を行う他のデータ処理装置が子あるい
はスレーブとして動作するシステムを構築した場合も、
マスタ（親）およびスレーブ（子）のデータ処理装置の
構成をＰＵＴ型あるいはＧＥＴ型に揃えることが可能で
ある。一方、子のデータ処理装置の通信手段が、出力ア
ドレスが予め設定されたアドレスのときに、親のデータ
処理装置へデータを送信する手段と、入力アドレスが予
め設定されたアドレスのときに、親のデータ処理装置か
らデータを受信する手段とを備えている第１のＰＵＴ・
ＧＥＴ型にすることも可能である。また、親のデータ処
理装置の通信手段が、出力アドレスが予め設定されたア
ドレスのときに、子のデータ処理装置へデータを送信す
る手段と、入力アドレスが予め設定されたアドレスのと
きに、子のデータ処理装置からデータを受信する手段と
を備えている第２のＰＵＴ・ＧＥＴ型にすることも可能
である。

【００２１】第１のＰＵＴ・ＧＥＴ型は、子供と親の間
で転送されるデータを入出力する領域をマスタ側に集中
するのでメモリのスペース効率は良い。一方、第２のＰ
ＵＴ・ＧＥＴ型であると、転送するデータを入出力する
領域が子供の側に分散するので子側のデータ処理装置の
独立性が強くなり、分散処理のメリットをさらに活かす
ことができる。

【００２２】データが誤り無く転送されるには、転送す
るデータを入力または出力する領域に、送信側および受
信側のデータ処理装置が同時に入力または出力しないよ
うにすることが望ましい。本発明のデータ処理装置は、
データを転送するタイミングをプログラムで制御するこ
とができるので、そのような事態が発生しないように送
信側および受信側のデータ処理装置のプログラムを作成
でき、Ｃ言語により制御することができる。また、通信
手段に、データを記憶する手段がデータを記憶するデー
タメモリの受信専用領域が汎用データ処理ユニットによ
り読み出されているときは、データを記憶する手段の処
理を延期し、データを記憶する手段の処理中は、汎用デ
ータ処理ユニットが受信専用領域からデータを読み出す
処理を延期する調停手段、または、データを提供する手
段がデータを取得するデータメモリの送信専用領域が汎
用データ処理ユニットにより書き込まれているときは、
データを提供する手段の処理を延期し、データを提供す
る手段の処理中は、汎用データ処理ユニットが送信専用
領域にデータを書き込む処理を延期する調停手段を設け
ても良い。また、本発明のデータ処理装置の制御方法の
通信工程で調停手段と同様の制御を行うようにしても良
い。

【００２３】このように、本発明は、専用データ処理ユ
ニットと、通信手段を備えた汎用データ処理ユニットと
を有するデータ処理装置を複数有するデータ処理システ
ムを提供するものであり、本発明のデータ処理システム
により、複数の専用回路を並列実行することができるシ
ステムＬＳＩを極めて短期間に、そして低コストで提供
することができる。さらに、本発明においては、専用回
路を備えた分散処理システムであるデータ処理装置の間
の通信機構を、Ｃ言語あるいはＪＡＶＡ（登録商標）言
語などの高級言語と連動性および対応性のあるハードウ
ェアで実現するアーキテクチャを提供しており、１のプ
ロセスから他のプロセスへデータ転送がＣ言語で記述で
き、その結果、Ｃ言語によるプロセスを複数のプロセス
に分割が容易となり、分散処理システムの設計が可能と
なる。したがって、Ｃ言語で記述された仕様を実現し、
高速で処理可能な複数の専用回路を用いた分散処理タイ
プのシステムＬＳＩをさらに短期間に、経済的に設計し
供給することができる。

【００２４】さらに、少なくとも１つの第１のタイプ、
すなわちＶＵＰＵアーキテクチャのデータ処理装置の少
なくとも１つの専用データ処理ユニットに、ＶＵＰＵア
ーキテクチャ以外の、たとえば従来型のＲＩＳＣプロセ
ッサなどの第２のタイプのデータ処理装置とデータを交
換する機能を持たせることにより、本発明にかかるデー
タ処理システムで実現できるシステム構成はさらに広が
る。

【００２５】

【発明の実施の形態】以下に図面を参照しながら本発明
についてさらに説明する。図１に、特定の処理に特化し
た専用データ処理ユニット（専用命令実行ユニット、以
降ではＶＵ）１と、汎用的な構成の汎用データ処理ユニ
ット（汎用命令実行ユニットあるいはプロセスユニッ
ト、以降ではＰＵ）２とを備えた本発明のデータ処理装
置１０の概要を説明する。このデータ処理装置１０は、
専用回路を備えたプログラマブルなプロセッサであり、
このため、実行形式の制御プログラム（プログラムコー
ド、マイクロプログラムコード）４ａを内蔵したコード
ＲＡＭ４から命令をフェッチし、専用データ処理ユニッ
ト１および汎用データ処理ユニット２にデコードされた
制御信号を提供するフェッチユニット５を備えている。
本例においては、このフェッチユニットＦＵ５が命令発
行ユニットに該当する。

【００２６】このフェッチユニット５は、前の命令ある
いはステートレジスタ６の状態、割り込み信号φｉなど
によって決まる所定のコードＲＡＭ４の所定のアドレス
から命令をフェッチするフェッチ部７と、フェッチされ
た専用命令あるいは汎用命令（一般命令）をデコードす
るデコード部８とを備えている。デコード部８は、専用
命令をデコードした制御信号（デコーデド・コントロー
ル・シグナル；Decoded Control Signal）φｖおよび汎
用命令をデコードした制御信号（デコーデド・コントロ
ール・シグナル；Decoded Control Signal）φｐを、専
用データ処理ユニットＶＵ１および汎用データ処理ユニ
ットＰＵ２にそれぞれ供給する。さらに、ＰＵ２からは
実行状態を示すステータス信号（Exec unit Status Sig
nal）φｓが返えされ、ＰＵ２およびＶＵ１の状態がス
テートレジスタ(状態レジスタ)６に反映されるようにな
っている。

【００２７】本例のＰＵ２は、汎用レジスタ、フラグレ
ジスタおよび演算ユニット（ＡＬＵ）などから構成され
る汎用性の高い実行ユニット１１と、他のＰＵ２との間
でデータを交換する機能を備えた通信ユニット１２とを
備えており、データＲＡＭ１５を一時的な記憶領域とし
てデータを入出力しながら汎用処理を実行できるように
なっている。これらのフェッチユニットＦＵ５、汎用デ
ータ処理ユニットＰＵ２、コードＲＡＭ４、データＲＡ
Ｍ１５を有する構成は、個々の機能は異なるが一般的な
プロセッサユニットと類似の構成となる。したがって、
ＦＵ５、ＰＵ２、コードＲＡＭ４およびデータＲＡＭ１
５を有する構成をプロセッサユニット３と称することも
可能であり、プロセッサユニット（ＰＵＸ）３からＶＵ
１を制御するような概念で本例のデータ処理装置１０を
構成あるいは設計することができる。

【００２８】ＦＵ５からの専用命令φｖを実行する専用
データ処理ユニットＶＵ１は、ＦＵ５が供給する命令が
Ｖ命令φｖであるかなどをデコードするユニット２２
と、予め特定のデータ処理を行うように制御信号をハー
ドウェア的に出力するシーケンサ（ＦＳＭ（Finite Sta
te Machine）、ファイナイトステートマシン）２１と、
このシーケンサ２１からの制御信号に従って特定のデー
タ処理を行うようにデザインされたデータパス部２０を
備えている。また、ＶＵ１は、ＰＵ２からアクセス可能
なレジスタ２３を備えており、データパス部２０の処理
に必要なデータをインターフェイスレジスタ２３を介し
てＰＵ２で制御したり、ＶＵ１の内部状態をレジスタ２
３を介してＰＵ２で参照できるようになっている。ま
た、データパス部２０で処理された結果はＰＵ２に供給
され、ＰＵ２ではその結果を利用した処理が行われる。

【００２９】本例のデータ処理装置１０は、コードＲＡ
Ｍ４に、汎用命令（Ｐ命令）および専用命令（Ｖ命令）
を含んだプログラムが記憶されており、それがフェッチ
ユニット５でフェッチされ、デコードされた制御信号φ
ｐまたはφｖとしてＶＵ１およびＰＵ２に供給される。
ＶＵ１は、制御信号φｐおよびφｖのうち、自己を起動
する専用命令の制御信号φｖが供給されると稼動する。
一方、ＰＵ２には、汎用命令がデコードされた制御信号
φｐだけが供給されるようになっており、Ｖ命令をデコ
ードした制御信号φｖはＰＵ２には発行されず、その代
わりに、実行を伴わないｎｏｐ命令を示す制御信号が発
行され、ＰＵ２の処理はスキップされる。ＶＵ１は、ア
プリケーションなどによって変更されるものであり、Ｖ
Ｕ１に指示を出す専用命令もアプリケーションによって
変わることが多い。ＶＵ１は、アプリケーションに特化
した専用回路であり、Ｖ命令をデコードした制御信号を
解釈するように設計することは容易である。一方、ＰＵ
２は、ｎｏｐ命令が出力されることにより、ＶＵ１に特
化した命令に対処する必要がなく、基本命令あるいは汎
用命令を解釈して実行できる機能があればよく、汎用性
を犠牲にすることなく様々なアプリケーションに対応し
たＶＵ１と共存し、これらを制御したり、その演算結果
を用いて処理を行うことができる。

【００３０】このように、図１に示したデータ処理装置
１０は、リアルタイム応答などの特殊な演算が要求され
る処理を実現できる専用回路を備えたＶＵ１と、汎用性
があるＰＵ２とを有し、この組合せによりシステムＬＳ
Ｉあるいはプロセッサを形成可能なアーキテクチャであ
る。また、ＶＵ１およびＰＵ２の組合せを複数搭載する
ことによってもシステムＬＳＩあるいはプロセッサを形
成できるアーキテクチャでもあり、以降においては、Ｖ
Ｕ１とＰＵ２との組合せによる処理ユニットあるいは処
理装置の単位をＶＵＰＵと称することにする。このＶＵ
ＰＵ１０は、リアルタイム応答性を犠牲にすることな
く、設計および開発期間を短縮でき、さらに、その後の
変更や修正にも柔軟に対処できるものである。また、Ｖ
Ｕ１は、１つに限定されることはなく、アプリケーショ
ンで要求される専用処理を処理できるように複数のＶＵ
１を用意し、それぞれのＶＵ１を稼動する複数の専用命
令をプログラムコードに含めることが可能である。さら
に、本例のＶＵ１は、特殊な演算処理だけでなく、プロ
グラム中の特定のプログラムファンクションを専用回路
化してプログラムを効率良く可動させることができる。
そして、本例のＰＵ２は、他のＰＵ２とデータを交換す
ることができる通信ユニット１２を備えており、他のＶ
ＵＰＵ１０と通信することにより、複数のＶＵＰＵ１０
のＶＵ１を並列に稼動させることができる。したがっ
て、ＶＵＰＵ１０を複数備えたデータ処理システムは適
応可能な範囲が非常に広いアーキテクチャである。

【００３１】たとえば、図２に示すように、Ｃ言語によ
り記述されたプロセスが図２のように、親あるいはマス
タとなるプロセスＣ１と、そのプロセスＣ１からデータ
が転送され、そのデータに基づく処理結果を返すプロセ
スＣ２およびＣ３により構成されている場合、これらの
プロセスＣ１、Ｃ２およびＣ３を図３に示すように３つ
のＶＵＰＵ１０に割り振ることが可能である。そして、
ＶＵＰＵ１０であれば、特殊な演算処理だけでなく、プ
ログラム中の特定のプロセスあるいはプログラムファン
クションを専用回路化してプログラムを効率良く可動さ
せることができるので、処理速度を向上できる。さら
に、ＶＵＰＵ１０は、ＰＵ２が通信機能を備えているの
で、図４に示すように、親となるプロセスＣ１が割り振
られたＶＵ１、すなわちＶＵ（Ｃ１）を備えたＶＵＰＵ
１０から、子供あるいはスレーブとなるプロセスＣ２が
割り振られたＶＵ（Ｃ２）を備えたＶＵＰＵ１０に対し
データが転送されることにより、ＶＵ（Ｃ２）がＶＵ
（Ｃ１）と並列に処理を開始することができる。そし
て、ＶＵ（Ｃ２）の処理結果をＶＵ（Ｃ１）に返すこと
によりＶＵ（Ｃ１）ではその処理結果に基づく処理を実
行することができる。

【００３２】同様に、プロセスＣ３が割り当てられたＶ
Ｕ（Ｃ３）を備えたＶＵＰＵ１０に対しデータが転送さ
れることにより、ＶＵ（Ｃ３）がＶＵ（Ｃ１）と並列に
処理を開始することができる。さらに、ＶＵ（Ｃ２）と
ＶＵ（Ｃ３）とが並列に処理を行うことができるプロセ
スであればさらに並列度を上げることが可能であり、処
理速度を向上することができる。このように、各ＶＵＰ
Ｕ１０がある時刻でひとつしか動作しなければ、非並列
であり、元のＣ言語で記述されたプロセスを専用回路化
した効果しか得られない。これに対し、本発明のＶＵＰ
Ｕ１０であれば、専用回路化した複数の複数のプロセス
を並列に実行することが可能となり、処理速度を大幅に
向上できる。このため、図３に示すように、Ｃ言語で記
述された仕様を複数のプロセスに分け、複数のＶＵＰＵ
１０のＶＵに割り当て、それらのＶＵＰＵ１０によって
システムＬＳＩ３０などのデータ処理システムを構築す
ることにより、プロセスあるいはファンクションを専用
回路化するメリットに加えて、それらの専用回路を並列
に実行することが可能となる。したがって、非常に処理
速度の速いシステムＬＳＩ３０を提供することが可能と
なる。

【００３３】すなわち、図５に示すように、Ｃ言語で記
述されたある仕様５１が与えられたときに、その仕様５
１をある程度並列実行可能な複数のプロセス５２に分け
ることが可能である。そして、専用回路を形成するデー
タパス部２０とシーケンサ２１により、プロセス５２の
全てあるいは一部が実行できるようにＶＵ１を生成する
ことが可能であり、ＶＵＰＵ１０として供給することが
できる。そして、そのようにして作成されたＶＵＰＵ１
０を組み合わせてシステムＬＳＩ３０とすることによ
り、並列度の高い処理が可能なシステムＬＳＩ３０を提
供することができる。さらに、ＶＵＰＵ１０は、専用回
路で処理することが適さない処理はプロセッサとしての
機能を備えたＰＵ２により処理することが可能であり、
専用回路による処理を並列に実行できるのみならず、汎
用プロセッサによる処理も並列に実行させることができ
る。

【００３４】図６ないし図８は、通信機能を備えた本発
明のＶＵＰＵ１０によりデータ処理システム３０を構成
する幾つかの例を示してある。多くのケースでは、１つ
のチップに複数のＶＵＰＵ１０が搭載され、本明細書に
示したような構成のデータ処理システム３０は、特定の
アプリケーションの処理を効率良く行うことができるシ
ステムＬＳＩとして提供されることになるであろう。図
６に示したデータ処理システム３０は、ＶＵＰＵ１０の
ＰＵ２と通信するのに適したアーキテクチャを備えたプ
ロセッサ３１を中心に、複数のＶＵＰＵ１０が適当な通
信手段により接続されているものである。たとえば、並
列に稼動する複数のＶＵ１により、画像データとなるビ
ットストリーム３９に対し圧縮あるいは解凍に必要な一
連の処理を順次施すことが可能であり、画像処理を高速
に実行することができる。そして、各処理を行うＶＵ１
はＰＵ２で制御され、そのＰＵ２は他のＰＵ２とデータ
を交換できるようになっているので、処理の同期、調停
あるいはエラーなどを適切に処理することができる。こ
れらのＶＵＰＵ１０は、各々が独立したプログラムコー
ドにより動作するので、マルチインストラクションによ
りシングルデータフローを処理することができるデータ
処理システム３０を提供することができる。

【００３５】図７に示したデータ処理システム３０は、
汎用のバスなどを介してデータを送受信することができ
る通信機能を備えたＶＵ（ＣＯＭ）を搭載したＶＵＰＵ
１０Ａをインターフェイスとして用い、ＶＵＰＵ１０を
繋げたシステムと、ＶＵＰＵとは異なるアーキテクチャ
の従来あるいは他のタイプ（第２のタイプ）のプロセッ
サ３２とにより構築されている。また、図８に示したデ
ータ処理システム３０は、ＶＵ（ＣＯＭ）とプロセスを
搭載したＶＵ（Ｃ１）あるいはＶＵ（Ｃ２）の２つのＶ
Ｕを搭載したＶＵＰＵ１０Ｂをインターフェイスとし
て、他のタイプのプロセッサ３２を含めてシステムを構
築した例である。通信機能を備えたＰＵ２を採用するこ
とにより、複数のＶＵＰＵ１０を用いたシステムを非常
にフレキシブルに構築することが可能であり、様々な仕
様のアプリケーションに対しの最適な構成のシステムＬ
ＳＩを提供できる。

【００３６】このように、複数のＶＵＰＵ１０を並列実
行させることにより極めて処理速度の速いシステムＬＳ
Ｉを提供することが可能となる。そのためには、図９に
示すようにＣ言語で記述された機能あるいは仕様５１を
複数のプロセス５２に分解してＶＵＰＵ１０を作成する
必要がある。その際に、ＶＵＰＵ１０の間のデータ通信
をいかにして行うかという課題に直面する。プロセッサ
間のデータ通信はバスを通じて行う方式や、専用の通信
専用ハードウェアマクロを介して行う方式が多く用いら
れており、本例のデータ処理システム３０にも適用でき
る。

【００３７】しかしながら、バス方式ではハードウェア
であるバス自体をＣ言語のレベルから直接参照するのが
困難であり、Ｃ言語により複数のプロセス５２に分解し
たときに通信機能をＣ言語のレベルからでは細かな制御
ができない。したがって、上述したような複数のＶＵＰ
Ｕ１０を備えたデータ処理システムを短期間に低コスト
で開発するためには、Ｃ言語でハードウェアを意識する
ことなしにデータの転送が自由に行えることが望まし
い。すなわち、複数のＣ言語のプロセスに分解する際
に、Ｃ言語により、ハードウェアを意識することなしに
データを転送する記述が可能となれば、複数のＣ言語の
プロセスに分解する設計作業を円滑に進めることがはじ
めて可能となる。そして、Ｃ言語のレベルで分割された
プロセスに基づき、専用回路化できる部分をＲＴＬに変
換して専用回路を設計および製造し、専用回路を稼動す
る専用命令とその他の汎用処理を行う汎用命令を備えた
プログラムコードを作成し、さらにこれらをテストして
完成するステップ５３の負荷を軽減することができる。

【００３８】このため、本例ではＣ言語により、ハード
ウェアを意識すること無しにデータ転送を自由に行える
ハードウェア・アーキテクチャを通信機能として採用し
ている。この方式の通信機能は、Ｃ言語に限定されるも
のではなく、より分散および並列記述の容易なＪＡＶＡ
（登録商標）言語、あるいはその他の高級言語で記載さ
れた仕様をシステムＬＳＩなどのデータ処理システムと
して実現するためにも好適である。

【００３９】図１０に、本発明のＶＵＰＵ１０の一例を
ＰＵ２を中心に示してある。ＰＵ２は、図１に基づき説
明したように、コードＲＡＭ４に格納されたプログラム
４ａの汎用命令をデコードした制御信号φｐを実行する
実行ユニット１１と、通信機能を備えた通信ユニット１
２とを備えている。そして、本例の通信ユニット１２
は、実行ユニット１１がデータＲＡＭ１５にアクセスす
るために出力するアドレスＡＯが予め設定された範囲の
アドレスであるときは、通常のＲＤ／ＷＲデータＲＡＭ
１５Ｎとは異なる受信用データＲＡＭ１５Ｘあるいは送
信用データＲＡＭ１５Ｙに対し入出力動作を行う。そし
て、自己の受信用データＲＡＭ１５Ｘに書き込まれたデ
ータを読み込んだり、他のＶＵＰＵの送信用データＲＡ
Ｍ１５Ｙからデータを取得することにより、他のＶＵＰ
Ｕとの間でデータ転送を行う。すなわち、本例のＶＵＰ
Ｕ１０のプロセッサＰＵＸ３は、コードＲＡＭ４と、デ
ータＲＡＭ１５とが異なる、いわゆるハーバードアーキ
テクチャと称されるタイプである。そして、データＲＡ
Ｍの一部を他のＶＵＰＵ１０と共用したり、他のＶＵＰ
Ｕ１０と共用のデータＲＡＭを設けることにより、入出
力アドレスにより他のＶＵＰＵ１０に対しデータ転送す
ることができる。したがって、入出力アドレスをＣ言語
で記述することによりにＶＵＰＵ１０の間の通信を制御
することができる。

【００４０】この通信方式は、通信相手のＶＵＰＵ１０
の受信ＲＡＭ１５Ｘに出力データを書き込むＰＵＴある
いはＰＵＳＨ型と、通信相手のＶＵＰＵ１０の送信ＲＡ
Ｍ１５Ｙから入力データを取得するＧＥＴ型に大きく分
かれる。図１０に示したＶＵＰＵ１０は、ＰＵＴ型の例
である。したがって、ＶＵＰＵ１０は、入出力可能な通
常のＲＤ／ＷＲデータＲＡＭ１５Ｎに加え、自己の実行
ユニット１１に対してはリードオンリとなる受信ＲＡＭ
（受信データＲＡＭ）１５Ｘを備えている。また、通信
ユニット１２は、出力データＤＯを他のＶＵＰＵ１０に
送信する送信インターフェイス１３と、他のＶＵＰＵ１
０から受信した入力データＤＩを受信ＲＡＭ１５Ｘに書
き込む受信インターフェイス１４を備えている。

【００４１】送信インターフェイス１３は、送信制御部
１３Ｃを備えており、実行ユニット１１がプログラム４
ａにしたがってデータを書き込む際に出力するアドレス
ＡＯがあるアドレス以上であると、送信バッファ１３Ｂ
を経由して他のＶＵＰＵのデータＲＡＭ（受信ＲＡＭ）
に書き込む。したがって、プログラム４ａからみると、
自身のＶＵＰＵ１０に実体のあるデータＲＡＭに書き込
むのと同じ操作で、実体の無い送信用のデータＲＡＭ１
５Ｚにデータを転送することができる。そして、その実
体のない送信用のデータＲＡＭ１５Ｚは、通信相手のＶ
ＵＰＵに存在する送信専用のライトオンリのデータＲＡ
Ｍ１５Ｘであり、通信相手の実行ユニット１１にとって
はリードオンリの受信専用のデータＲＡＭとなる。

【００４２】受信インターフェイス１４は、受信制御部
１４Ｃを備えており、他のＶＵＰＵ１０から受信した入
力データＤＩ（送信元においては出力データＤＯ）を受
信ＲＡＭ１５Ｘに書き込む。送信制御部１３Ｃおよび受
信制御部１４Ｃは、それぞれ、コンフィグレーション・
レジスタ１３Ｒおよび１４Ｒを備えている。送信用のコ
ンフィグレーション・レジスタ１３Ｒには、送信先のＶ
ＵＰＵの識別情報（ＩＤ）、送信開始アドレス、転送サ
イズ、さらには送信終了アドレスなどの実行ユニット１
１から出力されるデータを転送先に送信するために必要
なデータが格納される。受信用のコンフィグレーション
・レジスタ１４Ｒには、受信源となる送信元のＶＵＰＵ
のＩＤ、受信開始アドレスおよび受信終了アドレスなど
のデータを受信するために必要なデータが格納される。
また、送信元の実体の無い送信専用のデータＲＡＭ１５
Ｚのアドレスと、送信先の受信専用のデータＲＡＭ１５
Ｘの受信アドレスが一致しない場合には、それらのアド
レスの対応表を送信側あるいは受信側のコンフィグレー
ション・レジスタ１３Ｒあるいは１４Ｒに登録してお
き、送信時あるいは受信時にアドレス変換することがで
きる。

【００４３】これらの送信用のコンフィグレーション・
レジスタ１３Ｒおよび受信用のコンフィグレーション１
４Ｒの内容は、例えば、ＰＵ２の汎用レジスタ１１Ｒを
介してプログラム４ａを通じて設定することができる。
したがって、Ｃ言語により送信および受信を行うことに
なる入力および出力アドレスや、アドレス変換などの初
期条件を設定することができる。

【００４４】また、実行ユニット１１に入力されるデー
タＤＩは、受信用のコンフィグレーション・レジスタ１
４Ｒに格納されているアドレスの内容から、受信専用の
データＲＡＭ１５Ｘからの読出か、通常のデータＲＡＭ
１５Ｎからの読出かを判断することが可能である。この
ため、受信ＲＡＭ１５Ｘの出力ＤＯと、ＲＤ／ＷＲデー
タＲＡＭ１５Ｎの出力ＤＯは、受信制御回路からの信号
により制御されるセレクタ１６を経由して実行ユニット
１１のＤＩに供給される。この結果、プログラム４ａ
は、自己が入出力可能なデータＲＡＭ１５Ｎのデータ
か、通信相手が書き込んだ受信ＲＡＭ１５Ｘのデータか
はアドレスの違いで制御することが可能であり、その他
の操作は全く同等に処理できることとなる。

【００４５】さらに、送信インターフェイス１３は、調
停回路１３Ａを備えており、データ書込状態を示す信号
φｐｕｔを送出する。それと共に、送信を開始するに当
たっては、相手がデータを読出中でない事を確認する必
要があり、送信相手のＶＵＰＵにおける受信ＲＡＭ１５
Ｘのデータ読出状態を示す信号φｂｕｓｙによって識別
する。したがって、データ読出状態を示す信号φｂｕｓ
ｙは転送する相手のプロセッサの数分（ＩＤ分）だけ必
要となる。受信インターフェイス１４も調停回路１４Ａ
を備えており、受信専用のデータＲＡＭ１５Ｘから読出
中は、他のＶＵＰＵからの出力データを受信できないよ
うになっている。そのため、データ書込状態を示す信号
φｐｕｔを受信したときに、受信ＲＡＭ１５Ｘが読み出
し中であると、読出状態を示す信号φｂｕｓｙを出力す
る。送信インターフェイス１３および受信インターフェ
イス１４で取り扱われるこれらの書込状態を示す信号φ
ｐｕｔと読出状態を示す信号φｂｕｓｙは、方向は逆だ
が同じ種類に信号である。そして、レベル信号で送出さ
れるのが一般的である。

【００４６】本例の受信専用のデータＲＡＭ１５Ｘは、
デュアルポートデータＲＡＭであるが、シングルポート
データＲＡＭにより構成することも可能である。デュア
ルポートデータＲＡＭであれば受信しながらの読出操作
が可能となり、並列性が向上し、さらに、上記のような
調停回路を省くことができる可能性がある。しかしなが
ら、書込みアドレスＡＩと、読出しアドレスＲＡＩが同
一の場合があることを考慮すると上記の調停回路１３Ａ
および１４Ａと状態信号φｐｕｔおよびφｂｕｓｙを設
けておくことが望ましい。調停回路を省いた場合でも、
書込みアドレスＡＩと、読出しアドレスＲＡＩが同一の
場合を考慮すると、入力データＤＩから読出しデータＲ
ＤＩにＲＡＭをバイパスしてデータを出力可能な論理回
路が必要となる。

【００４７】以上に示す送信・受信機構全体をＩＶＣ機
構（Ｉｎｔｅｒ ＶＵＰＵ Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎ機構）と称することとする。

【００４８】図１１に、ＩＶＣ機構を備えた２つのＶＵ
ＰＵ１０の間でデータ交換される様子を各々のＰＵのメ
モリマップ１９を用いて示してある。本図から分かるよ
うに、ＰＵＴ型のＩＶＣ機構においては、アドレスがＡ
１からＡ２の範囲であるときは、相手側のデータＲＡＭ
１５Ｘにデータを書き込むことによりデータを転送す
る。したがって、データＲＡＭの使用効率が高く、ま
た、データの二重持ちを防ぐことができるのでデータに
齟齬が発生することも防止できる。また、アドレスがＡ
３からＡ４のときは、相手側のＰＵによりデータが書き
込まれたデータＲＡＭ１５Ｘからデータを取得する。し
たがって、転送されたデータをＰＵ２で使用して処理を
進めることができる。

【００４９】図１２に、ＰＵＴ型のＩＶＣ機構を備えた
４つのＶＵＰＵ１０を接続したデータ処理システム３０
の例を示してある。この例では、１つのＶＵＰＵ１０ｐ
が親あるいはマスタとなり、他の３つのＶＵＰＵ１０ｃ
は子供あるいはスレーブとなっている。親のＶＵＰＵ１
０ｃからは全ての子供のＶＵＰＵ１０ｐに対し同様にデ
ータが転送され、子供のＶＵＰＵ１０ｃからは親ＶＵＰ
Ｕ１０ｐへ個別にデータが転送される。このため、親の
ＶＵＰＵ１０ｐは、子供の数に相当する受信ＲＡＭある
いは受信ＲＡＭ領域１５Ｘを備えており、子供のＶＵＰ
Ｕ１０ｃは１つの受信ＲＡＭあるいは受信ＲＡＭ領域１
５Ｘを備えている。したがって、親のＶＵＰＵ１０ｐに
おいては、子供のＶＵＰＵ１０ｃからデータを並列に受
信することが可能であり、また、受信したデータを保持
しておけるのでプログラムにより適当なときに使用でき
る。一方、親のＶＵＰＵ１０ｐの受信ＲＡＭ１５Ｘを１
つにすることも可能であり、この場合は、順番に子供の
ＶＵＰＵ１０ｃからデータを受信するように、親のＶＵ
ＰＵ１０ｐおよび子供のＶＵＰＵ１０ｃのプログラムを
作成する必要がある。

【００５０】また、本例のシステムでは、ＶＵＰＵ１０
ｐおよびＶＵＰＵ１０ｃの間では、４本のデータ転送可
能な経路を備えたチャネル３５が用意されている。この
ようなプロセッサ間のデータ転送経路は、一般的な信号
通信処理により形成することが可能である。そして、チ
ャネル数を増加させれば子供のＶＵＰＵ１０ｃ同士が直
接通信する構成にすることも可能であり、本発明のＩＶ
Ｃ機構を備えたＶＵＰＵを用いて通信経路を構築するア
ーキテクチャは自由度が高い。

【００５１】図１３は、図１２に示したデータ処理シス
テム３０の各々のＶＵＰＵのＰＵにおけるメモリ構成を
示してある。上記と同様に、ＰＵＴ型のＩＶＣ機構を備
えたＶＵＰＵ１０を用いているので、１対Ｎのシステム
であってもデータを送出する場合にはますますシステム
全体の分散性を高め、かつ、データＲＡＭの使用効率を
向上することができる。たとえば、親のＶＵＰＵ１０ｐ
のＰＵ（ＰＵ−Ａ）においては、メモリマップ１９の送
信ＲＡＭの領域はＶＵＰＵ１０ｐには実体がなく、その
アドレスに物理的に対応するデータＲＡＭは、子供のＶ
ＵＰＵ１０ｃにそれぞれ分散して配置されている。ま
た、子供のＶＵＰＵ１０ｃのＰＵ（ＰＵ−Ｂ、ＰＵ−Ｃ
およびＰＵ−Ｄ）においても、メモリマップ１９の送信
ＲＡＭ領域は実体がなく、それらのアドレスに物理的に
対応するデータＲＡＭは、親のＶＵＰＵ１０ｐに配置さ
れている。

【００５２】図１４に、本例のＩＶＣ機構を実現する通
信ユニット１２の動作をフローチャートで纏めてある。
実際に通信を開始する前に、送信用のコンフィグレーシ
ョン・レジスタ１３Ｒに、送信先のＶＵＰＵのＩＤ、送
信するデータの開始アドレス（実体のない送信ＲＡＭに
割り当てられたアドレス）、受信ＲＡＭ１５Ｘの開始ア
ドレスなどを設定し、受信用のコンフィグレーション・
レジスタ１４Ｒに、送信元となるＶＵＰＵのＩＤ、送信
されるデータの開始アドレス、受信ＲＡＭの開始アドレ
スなどを設定する処理が行われる。これらのコンフィグ
レーション・レジスタ１３Ｒおよび１４Ｒの設定は、Ｃ
言語のレベルであればインライン・アセンブル記述によ
り設定できる。また、この処理をファンクションとして
サブルーチン化しておくことも可能である。

【００５３】そして、プログラムにしたがって入出力ア
ドレスが出力されると、通信ユニット１２においては、
まず、ステップ６１でデータの入出力アドレスを判断す
る。入出力データが通常のデータＲＡＭに割り当てられ
たアドレスでないときは、ステップ６２で、アドレスに
基づき出力処理か入力処理かを判断する。入力の場合
は、ステップ６３で受信ＲＡＭ１５Ｘに送信されたデー
タが書き込み中でないこと、すなわち、書込み状態信号
φｐｕｔの書込み終了を待ち、ステップ６４で自己の受
信ＲＡＭ１５Ｘからデータを読み出す。それと同時に読
出し状態信号φｂｕｓｙを読出しにして書込みを禁止
し、読出しが終了すると読出し状態信号φｂｕｓｙを終
了状態にする。

【００５４】一方、ステップ６２で出力の場合は、ステ
ップ６５で読出し状態信号φｂｕｓｙが読出し終了にな
るのを待ち、ステップ６６で出力データ（アドレスとデ
ータおよびそれらアドレスとデータが有効である事を示
すライトイネーブル信号）を転送先のＶＵＰＵ１０に送
信する。それと共に、書込み状態信号φｐｕｔを書き込
み状態にして読み出しを禁止し、書込みが終了すると書
込み状態信号φｐｕｔを終了状態にする。このように、
入出力のアドレスによりデータを通信先のＶＵＰＵ１０
のデータＲＡＭ１５Ｘにする制御方法を採用することに
より、Ｃ言語レベルの記述でデータの入出力アドレスを
管理あるいは制御することだけで複数のＶＵＰＵ１０の
間でデータを簡単に交換することができる。

【００５５】図１５に、ＰＵ−ＡからＰＵ−Ｂの受信Ｒ
ＡＭ１５Ｘにデータを書き込む様子をタイミングチャー
トで示してある。サイクル１では、ＰＵ−Ｂの読出し状
態信号φｂｕｓｙがオンになっているので、転送データ
は有効にならず書き込まれない。さらに、通常、読出し
状態信号φｂｕｓｙがオフとなってから１サイクルあけ
て書込が行われる。このため、サイクル３に、ＰＵ−Ａ
の書込み状態信号φｐｕｔがオンとなり、転送データが
アドレスＡ、データＤおよびライトイネーブルＷＥ込み
で受信側のＰＵ−Ｂの受信専用データＲＡＭ１５Ｘに転
送される。そして、書込み状態信号φｐｕｔが出力され
ている間に有効なデータが送信されると、それが受信デ
ータＲＡＭ１５Ｘに書き込まれる。この例では３サイク
ルと５サイクル目が有効データであることを示してい
る。

【００５６】本発明のＩＶＣ機構においては、図１４に
示した処理を通信ユニット１２のファームウェアやゲー
トロジックで実装することも可能であるが、データ転送
のすべてをＣ言語レベルの記述で制御することが可能で
ある。図１６（ａ）は、送信側のＰＵ−Ａの転送手順を
Ｃ言語のレベルで記述した例であり、図１６（ｂ）は、
受信側のＰＵ−Ｂの転送手順をＣ言語のレベルで記述し
た例である。ＰＵ−Ａのプログラム７１では、ステップ
７１ａでコンフィグレーション・レジスタ１３Ｒに送信
スタートアドレスが指定される。ついでステップ７１ｂ
で転送相手の受信ＲＡＭにデータを書込むための送信を
開始する。この際、ステップ７１ｃに示すように、送信
先の読出し状態信号φｂｕｓｙをチェックし、書込み状
態信号φｐｕｔをオンにする処理をファンクション・コ
ールによりサブルーチン化しておくことができる。信号
のチェックおよび設定が済むと、ステップ７１ｄで、書
き込むためのデータを送出する。そして、データの送出
が終わるとステップ７１ｅで終了処理を行うが、ステッ
プ７１ｆに示すように書込み状態信号φｐｕｔをオフに
する処理などをサブルーチン化しておくことができる。

【００５７】一方、ＰＵ−Ｂのプログラム７２では、ス
テップ７２ａでコンフィグレーション・レジスタ１４Ｒ
に受信スタートアドレスが指定される。ステップ７２ｂ
で受信ＲＡＭに書込まれた送信元からのデータを読み出
す処理を開始する。この際、ステップ７２ｃに示すよう
に、送信元の書込み状態信号φｐｕｔをチェックし、読
出し状態信号φｂｕｓｙをオンにする処理をファンクシ
ョン・コールによりサブルーチン化しておくことができ
る。信号のチェックおよび設定が済むと、ステップ７２
ｄで、転送されたデータを読出し、ステップ７２ｅで読
出し終了処理を行う。ここでも、ステップ７２ｆに示す
ように読出し状態信号φｂｕｓｙをオフにする処理など
をサブルーチン化しておくことができる。書込み状態信
号φｐｕｔおよび読出し状態信号φｂｕｓｙをオン状態
にしたり、その状態を確認するのはレジスタ操作とな
る。このため、上記のように、ファンクション・コール
によりサブルーチン化しておき、別途アセンブラにより
レジスタ設定を行う方法が適している。

【００５８】このように、本発明のＩＶＣ機構による通
信方法は、データの転送をすべてＣ言語のレベルの記述
により操作できる。先に説明したように、Ｃ言語による
仕様を複数のＣ言語によるプロセスに分解してＶＵＰＵ
化する設計手法により、Ｃ言語による仕様を並列処理お
よび分散処理することができるシステムＬＳＩを設計す
ることが可能であり、この際、データのやりとりがＣ言
語のレベルで直接記述できることにより、ＶＵＰＵ化す
るのが容易となる。したがって、本発明のＩＶＣ機構を
採用することにより、Ｃ言語による仕様から、並列実行
可能な複数の専用回路を備えたシステムＬＳＩを設計お
よび製造する期間を大幅に短縮でき、低コストで提供す
ることができる。

【００５９】図１７は、データを送信するＰＵ−Ａと、
データを受信するＰＵ−Ｂの間の状態情報伝達とそれを
構成する信号線を示している。上記の例では、図１７
（ａ）に示すように、読取状態信号φｂｕｓｙと、書込
状態信号φｐｕｔの各々の専用の信号線に情報を持たせ
ている。このため、図１７（ｂ）に示すように、それら
の状態信号に対応する読取状態提示専用信号線７５と、
書込状態提示専用信号線７６が、データを転送する信号
線７７に加えて必要になる。

【００６０】これに対し、状態情報の伝達に、受信デー
タＲＡＭ１５Ｘを専用信号線に代わって使用する方法が
ある。上記の専用信号線を用いた方法では、アセンブラ
によるレジスタ操作を介してＣ言語のレベルから操作す
る必要があるのに対し、受信データＲＡＭ１５Ｘを使用
すると、データに意味を持たせるので、すべてＣ言語の
レベルからデータ操作により転送処理を行うことができ
る。

【００６１】図１８（ａ）に、送信側のＰＵ−Ａの転送
手順をＣ言語のレベルで記述した例を示し、図１８
（ｂ）は、受信側のＰＵ−Ｂの転送手順をＣ言語のレベ
ルで記述した例を示してある。ＰＵ−Ａのプログラム７
１では、ステップ７１ａでコンフィグレーション・レジ
スタ１３Ｒに送信スタートアドレスを指定すると共に、
ステップ７１ｇで、自己の受信ＲＡＭ１５Ｘのアドレス
で、受信側、すなわち、送信先の読取状態信号φｂｕｓ
ｙが格納されるアドレスを指定する。送信先のＰＵ−Ｂ
が受信ＲＡＭ１５Ｘを読み出している状態のときは、送
信元の受信ＲＡＭ１５Ｘの読取状態信号φｂｕｓｙが格
納されるアドレスにフラグが立つ。したがって、転送相
手の受信ＲＡＭにデータを書込むための送信を開始する
際は、まず、ステップ７１ｈで、自己の受信ＲＡＭ１５
Ｘの読取状態信号φｂｕｓｙが格納されるアドレスのデ
ータを参照して送信先の状態をチェックする。ついで、
ステップ７１ｉで、送信先の受信ＲＡＭ１５Ｘの受信ス
タートアドレスにフラグを立てて書込みを開始したこと
を伝達する。すなわち、本例では、受信スタートアドレ
スのデータが書込み状態信号φｐｕｔが格納されるアド
レスとなっている。その後、ステップ７１ｊで書き込む
ためのデータを送出し、ステップ７１ｋで送信先の受信
スタートアドレスにフラグをクリアするデータを送出
し、書込みを終了する。

【００６２】一方、ＰＵ−Ｂのプログラム７２では、ス
テップ７２ａでコンフィグレーション・レジスタ１４Ｒ
に受信スタートアドレスが指定されると共に、ステップ
７２ｇで、送信元の受信ＲＡＭ１５Ｘの読取状態信号φ
ｂｕｓｙが格納されるアドレスが設定される。受信ＲＡ
Ｍ１５Ｘに書込まれた送信元からのデータを読み出す処
理を開始する際は、まず、ステップ７２ｈで、書込み状
態信号φｐｕｔが格納される受信スタートアドレスのデ
ータをチェックし、次に、ステップ７２ｉで、送信元の
受信ＲＡＭ１５Ｘの読取状態信号φｂｕｓｙが格納され
るアドレスにデータを送ってフラグを立てる。その後、
ステップ７２ｊで転送されたデータを読取、ステップ７
２ｋで、送信元の受信ＲＡＭ１５Ｘの読取状態信号φｂ
ｕｓｙが格納されるアドレスにデータを送ってフラグを
解除する。

【００６３】この方式では、双方のＶＵＰＵ１０の受信
用データＲＡＭ１５Ｘに情報を持たせることが前提とな
る。しかしながら、ＶＵＰＵ１０の間で通信が行われる
ので、特に制約にはなることではない。一方、自己の受
信用データＲＡＭ１５Ｘに、相手方の状態が書き込まれ
ているので、Ｃ言語レベルのデータを読み込む処理で相
手側が読出状態、あるいは書込み状態の終了を確認でき
る。

【００６４】図１９は、この方式でデータを送信するＰ
Ｕ−Ａと、データを受信するＰＵ−Ｂの間の状態情報伝
達とそれを構成する信号線を示している。本例の方式で
は、図１９（ａ）に示した読取状態信号φｂｕｓｙと書
込状態信号φｐｕｔの専用の信号線は不要である。した
がって、図１９（ｂ）に示すように、データを転送する
信号線７７だけで通信チャネル３５を構成することがで
き、データを転送するインターフェイスのみで手順の構
築が可能となる。しかしながら、その手順はプログラム
側にて記載せねばならず、例えば、データ転送の回数を
シーケンス番号により表示し、転送漏れが無かったかど
うかをプログラム側で判断する、といった操作が必要で
ある。

【００６５】図２０に、本発明のＶＵＰＵの他の例を示
してある。このＶＵＰＵ１０Ｂは、図８に示した一般の
プロセッサ３２と通信する機能を備えたＶＵ（ＣＯＭ）
を備えているものである。本発明のＶＵＰＵ１０は、上
述したＩＶＣ機構をＶＵＰＵ間の通信方式として採用し
ているものであるが、既に広く使用されているプロセッ
サには独自のバスプロトコルまたは通信機構を搭載して
いる場合も多く、これら既存プロセッサとＶＵＰＵ１０
を通信させることにより、さらにフレキシブルなデータ
処理システム３０を構築できることは上述した通りであ
る。すなわち、ＩＶＣ機構により複数のＶＵＰＵを用い
た分散処理システムを構築したとしても、その中でひと
つは既存のプロセッサを使用したいというケースも多
い。このような場合にでも本発明にかかるＶＵＰＵは有
効である。

【００６６】図２０に示したＶＵＰＵ１０ＢのＶＵ（Ｃ
ＯＭ）１Ｂは、通信ユニット１２と他のＣＰＵ３２のバ
スとのインターフェイスを受け持つバスブリッジ機能２
６と、通信時のバッファとなるデュアルポートデータＲ
ＡＭ２５とを備えている。また、ＶＵＰＵ１０Ｂにおい
ては、ＰＵ側とＶＵ側との間でレジスタ転送によるＶＵ
ＰＵインターフェイスがサポートされているので、ＰＵ
２からＶＵ１Ｂへのデータ転送はＶＵＰＵインターフェ
イスを利用できる。したがって、デュアルポートデータ
ＲＡＭ２５を他のＣＰＵ３２への送信データＲＡＭとし
て用いることにより、ＰＵ２の側から送信を行うことが
できる。受信はＣＰＵ３２のシステムバスと通信ユニッ
ト１２に受信インターフェイス１４をバスブリッジする
ことにより受信専用データＲＡＭ１５Ｘへ書込むことが
できる。

【００６７】この通信用のＶＵ（ＣＯＭ）１Ｂを設ける
ことにより、ＶＵＰＵ１０Ｂでは、上述したＩＶＣ機能
では、送信側は相手側のＶＵＰＵの受信ＲＡＭにデータ
を書き込むようになっているのに対し、自身の送信デー
タＲＡＭ２５にデータを書き込むことになり、実体のあ
る送信データＲＡＭを有するシステムとなる。したがっ
て、ＩＶＣ機能の多くのメリットのうち、データＲＡＭ
の利用効率を向上できるメリットは得られない。しかし
ながら、既存のＣＰＵと本発明による複数のＶＵＰＵ１
０による分散システム３０を構築することが可能とな
り、これらのタイプの異なるプロセッサが共存し、並列
に各々の処理を実行可能となるメリットは大きい。

【００６８】上記では、本発明にかかるＶＵＰＵ１０の
通信ユニット１２がＰＵＴ型の場合を例に説明している
が、受信ＲＡＭ１５Ｘの代わりに送信ＲＡＭ１５Ｙを設
けたＧＥＴ型であっても上記と同様のＩＶＣ機能を実現
できる。図２１にＧＥＴ型の通信ユニット１２を備えた
ＶＵＰＵ１０をＰＵ２を中心に示してある。

【００６９】ＧＥＴ型の場合は、ＶＵＰＵ１０に送信専
用のデータＲＡＭ１５Ｙが設けられており、この送信専
用のデータＲＡＭ１５Ｙが通信相手の他のＶＵＰＵ１０
においては受信専用のデータＲＡＭとなる。通信ユニッ
ト１２も、送信インターフェイス１３と受信インターフ
ェイス１４とを備えており、各々の制御部１３Ｃおよび
１４Ｃは、送受信の条件が設定されるコンフィグレーシ
ョン・レジスタ１３Ｒおよび１４Ｒを備えている。した
がって、基本的な構成および動作は上記で説明したＰＵ
Ｔ型とほぼ同じである。

【００７０】ＧＥＴ型の通信ユニット１２の調停回路１
３Ａは、送信専用のデータＲＡＭ１５Ｙにデータを書き
込む際に、書込み状態信号φｂｕｓｙを書込み状態にし
て、自分のＩＤで他のＶＵＰＵ１０に送出して書き込み
状態であることを通知する。一方、送信データＲＡＭ１
５Ｙからのデータの読出しは、通信先の各ＶＵＰＵ１０
からのリクエスト信号あるいは読出し状態信号φｇｅｔ
による。調停回路１３Ａを有する送信制御部１３Ｃは、
リクエスト信号φｇｅｔが受け入れられ読出可能な状態
となると、受信先のＶＵＰＵ１０のＩＤを加えた書込み
状態信号φｂｕｓｙを読出し可能な状態にして送出し、
通信相手のＶＵＰＵ１０へ読出可能状態であることを通
知する。これにより、通信相手のＶＵＰＵ１０の受信イ
ンターフェイス１４では、アドレスを送出し、データを
読み出す。したがって、ＰＵ２が通信先からデータを読
み取る場合には、リクエスト信号φｇｅｔにより自分自
身へのビジー信号φｂｕｓｙ（もちろん、レディ信号φ
ｒｅａｄｙであっても良いが）を確認して、受信インタ
ーフェイス１４に示されるアドレスに応じたデータが受
信制御部１４Ｃにより制御されるセレクタ１６を通じて
ＰＵ２に供給される。

【００７１】送信専用のデータＲＡＭ１５Ｙも上述した
受信専用のデータＲＡＭ１５Ｘと同様にデュアルポート
データＲＡＭにより構成することが可能である。この場
合には送信しながら書込操作が可能となり、並列性が向
上する。しかしながら、調停機能を設けない場合は、読
出しと書込みのアドレスが同一の場合を考慮して、入力
データＤＩを出力データＤＯにバイパスする論理回路が
必要となる。

【００７２】図２２に、ＧＥＴ型のＩＶＣ機構を実現す
る通信ユニット１２の動作をフローチャートで纏めてあ
る。実際に通信を開始する前に、送信用のコンフィグレ
ーション・レジスタ１３Ｒに、送信先のＶＵＰＵのＩ
Ｄ、送信ＲＡＭ１５Ｙの開始アドレス、受信するデータ
の開始アドレス（実体のない受信ＲＡＭに割り当てられ
たアドレス）などを設定し、受信用のコンフィグレーシ
ョン・レジスタ１４Ｒに、受信元となるＶＵＰＵのＩ
Ｄ、送信ＲＡＭの開始アドレス、受信されるデータの開
始アドレス、などを設定する処理が行われる。これらの
コンフィグレーション・レジスタ１３Ｒおよび１４Ｒの
設定は、Ｃ言語のレベルであればインライン・アセンブ
ル記述により設定できる。また、この処理をファンクシ
ョンとしてサブルーチン化しておくことができる。

【００７３】そして、プログラムにしたがって入出力ア
ドレスが出力されると、通信ユニット１２においては、
まず、ステップ８１でデータの入出力アドレスを判断す
る。入出力データが通常のデータＲＡＭに割り当てられ
たアドレスでないときは、ステップ８２で、アドレスに
基づき出力処理か入力処理かを判断する。出力の場合
は、ステップ８３で送信ＲＡＭ１５Ｙが読出し中でない
こと、すなわち、読出し状態信号（リクエスト信号）φ
ｇｅｔの読出し終了を待ち、ステップ８４で自己の送信
ＲＡＭ１５Ｙにデータを書き込む。それと同時に書込み
状態信号φｂｕｓｙを書込みにして読出しを禁止し、書
込みが終了すると状態信号φｂｕｓｙを終了状態にす
る。

【００７４】一方、ステップ８２で入力の場合は、リク
エスト信号φｇｅｔを送出し、ステップ８５で状態信号
φｂｕｓｙが書込み終了になるのを待ち、ステップ８６
でデータを通信先のＶＵＰＵ１０から受領する。そし
て、読出しが終了すると、リクエスト信号φｇｅｔを終
了状態にする。このように、ＧＥＴ型においても、入出
力のアドレスによりデータを受信先のＶＵＰＵ１０のデ
ータＲＡＭ１５Ｙから取得する制御方法を採用すること
により、Ｃレベルの記述でデータの入出力アドレスを管
理あるいは制御することだけで複数のＶＵＰＵ１０の間
でデータを簡単に交換することができる。そして、この
ような処理を通信ユニット１２のファームウェアやゲー
トロジックで行っても良く、あるいはＣ言語のレベルで
記述することも可能である。

【００７５】上述したＰＵＴ型の通信方法とＧＥＴ型の
通信方法は、どちらもＣ言語から直接データをアクセス
できる点では同じであり、自己のＶＵＰＵのデータＲＡ
Ｍにアクセスするのと同じ操作で他のＶＵＰＵのデータ
ＲＡＭにデータを書込・読出することによりデータ交換
を行うことができる。ＰＵＴ型の通信方法のＶＵＰＵ１
０を採用したデータ処理システム３０では、親のＶＵＰ
Ｕ１０ｐあるいは他のプロセッサが、共通のデータを複
数の子のＶＵＰＵ１０ｃに転送し、子のＶＵＰＵ１０ｃ
は転送されたデータを頻繁にアクセスし、かつ加工し、
処理を進める分散処理に適している。一方、ＧＥＴ型の
通信方法のＶＵＰＵ１０を採用したデータ処理システム
３０は、親のＶＵＰＵ１０ｐあるいは他のプロセッサか
ら子のＶＵＰＵ１０ｃに供給されるデータが少量であ
り、さらに、子のＶＵＰＵ１０ｃがデータをそれぞれ独
立に参照しながら処理を進める分散処理に適している。

【００７６】さらに、目的に応じてＰＵＴ型とＧＥＴ型
を両立させたデータ処理システムを構築することも可能
である。例えば、親のＶＵＰＵ１０ｐのデータを少量ず
つ複数の子のＶＵＰＵ１０ｃが参照しながら各々分散処
理を行い、その結果を親のＶＵＰＵ１０ｐに戻す処理が
要求される場合がある。このような処理に対応したデー
タ処理システム３０としては、ＧＥＴ型の通信方法で親
のＶＵＰＵ１０ｐから子のＶＵＰＵ１０ｃにデータを転
送し、ＰＵＴ型の通信方法で子のＶＵＰＵ１０ｃから親
のＶＵＰＵ１０ｐにデータを返却する方式が最もメモリ
効率がよい。なぜなら、送信専用・受信専用データＲＡ
Ｍを親のＶＵＰＵ１０ｐがひとつ持てばよいからであ
る。また、ひとつの親のＶＵＰＵ１０ｐと複数の子のＶ
ＵＰＵ１０ｃにより分散処理を行う構造のデータ処理シ
ステム３０は、本発明にかかるＶＵＰＵ１０を用いた極
めて基本的な構造であると考えられる。したがって、親
のＶＵＰＵ１０ｐにのみ転送専用メモリを保有させて共
有化を図るデータ処理システムは、本発明のＶＵＰＵ１
０を用いた有効な分散処理の基本構造であるといえる。

【００７７】図２３に、送信専用のデータＲＡＭ１５Ｙ
と受信専用のデータＲＡＭ１５Ｘを有するＶＵＰＵ１０
ｐの構成例を示してある。このＶＵＰＵ１０ｐにおいて
は、通信ユニット１２の送信インターフェイス１３は上
述したＧＥＴ型の構成であり、送信専用のデータＲＡＭ
１５Ｙを制御し、子のＶＵＰＵ１０ｃのそれぞれからの
リクエスト信号φｇｅｔに基づいてデータ転送を行う。
受信インターフェイス１４は、ＰＵＴ型の構成であり、
子のＶＵＰＵ１０ｃのそれぞれからの書込要求信号φｐ
ｕｔに基づいてデータの書込を行う。

【００７８】図２３に示したＶＵＰＵ１０ｐの構成は、
子のＶＵＰＵｃの通信ユニット１２が、出力アドレスが
予め設定されたアドレスのときに親のＶＵＰＵ１０ｐに
データを送信する送信インターフェイスと、入力アドレ
スが予め設定されたアドレスのときに親のＶＵＰＵ１０
ｐからデータを受信する受信インターフェイス手段とを
備えている第１のＰＵＴ・ＧＥＴ型に対応したものであ
る。したがって、ＩＶＣ機構を構成するメモリ１５Ｘお
よび１５Ｙがマスタである親のＶＵＰＵ１０ｐに集中す
る。このため、メモリのスペース効率の高いシステムと
なる。

【００７９】図２４に、送信専用のデータＲＡＭ１５Ｙ
と受信専用のデータＲＡＭ１５Ｘを有しないＶＵＰＵ１
０ｐの構成例を示してある。また、このＶＵＰＵ１０ｐ
とそれに対応したＶＵＰＵ１０ｃとにより構成されたシ
ステムの概要を図２５に示してある。このＶＵＰＵ１０
ｐの通信ユニット１２の送信ユニット１３は、出力アド
レスが予め設定されたアドレスのときに子のＶＵＰＵ１
０ｃへデータを送信し、受信ユニット１４は、入力アド
レスが予め設定されたアドレスのときに子のＶＵＰＵ１
０ｃからデータを受信する。したがって、上述した第２
のＰＵＴ・ＧＥＴ型のシステムであり、転送するデータ
を入出力する送信ＲＡＭ１５Ｙおよび受信ＲＡＭ１５Ｘ
が子のＶＵＰＵ１０ｃに分散するのでメモリを多数必要
とする。しかしながら、各子供のＶＵＰＵ１０ｃでは独
自に分散処理を進めることができるので、処理の独立性
が高まる。さらに、本例では、送信インターフェイス１
３の送信制御部１３Ｃを受信インターフェイス１４の制
御部としても兼用することにより、１つの送受信制御部
により通信ユニット１２を制御する簡易な構成となって
いる。

【００８０】なお、以上では、通常のデータＲＡＭ１５
Ｎ、受信専用のデータＲＡＭ１５Ｘおよび送信専用のデ
ータＲＡＭ１５Ｙがそれぞれ独立している構成を例に説
明しているが、同一のデータＲＡＭの領域を割り振るこ
とで対応することも可能である。しかしながら、受信専
用および送信専用のデータＲＡＭはデュアルポートＲＡ
Ｍあるいは多ポートＲＡＭを採用することによるメリッ
トがあり、通信容量が小さくて良いデータ処理システム
においては、受信専用あるいは送信専用のデータＲＡＭ
を独立して設けることが望ましい。

【００８１】

【発明の効果】以上に説明したように、本発明において
は、専用データ処理ユニット（ＶＵ）と汎用データ処理
ユニット（ＰＵ）とを有するデータ処理装置（ＶＵＰ
Ｕ）において、ＰＵに通信機能を持たせることにより、
複数のＶＵ、すなわち専用回路を並列に実行できるデー
タ処理システムを極めて短期間に、そして低コストで開
発することができる。システムＬＳＩとして与えられた
仕様全体をハードウェア化する作業は膨大であり時間と
経費の点から現在ではほとんど経済的に見合わないもの
となっている。これに対し、本発明のＶＵＰＵは、シス
テムＬＳＩとして与えられた仕様の内、ハードウェア化
するのに適した機能を適当な単位で抽出し、シミュレー
ションによって高速化などの効果が確認された機能だけ
をＶＵとしてハードウェア化することができる。したが
って、ハードウェア化される範囲は限られたものとな
り、容易に設計および開発でき、また費用も最小限で済
む。その一方で、ハードウェア化したことによる効果は
最大限にすることが可能である。それに加えて、ハード
ウェア化したＶＵを並列に実行することができるので、
処理を複数のＶＵに分散することが可能となり、処理効
率が高く処理速度の速く、さらに経済的なデータ処理シ
ステムを提供することが可能となる。

【００８２】さらに、本発明のＶＵＰＵは、繰り返し計
算の多い処理などを機能単位で抽出してＶＵとして実現
し高速処理を可能とすると共に、他の処理は汎用プロセ
ッサであるＰＵで処理することによって、ハードウェア
化に伴うコストアップや設計期間の長期化を抑制し、さ
らに、仕様変更や、開発のあらゆる段階の変更にも柔軟
に対処できるというメリットも備えている。そして、プ
ログラムレベルで制御できるＰＵに通信機能を設けるこ
とにより、プログラムレベルで並列処理の制御を行うこ
とが可能となり、極めて柔軟な制御が可能となる。その
結果、高級言語で記述された仕様に基づくシステムＬＳ
Ｉを極めて短い期間で設計および開発できる。

【００８３】このようなＶＵＰＵを用いてデータ処理シ
ステムを構築することにより、ひとつのＣ言語などの高
級言語で記述されたプロセスを分割して複数の処理プロ
セスにし、これらプロセス間のデータの転送と処理依
頼、それに基づく処理結果の返却を設計するにはデータ
転送に関してＣ言語あるいはＪＡＶＡ（登録商標）言語
などの高級言語との親和性が高く、かつハードウェアを
意識しないでデータ転送の設計が進められる方式が不可
欠となる。上述した本発明によれば、アドレスによっ
て、通信先のＶＵＰＵの受信専用のデータＲＡＭにデー
タを送信し、あるいは通信先のＶＵＰＵの送信専用のデ
ータＲＡＭからデータを取得することができる。このた
め、ＶＵＰＵ間の通信を、メモリへのアクセスと同じ方
法にてＣ言語などから直接に行うことができ、極めて自
由にデータ送受を行うことができる。このため、複数の
Ｃ言語により記述されたプロセスが並列に動作するよう
に設計することが極めて容易となる。

【００８４】このように、Ｃ言語あるいはその他の高級
言語との連動性および対応性のあるデータ通信機構をハ
ードウェア側に設けることにより、極めて容易に、高級
言語のレベルでデータ転送が記述できる。その結果、高
級言語により記述されたプロセスを複数に分割が容易と
なり、分散処理システムの設計が可能となる。したがっ
て、本発明で開示した通信機構は、上述した複数のＶＵ
ＰＵを用いた処理速度の速いデータ処理システムを構築
するのに好適なものである。

【図面の簡単な説明】

【図１】本発明に係るＰＵおよびＶＵを備えたデータ処
理装置（ＶＵＰＵ）の概要を示す図である。

【図２】Ｃ言語により記述されたプロセスを複数に分解
する様子を示す図である。

【図３】本発明のデータ処理装置により分散処理するデ
ータ処理システムを構築する例を示す図である。

【図４】図３に示したデータ処理システムの各ＶＵＰＵ
の実行状態を例示する図である。

【図５】Ｃ言語で記述したプログラムが分散処理用に分
解される様子を示す図である。

【図６】本発明のデータ処理装置により分散処理するデ
ータ処理システムの異なる例を示す図である。

【図７】本発明のデータ処理装置により分散処理するデ
ータ処理システムのさらに異なる例を示す図である。

【図８】本発明のデータ処理装置により分散処理するデ
ータ処理システムのさらに異なる例を示す図である。

【図９】Ｃ言語で記述された機能をＶＵＰＵ化する過程
の概要を示す図である。

【図１０】本発明の通信機能を有するＶＵＰＵの概略構
成をＰＵの構成を中心に示す図である。

【図１１】２つのＶＵＰＵで交信する際のメモリの使用
状況を示す図である。

【図１２】親のＶＵＰＵと複数の子のＶＵＰＵで交信す
るデータ処理システムの概要を示す図である。

【図１３】図１２に示すデータ処理システムの各ＰＵの
メモリマップを示す図である。

【図１４】通信ユニットの処理の概要を示すフローチャ
ートである。

【図１５】受信ＲＡＭにデータを入出力するタイミング
を示す図である。

【図１６】通信ユニットの処理をＣ言語により制御する
プログラム例を示す図である。

【図１７】調停を行うための状態信号とそれに対応する
信号線を示す図である。

【図１８】状態信号を受信ＲＡＭに書き込む通信方式の
処理をＣ言語により制御するプログラム例を示す図であ
る。

【図１９】状態信号を受信ＲＡＭに書き込む通信方式に
おける状態信号と信号線とを示す図である。

【図２０】本発明の通信機能を有するＶＵＰＵの概略構
成をＰＵの構成を中心に示す図であり、他のＣＰＵとの
通信機能を備えたＶＵ（ＣＯＭ）を有するＶＵＰＵの概
要を示す図である。

【図２１】本発明の通信機能を有するＶＵＰＵの概略構
成をＰＵの構成を中心に示す図であり、ＧＥＴ型の通信
機能を有するＶＵＰＵを示す図である。

【図２２】図２１に示すＶＵＰＵの通信ユニットの処理
の概要を示すフローチャートである。

【図２３】本発明の第１のＰＵＴ・ＧＥＴ型の通信機能
を有するＶＵＰＵを示す図である。

【図２４】本発明の第２のＰＵＴ・ＧＥＴ型の通信機能
を有するＶＵＰＵを示す図である。

【図２５】第２のＰＵＴ・ＧＥＴ型の通信機能を備えた
ＶＵＰＵを親として構成されたシステムの概要を示すブ
ロック図である。

【符号の説明】

１ 専用データ処理ユニットＶＵ ２ 汎用データ処理ユニットＰＵ ３ 汎用プロセッサＰＵＸ ４ コードＲＡＭ ４ａ 制御プログラム ５ フェッチユニットＦＵ １０ データ処理装置（ＶＵＰＵ） １１ 実行ユニット １２ 通信ユニット １３ 送信インターフェイス、１４ 受信インター
フェイス １５Ｎ ＲＤ／ＷＲデータＲＡＭ １５Ｘ 受信専用のデータＲＡＭ、１５Ｙ 送信専
用のデータＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北島 利明 東京都新宿区西新宿６丁目12番１号 パシ フィック・デザイン株式会社内 Ｆターム(参考） 5B013 DD00 DD03 DD05 5B045 BB48 DD01 GG09

Claims (28)

【特許請求の範囲】
1. 【請求項１】 複数のデータ処理装置を有するデータ処
   理システムであって、２以上の前記データ処理装置は、
   専用命令により実行される特定のデータ処理用のデータ
   パス部を備えた少なくとも１つの専用データ処理ユニッ
   トと、汎用命令により汎用処理を実行可能な汎用データ
   処理ユニットと、前記専用命令および汎用命令を備えた
   プログラムに基づき、前記専用データ処理ユニットおよ
   び汎用データ処理ユニットに命令を発行する命令発行ユ
   ニットとを有する第１のタイプのデータ処理装置であ
   り、 少なくとも１つの前記第１のタイプのデータ処理装置の
   汎用データ処理ユニットは、他の前記第１のタイプのデ
   ータ処理装置の前記汎用データ処理ユニットとデータを
   交換可能な通信手段を備えているデータ処理システム。
2. 【請求項２】 請求項１において、少なくとも１つの前
   記第１のタイプのデータ処理装置の少なくとも１つの前
   記専用データ処理ユニットは、第２のタイプの前記デー
   タ処理装置とデータを交換する機能を備えているデータ
   処理システム。
3. 【請求項３】 請求項１において、前記第１のタイプの
   データ処理装置は、前記プログラムを記憶するコードメ
   モリと、前記汎用命令によりデータを入力または出力可
   能なデータメモリとを備えており、 前記通信手段は、前記汎用命令に基づき入力または出力
   するデータの入力アドレスまたは出力アドレスが予め設
   定されたアドレスのときに、他の前記第１のタイプのデ
   ータ処理装置に含まれた前記データメモリに対してデー
   タを入力または出力するようにデータを交換するデータ
   処理システム。
4. 【請求項４】 請求項３において、前記通信手段は、前
   記出力アドレスが前記予め設定されたアドレスのとき
   に、他の前記第１のタイプのデータ処理装置へデータを
   送信する手段を備えているデータ処理システム。
5. 【請求項５】 請求項３において、前記通信手段は、前
   記入力アドレスが前記予め設定されたアドレスのとき
   に、他の前記第１のタイプのデータ処理装置からデータ
   を受信する手段を備えているデータ処理システム。
6. 【請求項６】 請求項３において、前記第１のタイプの
   データ処理装置が親のデータ処理装置となり、その親の
   データ処理装置と通信する他の前記第１のタイプのデー
   タ処理装置が子のデータ処理装置となる構成であって、 前記子のデータ処理装置の通信手段は、前記出力アドレ
   スが前記予め設定されたアドレスのときに、前記親のデ
   ータ処理装置へデータを送信する手段と、前記入力アド
   レスが前記予め設定されたアドレスのときに、前記親の
   データ処理装置からデータを受信する手段とを備えてい
   るデータ処理システム。
7. 【請求項７】 請求項３において、前記第１のタイプの
   データ処理装置が親のデータ処理装置となり、その親の
   データ処理装置と通信する他の前記第１のタイプのデー
   タ処理装置が子のデータ処理装置となる構成であって、 前記親のデータ処理装置の通信手段は、前記出力アドレ
   スが前記予め設定されたアドレスのときに、前記子のデ
   ータ処理装置へデータを送信する手段と、前記入力アド
   レスが前記予め設定されたアドレスのときに、前記子の
   データ処理装置からデータを受信する手段とを備えてい
   るデータ処理システム。
8. 【請求項８】 請求項３において、前記通信手段は、他
   の前記第１のタイプのデータ処理装置からデータを受信
   すると前記データメモリの所定のアドレスにデータを記
   憶する手段を備えているデータ処理システム。
9. 【請求項９】 請求項８において、前記通信手段は、前
   記データを記憶する手段がデータを記憶する前記データ
   メモリの受信専用領域が前記汎用データ処理ユニットに
   より読み出されているときは、前記データを記憶する手
   段の処理を延期し、前記データを記憶する手段の処理中
   は、前記汎用データ処理ユニットが前記受信専用領域か
   らデータを読み出す処理を延期する調停手段を備えてい
   るデータ処理システム。
10. 【請求項１０】 請求項３において、前記通信手段は、
    他の前記第１のタイプのデータ処理装置からデータを要
    求されると前記データメモリの所定のアドレスからデー
    タを提供する手段を備えているデータ処理システム。
11. 【請求項１１】 請求項１０において、前記通信手段
    は、前記データを提供する手段がデータを取得する前記
    データメモリの送信専用領域が前記汎用データ処理ユニ
    ットにより書き込まれているときは、前記データを提供
    する手段の処理を延期し、前記データを提供する手段の
    処理中は、前記汎用データ処理ユニットが前記送信専用
    領域にデータを書き込む処理を延期する調停手段を備え
    ているデータ処理システム。
12. 【請求項１２】 請求項１において、複数の前記第１の
    タイプのデータ処理装置の前記専用データ処理ユニット
    を含む、単一のデータの流れを処理するデータ処理系統
    が形成されているデータ処理システム。
13. 【請求項１３】 請求項１において、複数の前記第１の
    タイプのデータ処理装置の前記専用データ処理ユニット
    を含む、データの流れを処理する複数のデータ処理系統
    が形成されているデータ処理システム。
14. 【請求項１４】 専用命令により実行される特定のデー
    タ処理用のデータパス部を備えた少なくとも１つの専用
    データ処理ユニットと、 汎用命令により汎用処理を実行可能な汎用データ処理ユ
    ニットと、 前記専用命令および汎用命令を備えたプログラムに基づ
    き、前記専用データ処理ユニットおよび汎用データ処理
    ユニットに命令を発行する命令発行ユニットとを有する
    データ処理装置であって、 前記汎用データ処理ユニットは、他の前記データ処理装
    置の前記汎用データ処理ユニットとデータを交換可能な
    通信手段を備えているデータ処理装置。
15. 【請求項１５】 請求項１４において、前記プログラム
    を記憶するコードメモリと、前記汎用命令によりデータ
    を入力または出力可能なデータメモリとを有し、 前記通信手段は、前記汎用命令に基づき入力または出力
    するデータの入力アドレスまたは出力アドレスが予め設
    定されたアドレスのときに、他の前記データ処理装置と
    の間でデータを交換するデータ処理装置。
16. 【請求項１６】 請求項１５において、前記通信手段
    は、前記出力アドレスが前記予め設定されたアドレスの
    ときに、他の前記データ処理装置へデータを送信する手
    段を備えているデータ処理装置。
17. 【請求項１７】 請求項１５において、前記通信手段
    は、前記入力アドレスが前記予め設定されたアドレスの
    ときに、他の前記データ処理装置からデータを受信する
    手段を備えているデータ処理装置。
18. 【請求項１８】 請求項１５において、前記通信手段
    は、他の前記データ処理装置からデータを受信すると前
    記データメモリの所定のアドレスにデータを記憶する手
    段を備えているデータ処理装置。
19. 【請求項１９】 請求項１８において、前記通信手段
    は、前記データを記憶する手段がデータを記憶する前記
    データメモリの受信専用領域が前記汎用データ処理ユニ
    ットにより読み出されているときは、前記データを記憶
    する手段の処理を延期し、前記データを記憶する手段の
    処理中は、前記汎用データ処理ユニットが前記受信専用
    領域からデータを読み出す処理を延期する調停手段を備
    えているデータ処理装置。
20. 【請求項２０】 請求項１５において、前記通信手段
    は、他の前記データ処理装置からデータを要求されると
    前記データメモリの所定のアドレスからデータを提供す
    る手段を備えているデータ処理装置。
21. 【請求項２１】 請求項２０において、前記通信手段
    は、前記データを提供する手段がデータを取得する前記
    データメモリの送信専用領域が前記汎用データ処理ユニ
    ットにより書き込まれているときは、前記データを提供
    する手段の処理を延期し、前記データを提供する手段の
    処理中は、前記汎用データ処理ユニットが前記送信専用
    領域にデータを書き込む処理を延期する調停手段を備え
    ているデータ処理装置。
22. 【請求項２２】 専用命令により実行される特定のデー
    タ処理用のデータパス部を備えた少なくとも１つの専用
    データ処理ユニットと、汎用命令により汎用処理を実行
    可能な汎用データ処理ユニットと、前記専用命令および
    汎用命令を備えたプログラムに基づき、前記専用データ
    処理ユニットおよび汎用データ処理ユニットに命令を発
    行する命令発行ユニットと、前記プログラムを記憶する
    コードメモリと、前記汎用命令によりデータを入力また
    は出力可能なデータメモリとを有するデータ処理装置の
    制御方法であって、 前記汎用命令に基づき入力または出力するデータの入力
    アドレスまたは出力アドレスが予め設定されたアドレス
    のときに、他の前記データ処理装置との間でデータを交
    換する通信工程を有するデータ処理装置の制御方法。
23. 【請求項２３】 請求項２２において、前記通信工程
    は、前記出力アドレスが前記予め設定されたアドレスの
    ときに、他の前記データ処理装置へデータを送信する工
    程を備えているデータ処理装置の制御方法。
24. 【請求項２４】 請求項２２において、前記通信工程
    は、前記入力アドレスが前記予め設定されたアドレスの
    ときに、他の前記データ処理装置からデータを受信する
    工程を備えているデータ処理装置の制御方法。
25. 【請求項２５】 請求項２２において、前記通信工程
    は、他の前記データ処理装置からデータを受信すると前
    記データメモリの所定のアドレスにデータを記憶する工
    程を備えているデータ処理装置の制御方法。
26. 【請求項２６】 請求項２５において、前記通信工程で
    は、前記データメモリの受信専用領域が前記汎用データ
    処理ユニットにより読み出されているときは、前記デー
    タを記憶する工程を延期し、前記データを記憶する工程
    中は、前記汎用データ処理ユニットが前記受信専用領域
    からデータを読み出す処理を延期するデータ処理装置の
    制御方法。
27. 【請求項２７】 請求項２２において、前記通信工程
    は、他の前記第１のタイプのデータ処理装置からデータ
    を要求されると前記データメモリの所定のアドレスから
    データを提供する工程を備えているデータ処理装置の制
    御方法。
28. 【請求項２８】 請求項２７において、前記通信工程で
    は、前記データメモリの送信専用領域が前記汎用データ
    処理ユニットにより書き込まれているときは、前記デー
    タを提供する工程を延期し、前記データを提供する工程
    中は、前記汎用データ処理ユニットが前記送信専用領域
    にデータを書き込む処理を延期するデータ処理装置の制
    御方法。