JPH01111250A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH01111250A JPH01111250A JP26979587A JP26979587A JPH01111250A JP H01111250 A JPH01111250 A JP H01111250A JP 26979587 A JP26979587 A JP 26979587A JP 26979587 A JP26979587 A JP 26979587A JP H01111250 A JPH01111250 A JP H01111250A
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- JP
- Japan
- Prior art keywords
- input
- output
- output control
- memory
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電子計算機システムなどとして利用されるデ
ータ処理システムに関するものである。
ータ処理システムに関するものである。
（従来の技術）
電子計算機システムなどとして利用されるデータ処理シ
ステムでは、処理装置（プロセッサ）とこれに入出力バ
スを介して接続される入出力機器との間でデータの入出
力が行われる。
ステムでは、処理装置（プロセッサ）とこれに入出力バ
スを介して接続される入出力機器との間でデータの入出
力が行われる。
このような処理装置と入出力機器間の入出力制御方式に
は、フラグ・センス方式と割込み利用の方式とがある。
は、フラグ・センス方式と割込み利用の方式とがある。
フラグ・センス方式では、入出力機器の状態を表示する
フラグが用意され、処理装置がその状態表示フラグを監
視しながら人出力制御を行う。これに対して、割込み利
用の方式では、処理装置は出力データの調うたびに入出
力制御プログラムを起動して次の処理に移行し、入出力
機器は入出力動作を完了すると処理装置に割込みをかけ
る。
フラグが用意され、処理装置がその状態表示フラグを監
視しながら人出力制御を行う。これに対して、割込み利
用の方式では、処理装置は出力データの調うたびに入出
力制御プログラムを起動して次の処理に移行し、入出力
機器は入出力動作を完了すると処理装置に割込みをかけ
る。
（発明が解決しようとする問題点）
上記フラグ・センスによる入出力制御方式では、入出力
機器の制御が複雑になるにつれて状態表示フラグやビッ
ト数が多くなり、多数の信号線が必要になるという問題
がある。さらに、このフラグ・センス方式では、データ
転送シーケンスによって状態表示フラグやビットの意味
が異なる場合があるため、入出力制御プログラムも複雑
となり、１回のフラグ・センスに必要なプログラム数も
多くなりそのデパックも煩雑になるという問題もある。
機器の制御が複雑になるにつれて状態表示フラグやビッ
ト数が多くなり、多数の信号線が必要になるという問題
がある。さらに、このフラグ・センス方式では、データ
転送シーケンスによって状態表示フラグやビットの意味
が異なる場合があるため、入出力制御プログラムも複雑
となり、１回のフラグ・センスに必要なプログラム数も
多くなりそのデパックも煩雑になるという問題もある。
また、割込み利用の入出力制御方式では、多数の入出力
機器を対象とする場合に入出力完了までの無駄な待ち時
間を省けるという点でフラグ・センス方式に比べて有利
であるが、複雑なデータ転送制御を割込みだけで処理し
つつ入出力制御プログラムを簡易化するには多くの割込
み線を有する割込み制御回路が必要になるという問題が
ある。
機器を対象とする場合に入出力完了までの無駄な待ち時
間を省けるという点でフラグ・センス方式に比べて有利
であるが、複雑なデータ転送制御を割込みだけで処理し
つつ入出力制御プログラムを簡易化するには多くの割込
み線を有する割込み制御回路が必要になるという問題が
ある。
（問題点を解決するための手段）
本発明のデータ処理システムは、入出力制御状態と入出
力機器状態との組合せごとに次の実行対象として作成さ
れる入出力制御ルーチンの集合から成る入出力制御プロ
グラムが格納される第１のメモリと、上記入出力制御状
態と入出力機器状態の組合せで決定されるアドレスに対
応の入出力制御ルーチンの前記第１のメモリ上の格納ア
ドレスが格納される第２のメモリと、前記第２のメモリ
から読出した格納アドレスで指定される前記第１のメモ
リ内の入出力制御ルーチンを実行しこれに伴う入出力制
御状態情報を読出しアドレスの一部として前記第２のメ
モリに供給する処理装置と、上記入出力制御ルーチンの
実行に伴う入出力機器状態情報を読出しアドレスの残り
の一部として前記第２のメモリに供給する入出力機器と
を備えている。
力機器状態との組合せごとに次の実行対象として作成さ
れる入出力制御ルーチンの集合から成る入出力制御プロ
グラムが格納される第１のメモリと、上記入出力制御状
態と入出力機器状態の組合せで決定されるアドレスに対
応の入出力制御ルーチンの前記第１のメモリ上の格納ア
ドレスが格納される第２のメモリと、前記第２のメモリ
から読出した格納アドレスで指定される前記第１のメモ
リ内の入出力制御ルーチンを実行しこれに伴う入出力制
御状態情報を読出しアドレスの一部として前記第２のメ
モリに供給する処理装置と、上記入出力制御ルーチンの
実行に伴う入出力機器状態情報を読出しアドレスの残り
の一部として前記第２のメモリに供給する入出力機器と
を備えている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例のデータ処理システムの構
成を示すブロック図であり、■は処理装置（プロセッサ
）、２は入出力機器、３は入出力バス、４は制御ルーチ
ン選択メモリである。処理装置１は、マイクロプログラ
ムが格納される制御メモリ１ｂと、この制御メモリ１ｂ
から読出したマイクロ命令の実行によって入出力制御を
含む各種の制御を行う制御部１ａとから構成されている
。
成を示すブロック図であり、■は処理装置（プロセッサ
）、２は入出力機器、３は入出力バス、４は制御ルーチ
ン選択メモリである。処理装置１は、マイクロプログラ
ムが格納される制御メモリ１ｂと、この制御メモリ１ｂ
から読出したマイクロ命令の実行によって入出力制御を
含む各種の制御を行う制御部１ａとから構成されている
。
処理装置ｌ内の制御メモリ１ｂには、制御部１ａによる
入出力制御状態と入出力機器２の入出力機器状態との組
合せごとに次の実行対象として作成される入出力制御ル
ーチンの集合から成る入出力制御プログラムが格納され
ている。一方、制御ルーチン選択メモリ４には、第２図
に示すように、入出力制御状態情報Ｘと入出力機器状態
情報Ｙの組合せで決定されるアドレスＸＹに対応の入出
力制御ルーチンの制御メモリ１ｂ上の格納アドレスＺが
格納されている。
入出力制御状態と入出力機器２の入出力機器状態との組
合せごとに次の実行対象として作成される入出力制御ル
ーチンの集合から成る入出力制御プログラムが格納され
ている。一方、制御ルーチン選択メモリ４には、第２図
に示すように、入出力制御状態情報Ｘと入出力機器状態
情報Ｙの組合せで決定されるアドレスＸＹに対応の入出
力制御ルーチンの制御メモリ１ｂ上の格納アドレスＺが
格納されている。
処理装置１の制御部１ａは、第３図のフローチャートに
示すように、制御メモリｌｂ内の入出力制御ルーチンの
一つを入出力バス３を用いて実行しくステップ３１）、
これに伴う入出力制御状態情報Ｘを制御ルーチン指定メ
モリ４のアドレス入力端子の一部に連なるアドレス線５
上に出力する（ステップ３２）。
示すように、制御メモリｌｂ内の入出力制御ルーチンの
一つを入出力バス３を用いて実行しくステップ３１）、
これに伴う入出力制御状態情報Ｘを制御ルーチン指定メ
モリ４のアドレス入力端子の一部に連なるアドレス線５
上に出力する（ステップ３２）。
入出力機器は、第４図のフローチャートに示すように、
制御部１ａの指令に従い入出力処理を実行しくステップ
４１）、これに伴う入出力制御状態情＠Ｙを制御ルーチ
ン指定メモリ４のアドレス入力端子の残りの一部に連な
るアドレス線６上に出力する。
制御部１ａの指令に従い入出力処理を実行しくステップ
４１）、これに伴う入出力制御状態情＠Ｙを制御ルーチ
ン指定メモリ４のアドレス入力端子の残りの一部に連な
るアドレス線６上に出力する。
処理装置１の制御部１ａは、一つの入出力制御ルーチン
の実行が終了するたびに、第５図のフローチャートに示
すように、データ線７を介して制御ルーチン指定メモリ
４からデータＺを読取り（ステップ５１）、制御メモリ
１ｂのアドレスＺの入出力制御ルーチンに分岐する（ス
テップ５２）。
の実行が終了するたびに、第５図のフローチャートに示
すように、データ線７を介して制御ルーチン指定メモリ
４からデータＺを読取り（ステップ５１）、制御メモリ
１ｂのアドレスＺの入出力制御ルーチンに分岐する（ス
テップ５２）。
以上、入出力機器が１台の場合を例示したが、これが２
台以上存在する場合には、各入出力機器から出力される
入出力機器状態情報をセレクタで選択しつつ制御ルーチ
ン指定メモリ４のアドレス入力端子の一部に供給すれば
よい。
台以上存在する場合には、各入出力機器から出力される
入出力機器状態情報をセレクタで選択しつつ制御ルーチ
ン指定メモリ４のアドレス入力端子の一部に供給すれば
よい。
（発明の効果）
以上詳細に説明したように、本発明のデータ処理システ
ムは、入出力制御状態と入出力機器状態との組合せごと
に次の実行対象として作成される入出力制御ルーチンの
集合から成る入出力制御プログラムを制御メモリに格納
しておき、各時点の入出力制御状態と入出力機器状態と
の組合せで決定される制御ルーチン指定メモリのアドレ
スから制御メモリ上のアドレスを読出し、この制御メモ
リ内のアドレスに格納中の対応の入出力制御ルーチンに
分岐しつつこれを実行してゆく構成であるから、入出力
機器の異常発生時の制御や、データ転送シーケンスごと
に入出力機器状態を示す情報の意味が異なる場合などを
含む複雑な入出力制御を少ない信号線のもとて実現でき
るという効果がある。
ムは、入出力制御状態と入出力機器状態との組合せごと
に次の実行対象として作成される入出力制御ルーチンの
集合から成る入出力制御プログラムを制御メモリに格納
しておき、各時点の入出力制御状態と入出力機器状態と
の組合せで決定される制御ルーチン指定メモリのアドレ
スから制御メモリ上のアドレスを読出し、この制御メモ
リ内のアドレスに格納中の対応の入出力制御ルーチンに
分岐しつつこれを実行してゆく構成であるから、入出力
機器の異常発生時の制御や、データ転送シーケンスごと
に入出力機器状態を示す情報の意味が異なる場合などを
含む複雑な入出力制御を少ない信号線のもとて実現でき
るという効果がある。
また、入出力制御全体を意識することなく個々の入出力
制御ルーチンを独立に作成できるので、プログラムの作
成とそのデパック、更には機能の追加が容易になるとい
う効果もある。
制御ルーチンを独立に作成できるので、プログラムの作
成とそのデパック、更には機能の追加が容易になるとい
う効果もある。
第１図は本発明の一実施例のデータ処理システムの構成
を示すブロック図、第２図は第１図の制御ルーチン指定
メモリ４のアドレスＸＹとそこに格納される制御メモリ
ｌｂ上のアドレスＺとの関係を説明するための概念図、
第３図と第５図は第１図の処理装置１内の制御部１ａの
動作を説明するためのフローチャート、第４図は第１図
の入出力機器２の動作を説明するためのフローチャート
である。 １・・・処理装置、１ａ・・・制御部、■ｂ・・・入出
力制御ルーチンの集合から成る入出力制御プログラムが
格納される制御メモリ、２・・・入出力機器、３・・・
入出力バス、４・・・制御ルーチン指定メモリ、５・・
・入出力制御状態情報が出力されるアドレス線、６・・
・入出力機器状態情報が出力されるアドレス線、７・・
・制御メモリ１ｂの格納アドレスが出力されるデータ信
号線。 、 第６図 第４図 。 一浦興・ 第５図
を示すブロック図、第２図は第１図の制御ルーチン指定
メモリ４のアドレスＸＹとそこに格納される制御メモリ
ｌｂ上のアドレスＺとの関係を説明するための概念図、
第３図と第５図は第１図の処理装置１内の制御部１ａの
動作を説明するためのフローチャート、第４図は第１図
の入出力機器２の動作を説明するためのフローチャート
である。 １・・・処理装置、１ａ・・・制御部、■ｂ・・・入出
力制御ルーチンの集合から成る入出力制御プログラムが
格納される制御メモリ、２・・・入出力機器、３・・・
入出力バス、４・・・制御ルーチン指定メモリ、５・・
・入出力制御状態情報が出力されるアドレス線、６・・
・入出力機器状態情報が出力されるアドレス線、７・・
・制御メモリ１ｂの格納アドレスが出力されるデータ信
号線。 、 第６図 第４図 。 一浦興・ 第５図
Claims (1)
- 【特許請求の範囲】 入出力制御状態と入出力機器状態との組合せごとに次の
実行対象として作成される入出力制御ルーチンの集合か
ら成る入出力制御プログラムが格納される第１のメモリ
と、 前記入出力制御状態と入出力機器状態の組合せで決定さ
れるアドレスに対応の入出力制御ルーチンの前記第１の
メモリ内の格納アドレスが格納される第２のメモリと、 前記第２のメモリから読出した格納アドレスで指定され
る前記第１のメモリ内の入出力制御ルーチンを実行しこ
れに伴う入出力制御状態情報を次の読出しアドレスの第
１の部分として前記第２のメモリに供給する処理装置と
、 前記入出力制御ルーチンの実行に伴う入出力機器状態情
報を次の読出しアドレスの第２の部分として前記第２の
メモリに供給する入出力機器とを備えたことを特徴とす
るデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26979587A JPH01111250A (ja) | 1987-10-24 | 1987-10-24 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26979587A JPH01111250A (ja) | 1987-10-24 | 1987-10-24 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01111250A true JPH01111250A (ja) | 1989-04-27 |
Family
ID=17477269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26979587A Pending JPH01111250A (ja) | 1987-10-24 | 1987-10-24 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01111250A (ja) |
-
1987
- 1987-10-24 JP JP26979587A patent/JPH01111250A/ja active Pending
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